JPH0590700U - 冗長回路を有する半導体メモリの試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 冗長回路を有する半導体メモリの試験装置の
半導体メモリ試験ユニットのスループットを向上せしめ
る。 【構成】 ドライバ信号、期待値パターンその他の信号
を発生する信号発生部１、試験されるべき半導体メモリ
２の出力データと期待値パターンとを比較する論理比較
部３および論理比較部３が出力するフェイル情報を記憶
するフェイル・メモリ４より成る半導体メモリ試験ユニ
ットを具備し、フェイル・メモリ４に記憶されるフェイ
ル情報を転送記憶するバッファ・メモリ６およびバッフ
ァ・メモリ６にアクセスして半導体メモリ２をリペアす
るリペア解析部５より成る救済処理ユニットを具備す
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、冗長回路を有する半導体メモリの試験装置に関し、特にフェイル ・メモリに記憶されるフェイル情報を転送記憶するバッファ・メモリを具備する 半導体メモリ試験装置に関する。

【０００２】

【従来の技術】

冗長回路を有する半導体メモリの試験装置の従来例を図１（ａ）を参照して説 明する。１は信号発生部であり、タイミング・ジェネレータ、パターン・ジェネ レータ、フォーマット・コントローラ、電圧入出力回路その他の回路より成り、 試験されるべき半導体メモリ２に供給されるドライバ信号、論理比較部３におい て使用される期待値パターン、タイミング信号、その他の信号を発生するもので ある。試験されるべき半導体メモリ２は冗長回路を有する半導体メモリであり、 その内部セルには信号発生部１が出力するドライバ信号を印加してライト動作が 実施され、次いでリード動作を実施することにより得られるデータを論理比較部 ３に供給する。論理比較部３は、試験されるべき半導体メモリ２から供給される データと信号発生部１から供給される期待値パターン・データとを、信号発生部 １から供給されるタイミング信号により指定されるタイミングにおいて論理比較 し、その結果即ち半導体メモリ２についての良否判定結果をフェイル情報として フェイル・メモリ４に送り込むものである。このフェイル・メモリ４に送り込ま れるフェイル情報の内容は、フェイル・セルのアドレス情報、半導体メモリ情報 、データ・ビット情報その他の情報である。５はリペア解析部であり、フェイル ・メモリ４に記憶されたフェイル情報に基づいて冗長回路を有する半導体メモリ ２の救済解を求め、これに救済処理を施すものである。なお、試験の流れは図１ （ｂ）に示される通りである。

【０００３】 この従来例の半導体メモリ試験ユニットは信号発生部１、論理比較部３および フェイル・メモリ４より成り、救済処理ユニットはフェイル・メモリ４およびリ ペア解析部５より成る。

【０００４】

【考案が解決しようとする課題】

上述した通りの冗長回路を有する半導体メモリの試験装置は、試験されるべき 半導体メモリ２から供給されるデータと信号発生部１から供給される期待値パタ ーン・データとを論理比較部３において論理比較し、その結果即ち半導体メモリ ２についての良否判定結果をフェイル情報としてフェイル・メモリ４に送り込ん だところで、これに直接にリペア解析部５がアクセスすることにより救済解を求 める構成とされている。そのために、救済処理が終了するまで試験が完了したも のとは言えず、フェイル・メモリ４のフェイル情報内容をリセットすることはで きない。即ち、リペア解析部５による救済処理が終了したところでフェイル情報 内容をリセットし、ここにおいて初めて次の試験にとりかかることができる、と いうものである。試験の開始からこれが完了する迄の全試験時間は、半導体メモ リ試験ユニットが動作する純粋の試験時間と救済処理ユニットが動作する救済処 理時間をとを相加した時間である。半導体メモリ試験ユニットのみのスループッ トをみると、このスループットは救済処理ユニットが動作する救済処理時間によ り低下せしめられる。

【０００５】 この考案は、冗長回路を有する半導体メモリの試験装置の半導体メモリ試験ユ ニットのスループットを向上せしめようとするものである。

【０００６】

【課題を解決するための手段】

ドライバ信号、期待値パターンその他の信号を発生する信号発生部１、試験さ れるべき半導体メモリ２の出力データと期待値パターンとを比較する論理比較部 ３および論理比較部３が出力するフェイル情報を記憶するフェイル・メモリ４よ り成る半導体メモリ試験ユニットを具備し、フェイル・メモリ４に記憶されるフ ェイル情報を転送記憶するバッファ・メモリ６およびバッファ・メモリ６にアク セスして半導体メモリ２をリペアするリペア解析部５より成る救済処理ユニット を具備することを特徴とする冗長回路を有する半導体メモリの試験装置、を構成 した。

【０００７】

【実施例】

この考案の実施例を図２を参照して説明する。 図２（ａ）において、１は信号発生部であり、タイミング・ジェネレータ、パ ターン・ジェネレータ、フォーマット・コントローラ、電圧入出力回路その他の 回路より成り、試験されるべき半導体メモリ２に供給されるドライバ信号、論理 比較部３において使用される期待値パターン、タイミング信号、その他の信号を 発生するものである。試験されるべき半導体メモリ２は冗長回路を有する半導体 メモリであり、その内部セルには信号発生部１が出力するドライバ信号を印加し てライト動作が実施され、次いでリード動作を実施することにより得られるデー タを論理比較部３に供給する。論理比較部３は、試験されるべき半導体メモリ２ から供給されるデータと信号発生部１から供給される期待値パターン・データと を、信号発生部１から供給されるタイミング信号により指定されるタイミングに おいて論理比較し、その結果即ち半導体メモリ２についての良否判定結果をフェ イル情報としてフェイル・メモリ４に送り込むものである。このフェイル・メモ リ４に送り込まれるフェイル情報の内容は、フェイル・セルのアドレス情報、半 導体メモリ情報、データ・ビット情報その他の情報である。６はこの考案により 付加されたバッファ・メモリである。このバッファ・メモリ６は従来例における フェイル・メモリ４とリペア解析部５との間に介在接続され、フェイル・メモリ ４の記憶内容がそのまま転送記憶されるメモリである。５はリペア解析部である が、従来例とは異なってフェイル・メモリ４の記憶内容に直接アクセスすること はせずに、フェイル・メモリ４からバッファ・メモリ６にそのまま転送記憶され たフェイル情報にアクセスし、このフェイル情報に基づいて冗長回路を有する半 導体メモリ２の救済解を求め、これに救済処理を施すものである。

【０００８】 この考案の半導体メモリ試験ユニットは、従来例と同様に、信号発生部１、論 理比較部３およびフェイル・メモリ４より成る。救済処理ユニットは、従来例と は異なり、バッファ・メモリ６およびリペア解析部５より成る。 半導体メモリ試験装置の半導体メモリ試験ユニットは、冗長回路を有する半導 体メモリ２を試験してその試験データに基づいてこれを救済するに際して、半導 体メモリ２についての良否判定結果であるフェイル情報がフェイル・メモリ４に 送り込まれると、このフェイル情報を直ちにバッファ・メモリ６にそのまま転送 記憶せしめる。なお、試験の流れは図２（ｂ）に示される通りである。フェイル 情報がフェイル・メモリ４からバッファ・メモリ６に転送記憶せしめられたとこ ろでフェイル・メモリ４をリセットし、直ちに次の試験を開始することができる 。救済処理ユニットは、半導体メモリ試験ユニットとは独立に並列的に、リペア 解析部５がバッファ・メモリ６にアクセスして半導体メモリ２の救済処理を実施 する。

【０００９】

【考案の効果】

冗長回路を有する半導体メモリ２についての上述の通りの試験においては、一 般に、半導体メモリ試験ユニットによる良否判定試験時間と救済処理ユニットに よる救済処理時間はほぼ等しく、フェイル・メモリ４からバッファ・メモリ６へ のフェイル情報の転送時間はこれらの１／１０程度である。

【００１０】 試験の開始からこれが完了する迄の全試験時間についてみると、これはフェイ ル情報の転送時間が付加される分だけ増加し、従って半導体メモリ試験装置のス ループットは低下する。しかし、半導体メモリ試験ユニットが動作する純粋の試 験時間についてみると、フェイル情報の転送時間は救済処理時間と比較して上述 の通り小さいので、これは（救済処理時間−フェイル情報の転送時間）減少する 分だけ減少し、従って半導体メモリ試験ユニットのスループットは向上するに到 る。

【００１１】 以上の通りであって、半導体メモリ試験装置のスループットは低下するように みえても、半導体メモリ試験ユニット自体のスループットを向上せしめることに よる半導体メモリ試験装置の利用効率の向上、半導体メモリ試験の作業性の向上 その他の効果を勘案すると、結局、冗長回路を有する半導体メモリの試験および 救済処理は容易になる。

【図面の簡単な説明】

【図１】半導体メモリ試験装置の従来例を説明する図で
あり、図１（ａ）はそのブロック図、図２（ｂ）はその
試験の流れを示す図である。

【図２】この考案の実施例を説明する図であり、図２
（ａ）はこの考案の半導体メモリ試験装置のブロック
図、図２（ｂ）はこの考案の半導体メモリ試験装置の試
験の流れを示す図である。

【符号の説明】

１ 信号発生部 ２ 試験されるべき半導体メモリ ３ 論理比較部 ４ フェイル・メモリ ５ リペア解析部 ６ バッファ・メモリ

【手続補正書】

【提出日】平成５年５月２６日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ドライバ信号、期待値パターンその他の
   信号を発生する信号発生部、試験されるべき半導体メモ
   リの出力データと期待値パターンとを比較する論理比較
   部および論理比較部が出力するフェイル情報を記憶する
   フェイル・メモリより成る半導体メモリ試験ユニットを
   具備し、フェイル・メモリに記憶されるフェイル情報を
   転送記憶するバッファ・メモリおよびバッファ・メモリ
   にアクセスして半導体メモリをリペアするリペア解析部
   より成る救済処理ユニットを具備することを特徴とする
   冗長回路を有する半導体メモリの試験装置。