JPH0593758A - インサーキツトテストパタン生成法 - Google Patents
インサーキツトテストパタン生成法Info
- Publication number
- JPH0593758A JPH0593758A JP3255501A JP25550191A JPH0593758A JP H0593758 A JPH0593758 A JP H0593758A JP 3255501 A JP3255501 A JP 3255501A JP 25550191 A JP25550191 A JP 25550191A JP H0593758 A JPH0593758 A JP H0593758A
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- circuit
- test pattern
- test
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- 238000012360 testing method Methods 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 claims description 13
- 238000000605 extraction Methods 0.000 claims description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 制御情報を修正する必要をなくし、また、Ｉ
Ｃのテストパタンの修正を必要なくする。 【構成】 ボードの回路モデルから、被試験デバイスを
抽出し（ステップ１）、入力側の信号線の接続状態やピ
ン属性をもとに回路制約条件を求め（ステップ２）、回
路制約条件によりテストパタンを生成する（ステップ
４）。
Ｃのテストパタンの修正を必要なくする。 【構成】 ボードの回路モデルから、被試験デバイスを
抽出し（ステップ１）、入力側の信号線の接続状態やピ
ン属性をもとに回路制約条件を求め（ステップ２）、回
路制約条件によりテストパタンを生成する（ステップ
４）。
Description
【０００１】
【産業上の利用分野】本発明は、電気的なボードの組立
て試験に関し、特にボードのインサーキットテスト用の
テストパタン生成法に関する。
て試験に関し、特にボードのインサーキットテスト用の
テストパタン生成法に関する。
【０００２】
【従来の技術】従来、この種のインサーキットテストパ
タン生成法は、ＩＣ毎に汎用的なライブラリ形式で保持
されている、すなわちライブラリ化されている被試験Ｉ
ＣのテストパタンとＩＣの動作を止めるための制御情報
とを組み合わせて、目的のＩＣのテストパタンを作成し
ていた。
タン生成法は、ＩＣ毎に汎用的なライブラリ形式で保持
されている、すなわちライブラリ化されている被試験Ｉ
ＣのテストパタンとＩＣの動作を止めるための制御情報
とを組み合わせて、目的のＩＣのテストパタンを作成し
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来のインサ
ーキットテストパタン生成法では、被試験ＩＣの入力側
ＩＣの動作を止めるための制御情報がＩＣ毎に汎用的な
ライブラリ形式で保持されているために、試験ボード上
の配線状態によっては被試験ＩＣが汎用的なものではな
く、ライブラリ内の制御情報をそのまま使用することは
できないことがあり、制御情報の修正が必要であった。
また、同様な理由で、汎用的にＩＣのテストパタンを利
用できないときは、テストパタンを修正して使用しなけ
ればならなかった。
ーキットテストパタン生成法では、被試験ＩＣの入力側
ＩＣの動作を止めるための制御情報がＩＣ毎に汎用的な
ライブラリ形式で保持されているために、試験ボード上
の配線状態によっては被試験ＩＣが汎用的なものではな
く、ライブラリ内の制御情報をそのまま使用することは
できないことがあり、制御情報の修正が必要であった。
また、同様な理由で、汎用的にＩＣのテストパタンを利
用できないときは、テストパタンを修正して使用しなけ
ればならなかった。
【０００４】本発明の目的は、制御情報を修正する必要
がなく、また、ＩＣのテストパタンの修正も必要ないイ
ンサーキットテストパタン生成法を提供することにあ
る。
がなく、また、ＩＣのテストパタンの修正も必要ないイ
ンサーキットテストパタン生成法を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明のインサーキット
テストパタン生成法は、複数のＩＣが搭載された電気的
なボードの組立て試験として行われるインサーキットテ
スト用のテストパタン生成法において、前記ボードに実
装されている任意のＩＣを抽出する第１のステップと、
前記抽出ステップにより抽出されたＩＣと、そのＩＣの
入力側の回路のピン属性と、そのピンに接続されている
信号線の接続状態とを参照して、インサーキットテスト
上での回路制約条件を求める第２のステップと、前記回
路制約条件作成ステップにより求められた回路制約条件
に基づきテストパタン生成を行う第３のステップとを有
することを特徴とする。
テストパタン生成法は、複数のＩＣが搭載された電気的
なボードの組立て試験として行われるインサーキットテ
スト用のテストパタン生成法において、前記ボードに実
装されている任意のＩＣを抽出する第１のステップと、
前記抽出ステップにより抽出されたＩＣと、そのＩＣの
入力側の回路のピン属性と、そのピンに接続されている
信号線の接続状態とを参照して、インサーキットテスト
上での回路制約条件を求める第２のステップと、前記回
路制約条件作成ステップにより求められた回路制約条件
に基づきテストパタン生成を行う第３のステップとを有
することを特徴とする。
【０００６】
【作用】試験ボード上の配線状態を考慮して、被試験Ｉ
Ｃの入力側ＩＣの動作を止めるための制御情報を作成す
るので、ライブラリ形式でＩＣ毎に保持する必要がな
く、制御情報を修正する必要はない。また、同様な理由
で、ＩＣのテストパタンの修正も必要ない。
Ｃの入力側ＩＣの動作を止めるための制御情報を作成す
るので、ライブラリ形式でＩＣ毎に保持する必要がな
く、制御情報を修正する必要はない。また、同様な理由
で、ＩＣのテストパタンの修正も必要ない。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例であるインサー
キットテストパタン生成法のフローチャートである。
キットテストパタン生成法のフローチャートである。
【０００９】本実施例では、まず、図示しないボードに
実装されている任意のＩＣを抽出する。すなわち、前記
ボードの回路モデルから、試験対象となるＩＣの選択を
行う（ステップ１）。次に、ステップ１により抽出され
たＩＣの入力信号線の配線状態とそのＩＣの入力回路の
ピン属性から、テストパタン生成上の回路制約条件を求
める（ステップ２）。ステップ２の詳細な内容について
は、図２を用いて後に説明を行う。
実装されている任意のＩＣを抽出する。すなわち、前記
ボードの回路モデルから、試験対象となるＩＣの選択を
行う（ステップ１）。次に、ステップ１により抽出され
たＩＣの入力信号線の配線状態とそのＩＣの入力回路の
ピン属性から、テストパタン生成上の回路制約条件を求
める（ステップ２）。ステップ２の詳細な内容について
は、図２を用いて後に説明を行う。
【００１０】次に、ステップ１で抽出されたＩＣの全入
力ピンに対して回路制約条件が求められ、かつ、被試験
ＩＣのテストに使用するテスターのドライブピン数と制
約条件を満たすために使用するテスターのドライブピン
数の合計がテスターの制限数以内かどうかエラー判定す
る（ステップ３）。回路制約条件が抽出されたＩＣの全
入力ピンに対し求められ、かつ、ドライブピン数の合計
がテスターの制限数以内である（ＧＯＯＤ）ときは、ス
テップ２で求められた制約条件に基づくテストパタン生
成を行う（ステップ４）。
力ピンに対して回路制約条件が求められ、かつ、被試験
ＩＣのテストに使用するテスターのドライブピン数と制
約条件を満たすために使用するテスターのドライブピン
数の合計がテスターの制限数以内かどうかエラー判定す
る（ステップ３）。回路制約条件が抽出されたＩＣの全
入力ピンに対し求められ、かつ、ドライブピン数の合計
がテスターの制限数以内である（ＧＯＯＤ）ときは、ス
テップ２で求められた制約条件に基づくテストパタン生
成を行う（ステップ４）。
【００１１】図２は図１のステップ２の詳細なフローチ
ャートである。
ャートである。
【００１２】まず、被試験ＩＣの全入力ピンについて回
路制約条件を求める処理を終えるまで以下のステップ２
２〜２７を繰り返す本フローの終了条件の判定を行う
（ステップ２１）。次に、被試験ＩＣの未処理入力ピン
を抽出し、信号の入力方向へ回路トレース（ファンイン
トレース）を行うことで被試験ＩＣの入力側ＩＣのピン
を検索する（ステップ２２）。入力側ＩＣがライブラリ
に未登録の場合は、制約条件を作成できないので処理を
終了する（ステップ２３）。次に、ステップ２２で抽出
した未処理入力ピンの信号値（属性）が固定の場合に実
施する（ステップ２４）。クランプピンや、未使用ピン
のように固定値が入力されるピンに対しては、そのピン
の固定値を回路モデルより求め、テストパタン生成時の
制約条件とする。
路制約条件を求める処理を終えるまで以下のステップ２
２〜２７を繰り返す本フローの終了条件の判定を行う
（ステップ２１）。次に、被試験ＩＣの未処理入力ピン
を抽出し、信号の入力方向へ回路トレース（ファンイン
トレース）を行うことで被試験ＩＣの入力側ＩＣのピン
を検索する（ステップ２２）。入力側ＩＣがライブラリ
に未登録の場合は、制約条件を作成できないので処理を
終了する（ステップ２３）。次に、ステップ２２で抽出
した未処理入力ピンの信号値（属性）が固定の場合に実
施する（ステップ２４）。クランプピンや、未使用ピン
のように固定値が入力されるピンに対しては、そのピン
の固定値を回路モデルより求め、テストパタン生成時の
制約条件とする。
【００１３】ステップ２２で抽出した未処理入力ピンの
信号線が、被試験ＩＣ自身の出力ピンに接続されている
（フィードバック回路である）場合は、本信号線は、観
測のみに使用し、制御用に値をドライブしないことをテ
ストパタン生成時の制約条件とする（ステップ２５）。
信号線が、被試験ＩＣ自身の出力ピンに接続されている
（フィードバック回路である）場合は、本信号線は、観
測のみに使用し、制御用に値をドライブしないことをテ
ストパタン生成時の制約条件とする（ステップ２５）。
【００１４】ステップ２２で抽出した未処理入力ピンの
入力側ＩＣのピンがトライステートピンの場合は、この
ピンの値がトライステート状態になるように、回路モデ
ル上バックトレースを行う。トライステート制御に必要
な信号線が全てインサーキットテスタのピンから制御可
能なら、求められた信号線とその値をテストパタン生成
時の制約条件とする。全て信号線を制御できない場合
と、制御に必要な信号線数がテスタードライブピン数を
越えた場合は、制約条件を作成できなかったとして処理
を終了する（ステップ２６）。
入力側ＩＣのピンがトライステートピンの場合は、この
ピンの値がトライステート状態になるように、回路モデ
ル上バックトレースを行う。トライステート制御に必要
な信号線が全てインサーキットテスタのピンから制御可
能なら、求められた信号線とその値をテストパタン生成
時の制約条件とする。全て信号線を制御できない場合
と、制御に必要な信号線数がテスタードライブピン数を
越えた場合は、制約条件を作成できなかったとして処理
を終了する（ステップ２６）。
【００１５】ステップ２２で抽出した未処理入力ピンの
入力側ＩＣのピンが論理信号ピンである場合は、このピ
ンの値が電位を持つ信号値（グランドではない）になる
ように、回路モデル上バックトレースを行う。このピン
に電位を持たすために必要な信号線が、全てインサーキ
ットテスタのピンから制御可能なら、求められた信号線
とその値をテストパタン生成時の制約条件とする。信号
線を制御できない場合と、制御に必要な信号線数がテス
タードライブピン数を越えた場合は、制約条件を作成で
きなかったとして処理を終了する（ステップ２７）。
入力側ＩＣのピンが論理信号ピンである場合は、このピ
ンの値が電位を持つ信号値（グランドではない）になる
ように、回路モデル上バックトレースを行う。このピン
に電位を持たすために必要な信号線が、全てインサーキ
ットテスタのピンから制御可能なら、求められた信号線
とその値をテストパタン生成時の制約条件とする。信号
線を制御できない場合と、制御に必要な信号線数がテス
タードライブピン数を越えた場合は、制約条件を作成で
きなかったとして処理を終了する（ステップ２７）。
【００１６】図３は図１のステップ４の詳細なフローチ
ャートである。
ャートである。
【００１７】まず、ボードの組み立て不良を検出する場
合や劣化故障を検出する場合と目的に応じた被試験ＩＣ
の故障の定義を行う（ステップ３１）。記憶データ３２
は、図１のステップ２により作成されたもので、回路制
約条件として制御信号線と制御値が記述されている。次
に、記憶データ３２を基に回路モデル上にプリアサイン
処理を行う（ステップ３３）。最後に回路の制約条件に
基づき、ランダムパタンやアルゴリズムによるテストパ
タン生成を行う（ステップ３４）。
合や劣化故障を検出する場合と目的に応じた被試験ＩＣ
の故障の定義を行う（ステップ３１）。記憶データ３２
は、図１のステップ２により作成されたもので、回路制
約条件として制御信号線と制御値が記述されている。次
に、記憶データ３２を基に回路モデル上にプリアサイン
処理を行う（ステップ３３）。最後に回路の制約条件に
基づき、ランダムパタンやアルゴリズムによるテストパ
タン生成を行う（ステップ３４）。
【００１８】
【発明の効果】以上説明したように本発明は、試験ボー
ド上の配線状態を考慮して、被試験ＩＣの入力側ＩＣの
動作を止めるための制御情報を作成することにより、ラ
イブラリ形式でＩＣ毎に保持する必要がなく、制御情報
を修正する必要はない。また、同様な理由で、ＩＣのテ
ストパタンの修正も必要ないという効果がある。
ド上の配線状態を考慮して、被試験ＩＣの入力側ＩＣの
動作を止めるための制御情報を作成することにより、ラ
イブラリ形式でＩＣ毎に保持する必要がなく、制御情報
を修正する必要はない。また、同様な理由で、ＩＣのテ
ストパタンの修正も必要ないという効果がある。
【図１】本発明の一実施例であるインサーキットテスト
パタン生成法のフローチャートである。
パタン生成法のフローチャートである。
【図２】図１のステップ２の詳細なフローチャートであ
る。
る。
【図３】図１のステップ４の詳細なフローチャートであ
る。
る。
１、２、３、４、２１、２２、２３、２４、２５、２
６、２７、３１、３３、３４ ステップ ３２ 記憶データ
６、２７、３１、３３、３４ ステップ ３２ 記憶データ
Claims (1)
- 【請求項１】 複数のＩＣが搭載された電気的なボード
の組立て試験として行われるインサーキットテスト用の
テストパタン生成法において、 前記ボードに実装されている任意のＩＣを抽出する第１
のステップと、 前記抽出ステップにより抽出されたＩＣと、そのＩＣの
入力側の回路のピン属性と、そのピンに接続されている
信号線の接続状態とを参照して、インサーキットテスト
上での回路制約条件を求める第２のステップと、 前記回路制約条件作成ステップにより求められた回路制
約条件に基づきテストパタン生成を行う第３のステップ
とを有することを特徴とするインサーキットテストパタ
ン生成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255501A JPH0593758A (ja) | 1991-10-02 | 1991-10-02 | インサーキツトテストパタン生成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255501A JPH0593758A (ja) | 1991-10-02 | 1991-10-02 | インサーキツトテストパタン生成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0593758A true JPH0593758A (ja) | 1993-04-16 |
Family
ID=17279630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255501A Pending JPH0593758A (ja) | 1991-10-02 | 1991-10-02 | インサーキツトテストパタン生成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0593758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6290806B1 (en) * | 1993-04-16 | 2001-09-18 | Micron Technology, Inc. | Plasma reactor |
-
1991
- 1991-10-02 JP JP3255501A patent/JPH0593758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6290806B1 (en) * | 1993-04-16 | 2001-09-18 | Micron Technology, Inc. | Plasma reactor |
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