JPH0595091A - 集積回路メモリ用トレンチキヤパシタ及びこれを用いたメモリセルの形成方法 - Google Patents
集積回路メモリ用トレンチキヤパシタ及びこれを用いたメモリセルの形成方法Info
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- JPH0595091A JPH0595091A JP3177324A JP17732491A JPH0595091A JP H0595091 A JPH0595091 A JP H0595091A JP 3177324 A JP3177324 A JP 3177324A JP 17732491 A JP17732491 A JP 17732491A JP H0595091 A JPH0595091 A JP H0595091A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
- H10D1/665—Trench conductor-insulator-semiconductor capacitors, e.g. trench MOS capacitors
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- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
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- Y10T29/43—Electric condenser making
- Y10T29/435—Solid dielectric type
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 電気的絶縁の良好なトレンチキャパシタを形
成する。 【構成】 トレンチキャパシタは、トレンチ20に形成さ
れた誘電体40によって分離されるプレート38,42 からな
る。第１プレート層38は定電位電源と電気的に接続され
るとともに側壁34とは絶縁層36を介して形成され、誘電
体40は窒化シリコン膜で、第１プレート層38と第２プレ
ート層42との間に配置されキャパシタに情報を蓄積し、
ポリシリコン膜で構成される。いくつかの層がトレンチ
の外側へ延び保護層はトレンチキャパシタ上に設けら
れ、トレンチの外側に段部分を形成する。トレンチキャ
パシタの近傍にはパストランジスタが設けられ、この段
部分の上にはそのソースとキャパシタを接続するための
コンタクト層が形成される。これにビット線とワード線
が加えられる。第１プレート層38，誘電体層40および第
２プレート層42が基板と側壁から絶縁されたトレンチ内
にキャパシタを形成する。
成する。 【構成】 トレンチキャパシタは、トレンチ20に形成さ
れた誘電体40によって分離されるプレート38,42 からな
る。第１プレート層38は定電位電源と電気的に接続され
るとともに側壁34とは絶縁層36を介して形成され、誘電
体40は窒化シリコン膜で、第１プレート層38と第２プレ
ート層42との間に配置されキャパシタに情報を蓄積し、
ポリシリコン膜で構成される。いくつかの層がトレンチ
の外側へ延び保護層はトレンチキャパシタ上に設けら
れ、トレンチの外側に段部分を形成する。トレンチキャ
パシタの近傍にはパストランジスタが設けられ、この段
部分の上にはそのソースとキャパシタを接続するための
コンタクト層が形成される。これにビット線とワード線
が加えられる。第１プレート層38，誘電体層40および第
２プレート層42が基板と側壁から絶縁されたトレンチ内
にキャパシタを形成する。
Description
【０００１】
【産業上の利用分野】本発明は一般に集積回路、特に、
ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）
の改良型トレンチキャパシタに関する。
ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）
の改良型トレンチキャパシタに関する。
【０００２】
【従来の技術】近年、１チップ上の回路の集積度は劇的
に向上してきた。ＤＲＡＭの場合にはそのメモリ容量
は、64キロビットから１メガビットを越え、現在では１
チップ上に４メガビットのＤＲＡＭに移行している。１
チップ上に４メガビットのＤＲＡＭを実現するために
は、いくつかの主要な問題を解決しなければならない。
に向上してきた。ＤＲＡＭの場合にはそのメモリ容量
は、64キロビットから１メガビットを越え、現在では１
チップ上に４メガビットのＤＲＡＭに移行している。１
チップ上に４メガビットのＤＲＡＭを実現するために
は、いくつかの主要な問題を解決しなければならない。
【０００３】現実の回路では，必要とする容量や材料等
大きく変わるかも知れないが、基本的なビットレベルに
おけるＤＲＡＭの各メモリセルは一般に、図１に示すよ
うに１キャパシタと１トランジスタからなる。大容量の
ＤＲＡＭを形成する場合、一つのセルに要する総表面積
を減少するために、溝内を形成したキャパシタすなわち
「トレンチキャパシタ」が使用され、これによってメモ
リセルをより高密度に集積している。従来の技術におい
て周知のトレンチキャパシタは、円柱状またはその他の
形状のウェル若しくはトレンチをシリコンウェハの基板
にエッチングし、トレンチの内側に誘電体層を形成し、
そしてトレンチの残留部分にポリシリコンのプラグ（充
填物）を満たすことによって形成される。ここでトレン
チ壁面とプラグとが、電荷を蓄積するための２つのキャ
パシタプレートとしての役割を果たす。
大きく変わるかも知れないが、基本的なビットレベルに
おけるＤＲＡＭの各メモリセルは一般に、図１に示すよ
うに１キャパシタと１トランジスタからなる。大容量の
ＤＲＡＭを形成する場合、一つのセルに要する総表面積
を減少するために、溝内を形成したキャパシタすなわち
「トレンチキャパシタ」が使用され、これによってメモ
リセルをより高密度に集積している。従来の技術におい
て周知のトレンチキャパシタは、円柱状またはその他の
形状のウェル若しくはトレンチをシリコンウェハの基板
にエッチングし、トレンチの内側に誘電体層を形成し、
そしてトレンチの残留部分にポリシリコンのプラグ（充
填物）を満たすことによって形成される。ここでトレン
チ壁面とプラグとが、電荷を蓄積するための２つのキャ
パシタプレートとしての役割を果たす。
【０００４】例えば、バグリーおよびパーカによる「高
密度ＤＲＡＭ用トレンチキャパシタ製造方法」と名付け
られた米国特許第4721987 号明細書には、１トランジス
タ・１キャパシタのＤＲＡＭセルのトレンチ構造が示さ
れている。
密度ＤＲＡＭ用トレンチキャパシタ製造方法」と名付け
られた米国特許第4721987 号明細書には、１トランジス
タ・１キャパシタのＤＲＡＭセルのトレンチ構造が示さ
れている。
【０００５】このキャパシタはトランジスタに隣接した
トレンチを用いて形成される。トレンチはその側壁と底
部に薄いシリコン酸化膜を有し、この酸化膜がキャパシ
タの誘電体となる。一般的に絶縁として用いる接地した
ポリシリコンのフィールドプレートは、トレンチの側壁
および底部壁に沿ってトレンチ内に延び、薄い酸化膜に
隣接し、蓄積キャパシタのプレートの１つとして機能す
る。
トレンチを用いて形成される。トレンチはその側壁と底
部に薄いシリコン酸化膜を有し、この酸化膜がキャパシ
タの誘電体となる。一般的に絶縁として用いる接地した
ポリシリコンのフィールドプレートは、トレンチの側壁
および底部壁に沿ってトレンチ内に延び、薄い酸化膜に
隣接し、蓄積キャパシタのプレートの１つとして機能す
る。
【０００６】トレンチの残留部分には酸化膜が満たされ
る。そのトレンチ頂上部近くには高濃度にドープされた
Ｎ+ 領域の薄い酸化膜の端子が設けられ、トランジスタ
のソース／ドレインとして作用する。Ｎ+ 領域と薄い酸
化膜は、ともにトレンチ開口での比較的厚いフィールド
酸化膜の下方にあり、このトレンチ開口よりポリシリコ
ンのフィールドプレートが垂れ下っている。フィールド
プレートはトランジスタを越えて延びていないが窒化膜
を越えて形成されている。バグリー等の上記特許におい
て、一方のキャパシタのプレートはトレンチ内にあり、
他のキャパシタのプレートはトレンチの外側にある。
る。そのトレンチ頂上部近くには高濃度にドープされた
Ｎ+ 領域の薄い酸化膜の端子が設けられ、トランジスタ
のソース／ドレインとして作用する。Ｎ+ 領域と薄い酸
化膜は、ともにトレンチ開口での比較的厚いフィールド
酸化膜の下方にあり、このトレンチ開口よりポリシリコ
ンのフィールドプレートが垂れ下っている。フィールド
プレートはトランジスタを越えて延びていないが窒化膜
を越えて形成されている。バグリー等の上記特許におい
て、一方のキャパシタのプレートはトレンチ内にあり、
他のキャパシタのプレートはトレンチの外側にある。
【０００７】高密度のトレンチキャパシタを得るために
は、いくつかの問題点がある。トレンチキャパシタの電
荷はトレンチ壁面とプラグとの間に蓄積されるので、ト
レンチ同士が互いに近づきすぎると、あるトレンチ壁面
と隣接するトレンチ壁面との間で容量的な結合を生じる
可能性がある。更に、あるトレンチ壁面に高い電圧を加
えるとシリコン基板を通して低電圧の隣接するトレンチ
壁面へと電荷の流れを生じ易くなるので、トレンチ壁面
からシリコン基板を通って隣接するトレンチ壁面へとリ
ーク電流を生じる可能性がある。このため、トレンチキ
ャパシタ同士は、互いに約 1.8ミクロン以上離して形成
する必要があった。
は、いくつかの問題点がある。トレンチキャパシタの電
荷はトレンチ壁面とプラグとの間に蓄積されるので、ト
レンチ同士が互いに近づきすぎると、あるトレンチ壁面
と隣接するトレンチ壁面との間で容量的な結合を生じる
可能性がある。更に、あるトレンチ壁面に高い電圧を加
えるとシリコン基板を通して低電圧の隣接するトレンチ
壁面へと電荷の流れを生じ易くなるので、トレンチ壁面
からシリコン基板を通って隣接するトレンチ壁面へとリ
ーク電流を生じる可能性がある。このため、トレンチキ
ャパシタ同士は、互いに約 1.8ミクロン以上離して形成
する必要があった。
【０００８】これらの問題は従来の技術において周知の
ことである。これに対応して、トレンチ同士を離す代わ
りに基板のドーピングによって制御するようになった。
すなわち基板に多くドーピングすれば、それだけトレン
チ同士を近づけることができ、不純物濃度を高めると、
トレンチ同士の間にエネルギー障壁ができるからであ
る。しかしながらトレンチに近接する基板を高濃度でド
ープすると、ゲートトランジスタ下の基板もまた高濃度
でドープされる。そうすると、基板のドーピングの増加
に伴ってトランジスタのボディー効果（基板効果）が増
大するため、高性能メモリ素子において望まれる基板効
果の小さい高性能パストランジスタを形成することが非
常に難しくなる。したがって、ビット線の全電圧を基板
効果が大きいトランジスタを通してキャパシタに伝導す
ることができなくなる。
ことである。これに対応して、トレンチ同士を離す代わ
りに基板のドーピングによって制御するようになった。
すなわち基板に多くドーピングすれば、それだけトレン
チ同士を近づけることができ、不純物濃度を高めると、
トレンチ同士の間にエネルギー障壁ができるからであ
る。しかしながらトレンチに近接する基板を高濃度でド
ープすると、ゲートトランジスタ下の基板もまた高濃度
でドープされる。そうすると、基板のドーピングの増加
に伴ってトランジスタのボディー効果（基板効果）が増
大するため、高性能メモリ素子において望まれる基板効
果の小さい高性能パストランジスタを形成することが非
常に難しくなる。したがって、ビット線の全電圧を基板
効果が大きいトランジスタを通してキャパシタに伝導す
ることができなくなる。
【０００９】最後に、仮にポリシリコンのキャパシタプ
レートを単結晶シリコン基板の隣に形成した場合、従来
の技術において知られているようにゲートを有するダイ
オードとなる。このようなゲートを有するダイオードで
は一般に、トレンチの側壁を通し、若しくは側壁に沿っ
てリーク電流が増大する。
レートを単結晶シリコン基板の隣に形成した場合、従来
の技術において知られているようにゲートを有するダイ
オードとなる。このようなゲートを有するダイオードで
は一般に、トレンチの側壁を通し、若しくは側壁に沿っ
てリーク電流が増大する。
【００１０】従って、本発明の目的は上述の問題点を克
服して最少のエッチング工程及び微細なアラインメント
で形成されるトレンチキャパシタを提供することであ
る。
服して最少のエッチング工程及び微細なアラインメント
で形成されるトレンチキャパシタを提供することであ
る。
【００１１】
【課題を解決するための手段】本発明は、好ましくはＤ
ＲＡＭ集積回路において使用される、トレンチキャパシ
タおよびその製造方法を提供する。本発明のトレンチキ
ャパシタは、基板内に設けたトレンチ内に形成された誘
電体によって分離される２つのキャパシタのプレートか
らなる。第１プレートはトレンチの内壁に形成され、グ
ランドに結合したフィールドシールド層から構成するこ
とができる。誘電体としては例えば窒化シリコン膜から
なり、第２プレートは例えばポリシリコン膜からなる。
いくつかの層はトレンチの外側へと延びており、トレン
チの外側にて水平に延びる部分がある。できればいく層
かの保護層をトレンチキャパシタの上に設けることが好
ましく、こうして形成された多層構造はエッチングされ
てトレンチの外側に段部分が形成される。トレンチキャ
パシタの近傍にはパストランジスタが設けられ、この段
部分の上にはトレンチキャパシタをパストランジスタの
ソースに接続するためのコンタクト層が形成される。こ
れにビット線とワード線が加えられる。
ＲＡＭ集積回路において使用される、トレンチキャパシ
タおよびその製造方法を提供する。本発明のトレンチキ
ャパシタは、基板内に設けたトレンチ内に形成された誘
電体によって分離される２つのキャパシタのプレートか
らなる。第１プレートはトレンチの内壁に形成され、グ
ランドに結合したフィールドシールド層から構成するこ
とができる。誘電体としては例えば窒化シリコン膜から
なり、第２プレートは例えばポリシリコン膜からなる。
いくつかの層はトレンチの外側へと延びており、トレン
チの外側にて水平に延びる部分がある。できればいく層
かの保護層をトレンチキャパシタの上に設けることが好
ましく、こうして形成された多層構造はエッチングされ
てトレンチの外側に段部分が形成される。トレンチキャ
パシタの近傍にはパストランジスタが設けられ、この段
部分の上にはトレンチキャパシタをパストランジスタの
ソースに接続するためのコンタクト層が形成される。こ
れにビット線とワード線が加えられる。
【００１２】
【作用】本発明は以上のような構成にしたので、トレン
チ内の側壁も容量となり電荷量を増すように作用する。
また、パストランジスタ等との接続も容易となることか
ら、上記問題点を除去できるとともに最少のエッジング
工程かつ微細なアライメントでトレンチキャパシタを形
成することを可能にする。
チ内の側壁も容量となり電荷量を増すように作用する。
また、パストランジスタ等との接続も容易となることか
ら、上記問題点を除去できるとともに最少のエッジング
工程かつ微細なアライメントでトレンチキャパシタを形
成することを可能にする。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明のトレンチキャパシタは、別のメモリ回路
の要求にも広く適合する。図１は代表的なメモリセルの
電気的等価回路図を示し、メモリセル10はキャパシタ12
とパストランジスタ14より構成される。キャパシタ12
は、第１プレートがグランドに接続され、第２プレート
がパストランジスタ14のドレインに接続される配置とな
っている。パストランジスタ14のソース及びゲートは、
通常それぞれビット線とワード線に接続されている。ト
ランジスタ14としては、エンハンスメント形（金属−窒
化物−酸化物）若しくはデプレション形（空乏層形）の
ＦＥＴ（電界効果トランジスタ）等のスイッチング素子
から構成することができる。
する。本発明のトレンチキャパシタは、別のメモリ回路
の要求にも広く適合する。図１は代表的なメモリセルの
電気的等価回路図を示し、メモリセル10はキャパシタ12
とパストランジスタ14より構成される。キャパシタ12
は、第１プレートがグランドに接続され、第２プレート
がパストランジスタ14のドレインに接続される配置とな
っている。パストランジスタ14のソース及びゲートは、
通常それぞれビット線とワード線に接続されている。ト
ランジスタ14としては、エンハンスメント形（金属−窒
化物−酸化物）若しくはデプレション形（空乏層形）の
ＦＥＴ（電界効果トランジスタ）等のスイッチング素子
から構成することができる。
【００１４】図２は、本発明の実施例によるメモリアレ
ーの一部を示す平面図で、４つ分のメモリセル10を示し
ている。当然のことながらアレーには同様なセルが数百
万個含まれているもので、図２は単に一例として示した
ものである。このアレー中の各メモリセル10には、本発
明によるキャパシタ12及びパストランジスタ14が含まれ
ている。図２はまた、各メモリセルに関連するビット線
16、及びワード線18，トレンチ20が示してあり、このト
レンチ20の上方にセルキャパシタ形成部22を示してい
る。セルキャパシタ形成部22は一般に、後述するＭ１の
マスクによって形成される。符号24はマスクＭ２での開
口部を示す。パストランジスタ14は開口部24とワード線
18とが重なる部分に形成される。セルキャパシタ12はセ
ルキャパシタ形成部22によって規定される。符号26は、
セルキャパシタ12をパストランジスタ14のソース／ドレ
インに接続する導電層である。この接続の詳細について
は後述する。
ーの一部を示す平面図で、４つ分のメモリセル10を示し
ている。当然のことながらアレーには同様なセルが数百
万個含まれているもので、図２は単に一例として示した
ものである。このアレー中の各メモリセル10には、本発
明によるキャパシタ12及びパストランジスタ14が含まれ
ている。図２はまた、各メモリセルに関連するビット線
16、及びワード線18，トレンチ20が示してあり、このト
レンチ20の上方にセルキャパシタ形成部22を示してい
る。セルキャパシタ形成部22は一般に、後述するＭ１の
マスクによって形成される。符号24はマスクＭ２での開
口部を示す。パストランジスタ14は開口部24とワード線
18とが重なる部分に形成される。セルキャパシタ12はセ
ルキャパシタ形成部22によって規定される。符号26は、
セルキャパシタ12をパストランジスタ14のソース／ドレ
インに接続する導電層である。この接続の詳細について
は後述する。
【００１５】図３は本発明の一実施例を示す工程断面図
である。この実施例では、周知のように、まずｐドープ
された単結晶シリコンの基板若しくはウェハ30から工程
が開始される。このとき別の基板を使用することもでき
るし、ｐドーピングを変更することもできる。トレンチ
20は通常の標準プロセス技術を用いて、壁34及び底部
（図示略）を形成するとともに基板30の上表面32を通し
て基板30内をエッチングすることによって形成する。こ
のトレンチの寸法は好ましくは 0.7ミクロン×２ミクロ
ン×３ミクロンの深さとする。トレンチ20がエッチング
された後に壁34を選択的にドーピングしてもよいが、こ
のトレンチの好適な方法及び構造においては壁34をドー
ピングしない。そして、トレンチ20を緩衝フッ酸溶液
（ＢＨＦ）での酸化エッチングを用いて洗浄する。
である。この実施例では、周知のように、まずｐドープ
された単結晶シリコンの基板若しくはウェハ30から工程
が開始される。このとき別の基板を使用することもでき
るし、ｐドーピングを変更することもできる。トレンチ
20は通常の標準プロセス技術を用いて、壁34及び底部
（図示略）を形成するとともに基板30の上表面32を通し
て基板30内をエッチングすることによって形成する。こ
のトレンチの寸法は好ましくは 0.7ミクロン×２ミクロ
ン×３ミクロンの深さとする。トレンチ20がエッチング
された後に壁34を選択的にドーピングしてもよいが、こ
のトレンチの好適な方法及び構造においては壁34をドー
ピングしない。そして、トレンチ20を緩衝フッ酸溶液
（ＢＨＦ）での酸化エッチングを用いて洗浄する。
【００１６】そして、フィールドシールド層がトレンチ
20内および基板30の上表面32上に形成される。このフィ
ールドシールド層は一般に、シェフィールド・イート
ン，ジュニア氏等の米国特許第 4,570,331号明細書にお
いて説明されている方法または変更例に基づいて形成さ
れる。従って、フィールドシールド層の注入はトレンチ
20のエッチング前に基板30の上表面32上に行われ、これ
によって活性パストランジスタ14及びフィールドシール
ド絶縁トランジスタのしきい値電圧が調整される。好ま
しくはこのフィールドシールド層は次の２つの層によっ
て構成される。最初にフィールドシールド酸化膜36を、
基板上に直接、 920℃のウェット酸素雰囲気中で約62nm
の厚さまで成長させて形成する。次に、1020／cm3 以上
のリンをドープしたフィールドシールドポリシリコン層
38を、周知の方法によってフィールドシールド酸化膜36
上全面に約0.15ミクロンの膜厚で堆積させる。
20内および基板30の上表面32上に形成される。このフィ
ールドシールド層は一般に、シェフィールド・イート
ン，ジュニア氏等の米国特許第 4,570,331号明細書にお
いて説明されている方法または変更例に基づいて形成さ
れる。従って、フィールドシールド層の注入はトレンチ
20のエッチング前に基板30の上表面32上に行われ、これ
によって活性パストランジスタ14及びフィールドシール
ド絶縁トランジスタのしきい値電圧が調整される。好ま
しくはこのフィールドシールド層は次の２つの層によっ
て構成される。最初にフィールドシールド酸化膜36を、
基板上に直接、 920℃のウェット酸素雰囲気中で約62nm
の厚さまで成長させて形成する。次に、1020／cm3 以上
のリンをドープしたフィールドシールドポリシリコン層
38を、周知の方法によってフィールドシールド酸化膜36
上全面に約0.15ミクロンの膜厚で堆積させる。
【００１７】このフィールドシールド層は全てのキャパ
シタに共通であり、ある部分をＶＳＳ（接地電位）に接
続することによってこの全ての部分がグランドに接続す
ることになる。しかし、このフィールドシールド層をメ
モリ回路上の安定電位の任意電源に接続することもでき
る。このフィールドシールド層はメモリセルキャパシタ
を分離させ、隣接したメモリセル間の単結晶シリコンか
らのリーク電流を防止する。このフィールドシールド層
はまたメモリセルキャパシタの第１プレートとして作用
する。キャパシタはトレンチの内部に形成され、このト
レンチは電子的な部分に代って機械的な構造として作用
する。基板に隣接してプレートを設け、かつ一定電圧に
維持することによって、前に述べたようにゲートを有す
るダイオード効果を除去することができ、トレンチキャ
パシタの電気的絶縁をより良くすることができる。更
に、基板は、従来の技術で説明した問題点に共通するよ
うな大量のドーピングを必要としない。
シタに共通であり、ある部分をＶＳＳ（接地電位）に接
続することによってこの全ての部分がグランドに接続す
ることになる。しかし、このフィールドシールド層をメ
モリ回路上の安定電位の任意電源に接続することもでき
る。このフィールドシールド層はメモリセルキャパシタ
を分離させ、隣接したメモリセル間の単結晶シリコンか
らのリーク電流を防止する。このフィールドシールド層
はまたメモリセルキャパシタの第１プレートとして作用
する。キャパシタはトレンチの内部に形成され、このト
レンチは電子的な部分に代って機械的な構造として作用
する。基板に隣接してプレートを設け、かつ一定電圧に
維持することによって、前に述べたようにゲートを有す
るダイオード効果を除去することができ、トレンチキャ
パシタの電気的絶縁をより良くすることができる。更
に、基板は、従来の技術で説明した問題点に共通するよ
うな大量のドーピングを必要としない。
【００１８】次に、セルの誘電体層40をフィールドシー
ルド層の上に堆積若しくは成長させる。誘電体層40は窒
化シリコン膜からなり、好ましくは化学的気相成長法
（ＣＶＤ法）によって約 0.018ミクロンの厚さに堆積さ
れる。このセルの誘電体層40は、キャパシタ素子を所望
の容量にするために、その構成及び厚さを周知の方法に
よって変更することもできる。
ルド層の上に堆積若しくは成長させる。誘電体層40は窒
化シリコン膜からなり、好ましくは化学的気相成長法
（ＣＶＤ法）によって約 0.018ミクロンの厚さに堆積さ
れる。このセルの誘電体層40は、キャパシタ素子を所望
の容量にするために、その構成及び厚さを周知の方法に
よって変更することもできる。
【００１９】次に、酸化の工程が実行され、セルの誘電
体層40を酸化し、これにより窒化誘電体層内のギャップ
を修復するとともにスタックの導電性を減少させるため
にシリコン酸化膜を形成する。
体層40を酸化し、これにより窒化誘電体層内のギャップ
を修復するとともにスタックの導電性を減少させるため
にシリコン酸化膜を形成する。
【００２０】次に、従来の技術において周知の方法によ
って第２プレート層42を形成する。この具体例では第２
プレート層42は、CVD 法によって約0.15ミクロンの厚さ
に堆積された導電性のドープされたポリシリコンからな
り、このＣＶＤ工程はディジシラン(Si2H6) 及びフォス
フィン(PH3) を用いてＡＳＭ垂直炉内で行い、これによ
ってポリシリコン中に1020／cm3 以上のリンをドーピン
グする。第２プレート層42は、後に図７及び図８に関連
して説明するパストランジスタ14のソース／ドレインに
接続してもよい。
って第２プレート層42を形成する。この具体例では第２
プレート層42は、CVD 法によって約0.15ミクロンの厚さ
に堆積された導電性のドープされたポリシリコンからな
り、このＣＶＤ工程はディジシラン(Si2H6) 及びフォス
フィン(PH3) を用いてＡＳＭ垂直炉内で行い、これによ
ってポリシリコン中に1020／cm3 以上のリンをドーピン
グする。第２プレート層42は、後に図７及び図８に関連
して説明するパストランジスタ14のソース／ドレインに
接続してもよい。
【００２１】続いて、ストップ酸化膜44を堆積によって
形成する。ストップ酸化膜44はその名が示す通り、図７
及び図８に関連して後に説明する保護層からなる。この
ストップ酸化膜44は、約60nm厚に堆積された二酸化シリ
コンからなる絶縁物とすることができる。
形成する。ストップ酸化膜44はその名が示す通り、図７
及び図８に関連して後に説明する保護層からなる。この
ストップ酸化膜44は、約60nm厚に堆積された二酸化シリ
コンからなる絶縁物とすることができる。
【００２２】本実施例における次の層は、ストップポリ
シリコン層46からなる。しかしながらこのストップポリ
シリコン層46は、所望の最終構造に依るもので他の実施
例においては必ずしも必要なものではない。ストップポ
リシリコン層46は約 100nm厚に堆積されたドープされな
いポリシリコンからなる。この層は図３に示すようにト
レンチの開口部を有効に埋める。
シリコン層46からなる。しかしながらこのストップポリ
シリコン層46は、所望の最終構造に依るもので他の実施
例においては必ずしも必要なものではない。ストップポ
リシリコン層46は約 100nm厚に堆積されたドープされな
いポリシリコンからなる。この層は図３に示すようにト
レンチの開口部を有効に埋める。
【００２３】トレンチの残留部分を選択的にプラグによ
って埋めることもできる。このプラグは、例えばシリコ
ン酸化膜若しくはポリシリコンとすることができる。こ
のプラグの上部表面と露出した水平領域を含むストップ
ポリシリコン層46の頂上部とがほぼ同じ高さとなるまで
このプラグはエッチングされる。
って埋めることもできる。このプラグは、例えばシリコ
ン酸化膜若しくはポリシリコンとすることができる。こ
のプラグの上部表面と露出した水平領域を含むストップ
ポリシリコン層46の頂上部とがほぼ同じ高さとなるまで
このプラグはエッチングされる。
【００２４】このように、これまで説明してきた実施例
では、トレンチが作られ、その中に誘電体層とポリシリ
コン層とが交互に埋められることが分かる。これらの層
はトレンチの内側からこれを取り囲む水平の表面領域へ
と延びている。
では、トレンチが作られ、その中に誘電体層とポリシリ
コン層とが交互に埋められることが分かる。これらの層
はトレンチの内側からこれを取り囲む水平の表面領域へ
と延びている。
【００２５】図４では、本発明の実施例にしたがって構
成されたトレンチキャパシタが更に進行したプロセスの
状態を示している。図５から分かるように、交互に積層
された層はトレンチ自身の内部よりむしろ、層の水平部
分のＭ１、Ｍ２の位置に形成されている。
成されたトレンチキャパシタが更に進行したプロセスの
状態を示している。図５から分かるように、交互に積層
された層はトレンチ自身の内部よりむしろ、層の水平部
分のＭ１、Ｍ２の位置に形成されている。
【００２６】図２の符号22に対応する第１の段部分48
（図４参照）はトレンチの隣接部分に形成される。図３
に示す構成全体には、従来と同様にフォトレジスト（図
示せず）によるマスクが形成され、図４のＭ１がこのマ
スクの端部を示す。ストップポリシリコン層46は通常の
異方性ドライエッチングによってエッチングされ、スト
ップ酸化膜44上でこのエッチングは停止する。ストップ
酸化膜44は次に異方性ドライエッチングによってエッチ
ングされ、これはポリシリコン上で停止する。このポリ
シリコンは本実施例の第２プレートのポリシリコン層42
である。そしてポリシリコン層42は、ストップポリシリ
コン層46をエッチングしたのと実質的に同じ手段によっ
てエッチングされ、このエッチングはセルの誘電体層40
の窒化シリコンの上で停止し、これにより第１の「段部
分」48が形成される。その後、マスクの形成に使用した
フォトレジストは除去される。
（図４参照）はトレンチの隣接部分に形成される。図３
に示す構成全体には、従来と同様にフォトレジスト（図
示せず）によるマスクが形成され、図４のＭ１がこのマ
スクの端部を示す。ストップポリシリコン層46は通常の
異方性ドライエッチングによってエッチングされ、スト
ップ酸化膜44上でこのエッチングは停止する。ストップ
酸化膜44は次に異方性ドライエッチングによってエッチ
ングされ、これはポリシリコン上で停止する。このポリ
シリコンは本実施例の第２プレートのポリシリコン層42
である。そしてポリシリコン層42は、ストップポリシリ
コン層46をエッチングしたのと実質的に同じ手段によっ
てエッチングされ、このエッチングはセルの誘電体層40
の窒化シリコンの上で停止し、これにより第１の「段部
分」48が形成される。その後、マスクの形成に使用した
フォトレジストは除去される。
【００２７】酸化膜50は成長させることにより、若しく
は本実施例のように周知の手段により約 0.2ミクロンの
厚さに堆積させることができる。こうして形成された構
造は上述の標準的技術によって高密度化され、その構造
が図４に示してある。
は本実施例のように周知の手段により約 0.2ミクロンの
厚さに堆積させることができる。こうして形成された構
造は上述の標準的技術によって高密度化され、その構造
が図４に示してある。
【００２８】第５図は、第４図において形成した構造を
更にマスクし、エッチングしている。最初に、マスクの
端部を示すＭ２ラインまで延びるフォトレジストでトレ
ンチ20を覆ように酸化膜50がフォトレジストでマスクさ
れる。
更にマスクし、エッチングしている。最初に、マスクの
端部を示すＭ２ラインまで延びるフォトレジストでトレ
ンチ20を覆ように酸化膜50がフォトレジストでマスクさ
れる。
【００２９】層24（図２）は、フォトレジストマスクＭ
２の開口部に対応しており、Ｍ２はＭ１よりもトレンチ
に近いことが分かる。本実施例では、Ｍ２からＭ１まで
の距離は約 0.7ミクロンである。続いて酸化膜50の露出
部分にエッチングが行われ、Ｍ１及びＭ２のラインによ
って規定される第１領域52内のストップポリシリコン層
46の上でエッチングは停止する。このエッチングによっ
て第２領域54（領域52の近傍）においても、酸化膜50を
通り、更にセルの誘電体層40を通ってエッチングされ、
フィールドシールドポリシリコン層38の上面で停止す
る。その後のフォトレジストが除去された状態を図５に
示してある。こうしてＭ２での第２段部が、Ｍ１での第
１段部とトレンチ20の側部との間に形成される。
２の開口部に対応しており、Ｍ２はＭ１よりもトレンチ
に近いことが分かる。本実施例では、Ｍ２からＭ１まで
の距離は約 0.7ミクロンである。続いて酸化膜50の露出
部分にエッチングが行われ、Ｍ１及びＭ２のラインによ
って規定される第１領域52内のストップポリシリコン層
46の上でエッチングは停止する。このエッチングによっ
て第２領域54（領域52の近傍）においても、酸化膜50を
通り、更にセルの誘電体層40を通ってエッチングされ、
フィールドシールドポリシリコン層38の上面で停止す
る。その後のフォトレジストが除去された状態を図５に
示してある。こうしてＭ２での第２段部が、Ｍ１での第
１段部とトレンチ20の側部との間に形成される。
【００３０】次の作業は異方性プラズマポリシリコンエ
ッチングであり、本実施例では２つの異なるポリシリコ
ンを同時にエッチングする。エッチングされる一方のポ
リシリコンは、Ｍ１ラインとＭ２ラインとの間で露出し
ているストップポリシリコン層46であり、他方はＭ１ラ
インの右側に露出しているフィールドシールドポリシリ
コン層38である。このときフィールドシールド酸化膜36
はまだシリコン基板30の上表面32を覆っている。このエ
ッチングは酸化膜44及び36において停止する。
ッチングであり、本実施例では２つの異なるポリシリコ
ンを同時にエッチングする。エッチングされる一方のポ
リシリコンは、Ｍ１ラインとＭ２ラインとの間で露出し
ているストップポリシリコン層46であり、他方はＭ１ラ
インの右側に露出しているフィールドシールドポリシリ
コン層38である。このときフィールドシールド酸化膜36
はまだシリコン基板30の上表面32を覆っている。このエ
ッチングは酸化膜44及び36において停止する。
【００３１】更に酸化膜（図示せず）を従来の手段によ
って構造全体にわたって0.20ミクロン厚で堆積する。そ
して前段までの工程で露出している酸化膜44，36は、シ
リコンに与える損傷の少ないエッチング法によってエッ
チングされ、一対のスペーサスティック56及び58（図
６）が、Ｍ１及びＭ２の位置の段部分に残される。こう
して各酸化物のスペーサスティック56，58には、トレン
チに最も近い部分、すなわちＭ１及びＭ２それぞれに実
質的に垂直側壁が形成される。このようにして形成され
た構造は、使用した酸化物蒸着の種類に応じて再び高密
度化処理が行われる。本実施例においては、使用した酸
化物が 800℃程度の高温で堆積されるために高密度化処
理を必要としない。こうして得られる構造を図６に示
す。
って構造全体にわたって0.20ミクロン厚で堆積する。そ
して前段までの工程で露出している酸化膜44，36は、シ
リコンに与える損傷の少ないエッチング法によってエッ
チングされ、一対のスペーサスティック56及び58（図
６）が、Ｍ１及びＭ２の位置の段部分に残される。こう
して各酸化物のスペーサスティック56，58には、トレン
チに最も近い部分、すなわちＭ１及びＭ２それぞれに実
質的に垂直側壁が形成される。このようにして形成され
た構造は、使用した酸化物蒸着の種類に応じて再び高密
度化処理が行われる。本実施例においては、使用した酸
化物が 800℃程度の高温で堆積されるために高密度化処
理を必要としない。こうして得られる構造を図６に示
す。
【００３２】フィールドシールド酸化膜36はスペーサス
ティック58の外側端部へと延びていることが分かる。ス
ティック58の本体は、第１プレート38，誘電体40，第２
プレート42の全ての外側端部を「第１の段部」Ｍ１にお
いて合し、これらを絶縁する。同様に、ストップ酸化膜
44はスペーサスティック56の外側端部へと延び、スペー
サスティック56の本体は「第２の段部」Ｍ２においてス
トップポリシリコン層46及び酸化膜50を合し、これらを
絶縁する。第１及び第２の段部間では第２のプレート42
の水平に延びた部分が露出しているが、この構造の他の
部分は基板30を除いて酸化膜によって覆われている。
ティック58の外側端部へと延びていることが分かる。ス
ティック58の本体は、第１プレート38，誘電体40，第２
プレート42の全ての外側端部を「第１の段部」Ｍ１にお
いて合し、これらを絶縁する。同様に、ストップ酸化膜
44はスペーサスティック56の外側端部へと延び、スペー
サスティック56の本体は「第２の段部」Ｍ２においてス
トップポリシリコン層46及び酸化膜50を合し、これらを
絶縁する。第１及び第２の段部間では第２のプレート42
の水平に延びた部分が露出しているが、この構造の他の
部分は基板30を除いて酸化膜によって覆われている。
【００３３】図７では、ゲート酸化膜60が露出したシリ
コン上に20nm膜厚で成長、若しくは形成される。次に、
ゲートポリシリコン層62が約 0.2ミクロン膜厚で表面全
体にわたって堆積される。そしてゲートポリ酸化膜64が
ゲートポリシリコン層62の上全体に約 0.2ミクロン膜厚
で堆積される。本実施例では、この構造はドライ酸素化
雰囲気中で920℃で10分間高密度化処理がなされる。
コン上に20nm膜厚で成長、若しくは形成される。次に、
ゲートポリシリコン層62が約 0.2ミクロン膜厚で表面全
体にわたって堆積される。そしてゲートポリ酸化膜64が
ゲートポリシリコン層62の上全体に約 0.2ミクロン膜厚
で堆積される。本実施例では、この構造はドライ酸素化
雰囲気中で920℃で10分間高密度化処理がなされる。
【００３４】こうして形成された構造は、フォトレジス
トによってマスクされ、エッチングされる。最初にゲー
トポリ酸化膜64をエッチングし、ポリシリコン層62上で
エッチングを停止して、フォトレジストを除去した後、
ゲートポリシリコン層62をエッチングし、ゲート酸化膜
60及びフィールド酸化膜50上において停止する。
トによってマスクされ、エッチングされる。最初にゲー
トポリ酸化膜64をエッチングし、ポリシリコン層62上で
エッチングを停止して、フォトレジストを除去した後、
ゲートポリシリコン層62をエッチングし、ゲート酸化膜
60及びフィールド酸化膜50上において停止する。
【００３５】次に、50nmの第１のスペーサ酸化膜（図示
せず）をこの構造の全面に堆積させる。こうしてＬＤＤ
（lightly doped drain)領域66がマスキングによって形
成される。本実施例のＬＤＤ領域66は、第１のスペーサ
酸化膜を通して約１×1014／cm2 の吸収線量と60KeV の
エネルギーでリンを注入することによってＮ+ にドープ
された領域である。そして第２のスペーサ酸化膜（図示
せず）を、約 0.1ミクロンの膜厚で堆積させる。両スペ
ーサ酸化膜は、図７に示すようにスティック68，70の部
分を残してエッチングされる。
せず）をこの構造の全面に堆積させる。こうしてＬＤＤ
（lightly doped drain)領域66がマスキングによって形
成される。本実施例のＬＤＤ領域66は、第１のスペーサ
酸化膜を通して約１×1014／cm2 の吸収線量と60KeV の
エネルギーでリンを注入することによってＮ+ にドープ
された領域である。そして第２のスペーサ酸化膜（図示
せず）を、約 0.1ミクロンの膜厚で堆積させる。両スペ
ーサ酸化膜は、図７に示すようにスティック68，70の部
分を残してエッチングされる。
【００３６】この段階のプロセスで、側壁（Ｍ１及びＭ
２における段部に面する）を絶縁したゲートプレートが
形成される。ゲートプレートと段部との間は基板30が露
出する上表面であり、この表面にＬＤＤの注入が行われ
る。ｎチャネルトランジスタ及びｐチャネルトランジス
タのソース・ドレイン領域は、従来より周知の方法によ
って別領域に形成される。
２における段部に面する）を絶縁したゲートプレートが
形成される。ゲートプレートと段部との間は基板30が露
出する上表面であり、この表面にＬＤＤの注入が行われ
る。ｎチャネルトランジスタ及びｐチャネルトランジス
タのソース・ドレイン領域は、従来より周知の方法によ
って別領域に形成される。
【００３７】図８では、次に20nm厚のチタン層が図７に
示す構造の全面に堆積される。そして窒化チタン膜72は
シリコンでない領域を覆うように形成してもよく、その
間チタンがポリシリコン層42又は基板30に接触している
窒化チタン膜72の下にチタンシリサイド層74が形成され
る。そしてこの構造の上に50nm厚の窒化チタン膜層をス
パッタ法により被着させる。さらに化学的気相成長法
（ＣＶＤ法）によりマスク用のシリコン窒化膜(Si3N2)
を50nmの膜厚に堆積する。
示す構造の全面に堆積される。そして窒化チタン膜72は
シリコンでない領域を覆うように形成してもよく、その
間チタンがポリシリコン層42又は基板30に接触している
窒化チタン膜72の下にチタンシリサイド層74が形成され
る。そしてこの構造の上に50nm厚の窒化チタン膜層をス
パッタ法により被着させる。さらに化学的気相成長法
（ＣＶＤ法）によりマスク用のシリコン窒化膜(Si3N2)
を50nmの膜厚に堆積する。
【００３８】この構造は符号72（図８）の範囲に対応す
る領域26（図２）を覆うフォトレジストによってマスク
される。次に、窒化シリコン膜の露出した領域をドライ
等方性プラズマエッチングによってエッチングし、下層
の窒化チタン膜の上で停止する。次にフォトレジスト膜
を除去した後、窒化シリコン膜はマスクとして窒化チタ
ン膜の露出した領域をエッチングし、チタンシリサイド
層74の上で停止する。
る領域26（図２）を覆うフォトレジストによってマスク
される。次に、窒化シリコン膜の露出した領域をドライ
等方性プラズマエッチングによってエッチングし、下層
の窒化チタン膜の上で停止する。次にフォトレジスト膜
を除去した後、窒化シリコン膜はマスクとして窒化チタ
ン膜の露出した領域をエッチングし、チタンシリサイド
層74の上で停止する。
【００３９】本発明の実施例に基づいてメモリセルを形
成すると、スティック56，58，68，70を有することによ
って、コンタクト／バリア層若しくは窒化チタン膜の領
域（導電性である）が別の導電層、（特にグランドに固
定されているフィールドシールド層及びワード線18であ
るゲートポリシリコン層62など）と接触すること、すな
わち電気的に接続されることを防止できる。しかし、チ
タンシリサイド及び窒化チタン膜は、第２のキャパシタ
プレート42（２つの段部間で露出している）をソース／
ドレイン領域66に結合するように作用する。これは、上
部キャパシタプレートがパストランジスタ14のソース／
ドレインと結合している図１に対応している。
成すると、スティック56，58，68，70を有することによ
って、コンタクト／バリア層若しくは窒化チタン膜の領
域（導電性である）が別の導電層、（特にグランドに固
定されているフィールドシールド層及びワード線18であ
るゲートポリシリコン層62など）と接触すること、すな
わち電気的に接続されることを防止できる。しかし、チ
タンシリサイド及び窒化チタン膜は、第２のキャパシタ
プレート42（２つの段部間で露出している）をソース／
ドレイン領域66に結合するように作用する。これは、上
部キャパシタプレートがパストランジスタ14のソース／
ドレインと結合している図１に対応している。
【００４０】従って、コンタクト／バリア層をコンタク
トウインドをエッチングすることなく堆積することがで
きる。段部内に形成した保護膜を絶縁スティックと組み
合わせることによって、セルフアライン式コンタクト層
が形成される。
トウインドをエッチングすることなく堆積することがで
きる。段部内に形成した保護膜を絶縁スティックと組み
合わせることによって、セルフアライン式コンタクト層
が形成される。
【００４１】次に窒化膜が約 0.3ミクロンの深さで堆積
される。そして通常行われるように、ＢＰＳＧ層76（図
９）を全構造にわたって約 0.6ミクロンの膜厚に堆積し
てもよい。こうしてビット線16が周知の方法で形成され
る。
される。そして通常行われるように、ＢＰＳＧ層76（図
９）を全構造にわたって約 0.6ミクロンの膜厚に堆積し
てもよい。こうしてビット線16が周知の方法で形成され
る。
【００４２】図９は、本発明の実施例に基づいて形成し
たメモリセル10を３次元的に展開した状態を示してい
る。トレンチ20及び下方の層は左側に示し、パストラン
ジスタ14及び上方の層は右側に示してある。この図の右
側に示した種々の層は左側に示した層の上に適合するこ
とが理解される。
たメモリセル10を３次元的に展開した状態を示してい
る。トレンチ20及び下方の層は左側に示し、パストラン
ジスタ14及び上方の層は右側に示してある。この図の右
側に示した種々の層は左側に示した層の上に適合するこ
とが理解される。
【００４３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、キャパシタはトレンチの内部に形成したので、ト
レンチの側壁にも容量として加味されることになり、従
来に比べてメモリセルのより高密度化，より微細化に対
してより有利となる。
れば、キャパシタはトレンチの内部に形成したので、ト
レンチの側壁にも容量として加味されることになり、従
来に比べてメモリセルのより高密度化，より微細化に対
してより有利となる。
【００４４】さらに、トレンチ内部のフィールド層の形
成はメモリキャパシタを基板から分離されているため隣
接したメモリセル間のリーク電流を防止できる。また、
第１プレートを一定電位に維持しているためゲートを有
するダイオード効果の障害を取り除くことができ、キャ
パシタの電気的絶縁を良好とした。この結果、基板に大
量のドーピングも必要としない。
成はメモリキャパシタを基板から分離されているため隣
接したメモリセル間のリーク電流を防止できる。また、
第１プレートを一定電位に維持しているためゲートを有
するダイオード効果の障害を取り除くことができ、キャ
パシタの電気的絶縁を良好とした。この結果、基板に大
量のドーピングも必要としない。
【図１】代表的なＤＲＡＭメモリセルの等価回路図であ
る。
る。
【図２】本発明の実施例に係るメモリセル領域の平面図
である。
である。
【図３】本発明の実施例に係る、形成途中のトレンチの
上部断面図である。
上部断面図である。
【図４】層がエッチングされ、さらに追加の層が形成さ
れた状態を示す、図３に続く工程のトレンチを示す断面
図である。
れた状態を示す、図３に続く工程のトレンチを示す断面
図である。
【図５】図４に続く工程のトレンチを示す断面図であ
る。
る。
【図６】本発明に使用する絶縁性ステイックの位置を示
す、図５に続く工程のトレンチを示す断面図である。
す、図５に続く工程のトレンチを示す断面図である。
【図７】パストランジスタの構造および本発明に基づく
トレンチキャパシタのメモリセルの部分を示す断面図で
ある。
トレンチキャパシタのメモリセルの部分を示す断面図で
ある。
【図８】本発明に基づいて構成されたトレンチキャパシ
タのメモリセルの完成断面図である。
タのメモリセルの完成断面図である。
【図９】本発明の実施例に基づいて形成したメモリセル
を三次元的に展開した状態を示す図である。
を三次元的に展開した状態を示す図である。
【符号の説明】 10 メモリセル 12 キャパシタ 14 パストランジスタ 18 ワード線 20 トレンチ 22 セルキャパシタ形成部 24 開口部 26 導電層 30 基板 32 上表面 34 壁 36 フィールドシールド酸化膜 38 第１プレート層 40 誘電体層 42 第２プレート層 44 ストップ酸化膜 46 ストップポリシリコン層 48 第１の段部分 50 酸化膜 52 第１領域 54 第２領域 56,58 スペーサスティック 60 ゲート酸化膜 62 ゲートポリシリコン層 64 ゲートポリ酸化膜 66 ソース／ドレイン領域 68,70 スティック 72 窒化チタン膜 74 チタンシリサイド層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 集積回路メモリ用トレンチキャパシタ
及びこれを用いたメモリセルの形成方法
及びこれを用いたメモリセルの形成方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に集積回路、特に、
ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）
の改良型トレンチキャパシタおよびこれを用いたメモリ
セルの形成方法に関する。
ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）
の改良型トレンチキャパシタおよびこれを用いたメモリ
セルの形成方法に関する。
【０００２】
【従来の技術】近年、１チップ上の回路の集積度は劇的
に向上してきた。ＤＲＡＭの場合にはそのメモリ容量
は、６４キロビットから１メガビットを越え、現在では
１チップ上に４メガビットのＤＲＡＭに移行している。
１チップ上に４メガビットのＤＲＡＭを実現するために
は、いくつかの主要な問題を解決しなければならない。
に向上してきた。ＤＲＡＭの場合にはそのメモリ容量
は、６４キロビットから１メガビットを越え、現在では
１チップ上に４メガビットのＤＲＡＭに移行している。
１チップ上に４メガビットのＤＲＡＭを実現するために
は、いくつかの主要な問題を解決しなければならない。
【０００３】現実の回路では，必要とする容量や材料等
によって大きく変わるかも知れないが、基本的なビット
レベルにおけるＤＲＡＭの各メモリセルは一般に、図１
に示すように１キャパシタと１トランジスタからなる。
大容量のＤＲＡＭを形成する場合、一つのセルに要する
総表面積を減少するために、溝内に形成したキャパシタ
すなわち「トレンチキャパシタ」が使用され、これによ
ってメモリセルをより高密度に集積している。従来の技
術において周知のトレンチキャパシタは、円柱状または
柱状あるいは錘状にシリコンウェハの基板をエッチング
し、トレンチの内側に誘電体層を貼りつけ、そしてトレ
ンチの残余部分にポリシリコンのプラグ（充填物）を満
たすことによって形成される。ここでトレンチ壁面とプ
ラグとが、電荷を蓄積するための２つのキャパシタプレ
ートとしての役割を果たす。
によって大きく変わるかも知れないが、基本的なビット
レベルにおけるＤＲＡＭの各メモリセルは一般に、図１
に示すように１キャパシタと１トランジスタからなる。
大容量のＤＲＡＭを形成する場合、一つのセルに要する
総表面積を減少するために、溝内に形成したキャパシタ
すなわち「トレンチキャパシタ」が使用され、これによ
ってメモリセルをより高密度に集積している。従来の技
術において周知のトレンチキャパシタは、円柱状または
柱状あるいは錘状にシリコンウェハの基板をエッチング
し、トレンチの内側に誘電体層を貼りつけ、そしてトレ
ンチの残余部分にポリシリコンのプラグ（充填物）を満
たすことによって形成される。ここでトレンチ壁面とプ
ラグとが、電荷を蓄積するための２つのキャパシタプレ
ートとしての役割を果たす。
【０００４】例えば、標準のトレンチセルではなく、フ
ィールドシード分離を応用したトレンチセルの一例とし
て、バグリーおよびパーカによる「高密度ＤＲＡＭ用ト
レンチキャパシタ製造方法」と名付けられた米国特許第
４７２１９８７号明細書には、１トランジスタ・１キャ
パシタのＤＲＡＭセルのトレンチ構造が示されている。
ィールドシード分離を応用したトレンチセルの一例とし
て、バグリーおよびパーカによる「高密度ＤＲＡＭ用ト
レンチキャパシタ製造方法」と名付けられた米国特許第
４７２１９８７号明細書には、１トランジスタ・１キャ
パシタのＤＲＡＭセルのトレンチ構造が示されている。
【０００５】このキャパシタはトランジスタに隣接した
トレンチを用いて形成される。トレンチはその側壁と底
部に薄いシリコン酸化膜を有し、この酸化膜がキャパシ
タの誘電体となる。接地したポリシリコンのフィールド
プレートは、トレンチの側壁および底部壁に沿ってトレ
ンチ内に延び、薄い酸化膜に隣接し、蓄積キャパシタの
プレートの１つとして機能する。
トレンチを用いて形成される。トレンチはその側壁と底
部に薄いシリコン酸化膜を有し、この酸化膜がキャパシ
タの誘電体となる。接地したポリシリコンのフィールド
プレートは、トレンチの側壁および底部壁に沿ってトレ
ンチ内に延び、薄い酸化膜に隣接し、蓄積キャパシタの
プレートの１つとして機能する。
【０００６】トレンチの残余部分には酸化膜が満たされ
る。そのトレンチ頂上部近くの開口周縁には高濃度にド
ープされたＮ＋領域が設けられ、トランジスタのソース
／ドレインとして作用する。Ｎ＋領域と薄い酸化膜は、
ともにトレンチ開口での比較的厚いフィールド酸化膜の
下方にあり、このトレンチ開口より内側にポリシリコン
のフィールドプレートが垂れ下っている。フィールドプ
レートはトランジスタを越えて延びていないが窒化膜を
越えて形成されている。バグリー等の上記特許におい
て、一方のキャパシタのプレートはトレンチ内にあり、
他のキャパシタのプレートはトレンチの外側にある。
る。そのトレンチ頂上部近くの開口周縁には高濃度にド
ープされたＮ＋領域が設けられ、トランジスタのソース
／ドレインとして作用する。Ｎ＋領域と薄い酸化膜は、
ともにトレンチ開口での比較的厚いフィールド酸化膜の
下方にあり、このトレンチ開口より内側にポリシリコン
のフィールドプレートが垂れ下っている。フィールドプ
レートはトランジスタを越えて延びていないが窒化膜を
越えて形成されている。バグリー等の上記特許におい
て、一方のキャパシタのプレートはトレンチ内にあり、
他のキャパシタのプレートはトレンチの外側にある。
【０００７】
【発明が解決しようとする課題】これらの従来技術にお
いて、高密度のトレンチキャパシタを得るためには、い
くつかの問題点がある。トレンチキャパシタの電荷はト
レンチ壁面とプラグとの間に蓄積されるので、トレンチ
同士が互いに近づきすぎると、あるトレンチ壁面と、隣
接するトレンチ壁面との間で容量的な結合を生じる可能
性がある。更に、あるトレンチ壁面に高い電圧を加える
とシリコン基板を通して低電圧の隣接するトレンチ壁面
へと電荷の流れが生じ易くなるので、トレンチ壁面から
シリコン基板を通って隣接するトレンチ壁面へとリーク
電流が生じる可能性がある。このため、トレンチキャパ
シタ同士は、互いに約１．８ミクロン以上離して形成す
る必要があった。
いて、高密度のトレンチキャパシタを得るためには、い
くつかの問題点がある。トレンチキャパシタの電荷はト
レンチ壁面とプラグとの間に蓄積されるので、トレンチ
同士が互いに近づきすぎると、あるトレンチ壁面と、隣
接するトレンチ壁面との間で容量的な結合を生じる可能
性がある。更に、あるトレンチ壁面に高い電圧を加える
とシリコン基板を通して低電圧の隣接するトレンチ壁面
へと電荷の流れが生じ易くなるので、トレンチ壁面から
シリコン基板を通って隣接するトレンチ壁面へとリーク
電流が生じる可能性がある。このため、トレンチキャパ
シタ同士は、互いに約１．８ミクロン以上離して形成す
る必要があった。
【０００８】これらの問題点は従来の技術において周知
のことである。これに対応して、トレンチ同士を離す代
わりに基板のドーピングによって制御するようになっ
た。すなわち基板に多くドーピングすれば、それだけト
レンチ同士を近づけることができ、不純物濃度を高める
と、トレンチ同士の間にエネルギー障壁ができるからで
ある。
のことである。これに対応して、トレンチ同士を離す代
わりに基板のドーピングによって制御するようになっ
た。すなわち基板に多くドーピングすれば、それだけト
レンチ同士を近づけることができ、不純物濃度を高める
と、トレンチ同士の間にエネルギー障壁ができるからで
ある。
【０００９】しかしながらトレンチに近接する基板を高
濃度でドープすると、ゲートトランジスタ下の基板もま
た高濃度でドープされる。そうすると、基板のドーピン
グの増加に伴ってトランジスタのボディー効果（基板効
果）が増大するため、高性能メモリ素子において望まれ
る基板効果の小さい高性能パストランジスタを形成する
ことが非常に難しくなるという新たな問題点を生じ、ビ
ット線に加えられた全電圧を基板効果が大きいトランジ
スタを通してキャパシタに効果的に印加することができ
なくなる。
濃度でドープすると、ゲートトランジスタ下の基板もま
た高濃度でドープされる。そうすると、基板のドーピン
グの増加に伴ってトランジスタのボディー効果（基板効
果）が増大するため、高性能メモリ素子において望まれ
る基板効果の小さい高性能パストランジスタを形成する
ことが非常に難しくなるという新たな問題点を生じ、ビ
ット線に加えられた全電圧を基板効果が大きいトランジ
スタを通してキャパシタに効果的に印加することができ
なくなる。
【００１０】最後に、仮にポリシリコンのキャパシタプ
レートを単結晶シリコン基板の隣に形成した場合、従来
の技術において知られているようにゲートを有するダイ
オード（ＭＯＳダイオード）となる。このようなゲート
を有するタイオードでは一般に、トレンチの側壁を通
し、若しくは側壁に沿ってリーク電流が増大するという
問題点もある。
レートを単結晶シリコン基板の隣に形成した場合、従来
の技術において知られているようにゲートを有するダイ
オード（ＭＯＳダイオード）となる。このようなゲート
を有するタイオードでは一般に、トレンチの側壁を通
し、若しくは側壁に沿ってリーク電流が増大するという
問題点もある。
【００１１】このような事情に鑑みて、本発明は上述の
問題点を克服してエッチング深さを従来よりも浅くで
き、従来ほど高精度のアラインメントを必要としないト
レンチキャパシタおよびその形成方法を提供することを
目的としている。
問題点を克服してエッチング深さを従来よりも浅くで
き、従来ほど高精度のアラインメントを必要としないト
レンチキャパシタおよびその形成方法を提供することを
目的としている。
【００１２】
【課題を解決するための手段】本発明は、好ましくはＤ
ＲＡＭ集積回路において使用される、トレンチキャパシ
タおよびその製造方法を提供する。本発明のトレンチキ
ャパシタは、基板内に設けたトレンチ内に形成された誘
電体によって分離される２つのキャパシタのプレートか
らなる。第１プレートはトレンチの内壁に形成され、グ
ランドに結合したフィールドシールド層からなる。誘電
体としては例えばシリコン窒化膜からなり、第２プレー
トは例えばポリシリコン膜からなる。いくつかの層はト
レンチの外側へと延びており、トレンチの外側にて水平
に延びる部分がある。できればいく層かの保護層をトレ
ンチキャパシタの上に設けることが好ましく、こうして
形成された多層構造はエッチングされてトレンチの外側
に段部分が形成される。トレンチキャパシタの近傍には
パストランジスタが設けられ、トレンチ外側の上にはト
レンチキャパシタをパストランジスタのソースに接続す
るためのコンタクト層が形成される。これにビット線と
ワード線が加えられる。
ＲＡＭ集積回路において使用される、トレンチキャパシ
タおよびその製造方法を提供する。本発明のトレンチキ
ャパシタは、基板内に設けたトレンチ内に形成された誘
電体によって分離される２つのキャパシタのプレートか
らなる。第１プレートはトレンチの内壁に形成され、グ
ランドに結合したフィールドシールド層からなる。誘電
体としては例えばシリコン窒化膜からなり、第２プレー
トは例えばポリシリコン膜からなる。いくつかの層はト
レンチの外側へと延びており、トレンチの外側にて水平
に延びる部分がある。できればいく層かの保護層をトレ
ンチキャパシタの上に設けることが好ましく、こうして
形成された多層構造はエッチングされてトレンチの外側
に段部分が形成される。トレンチキャパシタの近傍には
パストランジスタが設けられ、トレンチ外側の上にはト
レンチキャパシタをパストランジスタのソースに接続す
るためのコンタクト層が形成される。これにビット線と
ワード線が加えられる。
【００１３】
【作用】本発明は以上のような構成にしたことにより、
フィールドシールド層がキャパシタ相互の電気的絶縁を
良好にし、また、キャパシタとパストランジスタとの接
続も容易となることから、上記問題点を除去できるとと
もにエッジングの深さを従来よりも浅くでき、かつ従来
ほど高精度なアライメントを必要としないトレンチキャ
パシタを形成することを可能にする。
フィールドシールド層がキャパシタ相互の電気的絶縁を
良好にし、また、キャパシタとパストランジスタとの接
続も容易となることから、上記問題点を除去できるとと
もにエッジングの深さを従来よりも浅くでき、かつ従来
ほど高精度なアライメントを必要としないトレンチキャ
パシタを形成することを可能にする。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。本発明のトレンチキャパシタは、別のメモリ回路
の要求にも広く適合する。図１は代表的なメモリセルの
電気的等価回路図を示し、メモリセル１０はキャパシタ
１２とパストランジスタ１４とで構成される。キャパシ
タ１２は、第１プレートがグランドに接続され、第２プ
レートがパストランジスタ１４のドレインに接続される
配置となっている。パストランジスタ１４のソース及び
ゲートは、通常それぞれビット線とワード線に接続され
ている。トランジスタ１４としては、エンハンスメント
形若しくはデプレション形のＦＥＴ（電界効果トランジ
スタ）等のスイッチング素子から構成することができ
る。
する。本発明のトレンチキャパシタは、別のメモリ回路
の要求にも広く適合する。図１は代表的なメモリセルの
電気的等価回路図を示し、メモリセル１０はキャパシタ
１２とパストランジスタ１４とで構成される。キャパシ
タ１２は、第１プレートがグランドに接続され、第２プ
レートがパストランジスタ１４のドレインに接続される
配置となっている。パストランジスタ１４のソース及び
ゲートは、通常それぞれビット線とワード線に接続され
ている。トランジスタ１４としては、エンハンスメント
形若しくはデプレション形のＦＥＴ（電界効果トランジ
スタ）等のスイッチング素子から構成することができ
る。
【００１５】図２は、本発明の実施例によるメモリアレ
ーの一部を示す平面図で、４つ分のメモリセル１０を示
している。当然のことながらアレーには同様なセルが数
百万個含まれているもので、図２は単にその一部を例示
したものである。このアレー中の各メモリセル１０に
は、本発明によるキャパシタ１２及びパストランジスタ
１４が含まれている。図２はまた、各メモリセルに関連
するビット線１６、及びワード線１８，トレンチ２０が
示してあり、このトレンチ２０の上方にセルキャパシタ
形成部２２が示されている。セルキャパシタ形成部２２
は一般に、後述するＭ１のマスクによって形成される。
符号２４はマスクＭ２での開口部を示す。パストランジ
スタ１４は開口部２４とワード線１８とが重なる部分に
形成される。セルキャパシタ１２はセルキャパシタ形成
部２２によって規定される。符号２６は、セルキャパシ
タ１２をパストランジスタ１４のソース／ドレインに接
続する導電層である。この接続の詳細については後述す
る。
ーの一部を示す平面図で、４つ分のメモリセル１０を示
している。当然のことながらアレーには同様なセルが数
百万個含まれているもので、図２は単にその一部を例示
したものである。このアレー中の各メモリセル１０に
は、本発明によるキャパシタ１２及びパストランジスタ
１４が含まれている。図２はまた、各メモリセルに関連
するビット線１６、及びワード線１８，トレンチ２０が
示してあり、このトレンチ２０の上方にセルキャパシタ
形成部２２が示されている。セルキャパシタ形成部２２
は一般に、後述するＭ１のマスクによって形成される。
符号２４はマスクＭ２での開口部を示す。パストランジ
スタ１４は開口部２４とワード線１８とが重なる部分に
形成される。セルキャパシタ１２はセルキャパシタ形成
部２２によって規定される。符号２６は、セルキャパシ
タ１２をパストランジスタ１４のソース／ドレインに接
続する導電層である。この接続の詳細については後述す
る。
【００１６】図３は、数工程のプロセスが実質的に終了
した後の本発明の一実施例を示す工程での断面図であ
る。この実施例では、周知のように、まずｐドープされ
た単結晶シリコンの基板若しくはウェハ３０から工程が
開始される。このとき別の基板を使用することもできる
し、ｐドーピングを変更することもできる。トレンチ２
０は通常の標準プロセス技術を用いて、基板３０の上表
面３２を通して基板３０内をエッチングし、壁３４及び
底部（図示略）を形成する。このトレンチの寸法は０．
７ミクロン×２ミクロン×３ミクロン（深さ）とする。
トレンチ２０がエッチングされた後に壁３４を選択的に
ドーピングしてもよいが、このトレンチの好適な方法及
び構造においては壁３４をドーピングしない。そして、
トレンチ２０を緩衝フッ酸溶液（ＢＨＦ）での酸化エッ
チングを用いて洗浄する。
した後の本発明の一実施例を示す工程での断面図であ
る。この実施例では、周知のように、まずｐドープされ
た単結晶シリコンの基板若しくはウェハ３０から工程が
開始される。このとき別の基板を使用することもできる
し、ｐドーピングを変更することもできる。トレンチ２
０は通常の標準プロセス技術を用いて、基板３０の上表
面３２を通して基板３０内をエッチングし、壁３４及び
底部（図示略）を形成する。このトレンチの寸法は０．
７ミクロン×２ミクロン×３ミクロン（深さ）とする。
トレンチ２０がエッチングされた後に壁３４を選択的に
ドーピングしてもよいが、このトレンチの好適な方法及
び構造においては壁３４をドーピングしない。そして、
トレンチ２０を緩衝フッ酸溶液（ＢＨＦ）での酸化エッ
チングを用いて洗浄する。
【００１７】そして、フィールドシールド層がトレンチ
２０内および基板３０の上表面３２上に形成される。こ
のフィールドシールド層は一般に、シェフィールド・イ
ートン，ジュニア氏等の米国特許第４，５７０，３３１
号明細書において説明されている方法または変形例に基
づいて形成される。従って、フィールドシールドトラン
ジスタのしきい値を決めるイオン注入はトレンチ２０の
エッチング前に基板３０の上表面３２上に行われ、これ
によって活性パストランジスタ１４及びフィールドシー
ルド絶縁トランジスタのしきい値電圧が調整される。こ
のフィールドシールド層は次の２つの層によって構成さ
れる。最初にフィールドシールド酸化膜３６を、基板上
に直接、９２０℃のウェット酸素雰囲気中で約６２ｎｍ
の厚さまで成長させて形成する。次に、１０２０／ｃｍ
３以上のリンをドープしたフィールドシールドポリシリ
コン層３８を、周知の方法によってフィールドシールド
酸化膜３６の上面全体に約０．１５ミクロンの膜厚で堆
積させる。
２０内および基板３０の上表面３２上に形成される。こ
のフィールドシールド層は一般に、シェフィールド・イ
ートン，ジュニア氏等の米国特許第４，５７０，３３１
号明細書において説明されている方法または変形例に基
づいて形成される。従って、フィールドシールドトラン
ジスタのしきい値を決めるイオン注入はトレンチ２０の
エッチング前に基板３０の上表面３２上に行われ、これ
によって活性パストランジスタ１４及びフィールドシー
ルド絶縁トランジスタのしきい値電圧が調整される。こ
のフィールドシールド層は次の２つの層によって構成さ
れる。最初にフィールドシールド酸化膜３６を、基板上
に直接、９２０℃のウェット酸素雰囲気中で約６２ｎｍ
の厚さまで成長させて形成する。次に、１０２０／ｃｍ
３以上のリンをドープしたフィールドシールドポリシリ
コン層３８を、周知の方法によってフィールドシールド
酸化膜３６の上面全体に約０．１５ミクロンの膜厚で堆
積させる。
【００１８】このフィールドシールドポリシリコン層は
全てのキャパシタに共通であり、ある部分をＶＳＳ（接
地電位）に接続することによってこの全ての部分がグラ
ンドに接続することになる。しかし、このフィールドシ
ールドポリシリコン層をメモリ回路上の安定電位の任意
電源に接続することもできる。このフィールドシールド
層はメモリセルを分離させ、隣接したメモリセル間の単
結晶シリコンからのリーク電流を防止する。このフィー
ルドシールドポリシリコン層はまたメモリセルキャパシ
タの第１プレートとして作用する。キャパシタは、機械
的な構成部分として作用するトレンチの内部に形成され
る。基板に隣接してプレートを設け、かつ一定電圧に維
持することによって、前に述べたようにゲートを有する
ダイオード効果を除去することができ、トレンチキャパ
シタの電気的絶縁をより良くすることができる。更に、
基板は、従来の技術で説明した問題点に共通するような
大量のドーピングを必要としない。
全てのキャパシタに共通であり、ある部分をＶＳＳ（接
地電位）に接続することによってこの全ての部分がグラ
ンドに接続することになる。しかし、このフィールドシ
ールドポリシリコン層をメモリ回路上の安定電位の任意
電源に接続することもできる。このフィールドシールド
層はメモリセルを分離させ、隣接したメモリセル間の単
結晶シリコンからのリーク電流を防止する。このフィー
ルドシールドポリシリコン層はまたメモリセルキャパシ
タの第１プレートとして作用する。キャパシタは、機械
的な構成部分として作用するトレンチの内部に形成され
る。基板に隣接してプレートを設け、かつ一定電圧に維
持することによって、前に述べたようにゲートを有する
ダイオード効果を除去することができ、トレンチキャパ
シタの電気的絶縁をより良くすることができる。更に、
基板は、従来の技術で説明した問題点に共通するような
大量のドーピングを必要としない。
【００１９】次に、セルの誘電体層４０をフィールドシ
ールド層の上に堆積若しくは成長させる。誘電体層４０
はシリコン窒化膜からなり、好ましくは化学的気相成長
法（ＣＶＤ法）によって約０．０１８ミクロンの厚さに
堆積される。このセルの誘電体層４０は、キャパシタ素
子を所望の容量にするために、その構成及び厚さを周知
の方法によって変更することもできる。
ールド層の上に堆積若しくは成長させる。誘電体層４０
はシリコン窒化膜からなり、好ましくは化学的気相成長
法（ＣＶＤ法）によって約０．０１８ミクロンの厚さに
堆積される。このセルの誘電体層４０は、キャパシタ素
子を所望の容量にするために、その構成及び厚さを周知
の方法によって変更することもできる。
【００２０】次に、酸化の工程が実行され、セルの誘電
体層４０を酸化し、これにより窒化誘電体層内のギャッ
プを修復するとともに堆積層の導電性を減少させるため
にシリコン酸化膜を形成する。
体層４０を酸化し、これにより窒化誘電体層内のギャッ
プを修復するとともに堆積層の導電性を減少させるため
にシリコン酸化膜を形成する。
【００２１】次に、従来の技術において周知の方法によ
って第２プレート層４２を形成する。この具体例では第
２プレート層４２は、ＣＶＤ法によって約０．１５ミク
ロンの厚さに堆積された導電性のドープされたポリシリ
コンからなり、このＣＶＤ工程はディジシラン（Ｓｉ２
Ｈ６）及びフォスフィン（ＰＨ３）を用いてＡＳＭ垂直
炉内で行い、これによってポリシリコン中に１０２０／
ｃｍ３以上のリンをドーピングする。第２プレート層４
２は、後に図７及び図８に関連して説明するパストラン
ジスタ１４のソース／ドレインに接続される。
って第２プレート層４２を形成する。この具体例では第
２プレート層４２は、ＣＶＤ法によって約０．１５ミク
ロンの厚さに堆積された導電性のドープされたポリシリ
コンからなり、このＣＶＤ工程はディジシラン（Ｓｉ２
Ｈ６）及びフォスフィン（ＰＨ３）を用いてＡＳＭ垂直
炉内で行い、これによってポリシリコン中に１０２０／
ｃｍ３以上のリンをドーピングする。第２プレート層４
２は、後に図７及び図８に関連して説明するパストラン
ジスタ１４のソース／ドレインに接続される。
【００２２】続いて、ストップ酸化膜４４を堆積によっ
て形成する。ストップ酸化膜４４はその名が示す通り、
図７及び図８に関連して後に説明する保護層を構成す
る。このストップ酸化膜４４は、約６０ｎｍ厚に堆積さ
れた二酸化シリコンからなる絶縁物とすることができ
る。
て形成する。ストップ酸化膜４４はその名が示す通り、
図７及び図８に関連して後に説明する保護層を構成す
る。このストップ酸化膜４４は、約６０ｎｍ厚に堆積さ
れた二酸化シリコンからなる絶縁物とすることができ
る。
【００２３】本実施例における次の層は、ストップポリ
シリコン層４６からなる。しかしながらこのストップポ
リシリコン層４６は、所望の最終構造に依るもので他の
実施例においては必ずしも必要なものではない。ストッ
プポリシリコン層４６は約１００ｎｍ厚に堆積されたド
ープされないポリシリコンからなる。この層は図３に示
すようにトレンチの開口部を有効に埋める。
シリコン層４６からなる。しかしながらこのストップポ
リシリコン層４６は、所望の最終構造に依るもので他の
実施例においては必ずしも必要なものではない。ストッ
プポリシリコン層４６は約１００ｎｍ厚に堆積されたド
ープされないポリシリコンからなる。この層は図３に示
すようにトレンチの開口部を有効に埋める。
【００２４】トレンチの残余部分を選択的にプラグによ
って埋めることもできる。このプラグは、例えばシリコ
ン酸化膜若しくはポリシリコンとすることができる。こ
のプラグの上部表面と、露出した水平領域を含むストッ
プポリシリコン層４６の頂上部とがほぼ同じ高さとなる
までこのプラグはエッチングされる。
って埋めることもできる。このプラグは、例えばシリコ
ン酸化膜若しくはポリシリコンとすることができる。こ
のプラグの上部表面と、露出した水平領域を含むストッ
プポリシリコン層４６の頂上部とがほぼ同じ高さとなる
までこのプラグはエッチングされる。
【００２５】このように、これまで説明してきた実施例
では、トレンチが作られ、その中に誘電体層とポリシリ
コン層とが交互に埋められることが分かる。これらの層
はトレンチの内側からこれを取り囲む水平の表面領域へ
と延びている。
では、トレンチが作られ、その中に誘電体層とポリシリ
コン層とが交互に埋められることが分かる。これらの層
はトレンチの内側からこれを取り囲む水平の表面領域へ
と延びている。
【００２６】図４では、本発明の実施例にしたがって構
成されたトレンチキャパシタが更に後続のプロセスに付
された後の状態を示している。図５から分かるように、
交互に積層された層はトレンチ自身の内部ではなく、層
の水平部分のＭ１、Ｍ２の位置で規定されている。
成されたトレンチキャパシタが更に後続のプロセスに付
された後の状態を示している。図５から分かるように、
交互に積層された層はトレンチ自身の内部ではなく、層
の水平部分のＭ１、Ｍ２の位置で規定されている。
【００２７】図２の符号２２に対応する第１の段部分４
８（図４参照）はトレンチの隣接部分に形成される。図
３に示す構成全体には、従来と同様にフォトレジスト
（図示せず）によるマスクが形成され、図４のＭ１がこ
のマスクの端部を示す。ストップポリシリコン層４６は
通常の異方性ドライエッチングによってエッチングさ
れ、ストップ酸化膜４４上でこのエッチングは停止す
る。ストップ酸化膜４４は次に異方性ドライエッチング
によってエッチングされ、これはポリシリコン上で停止
する。このポリシリコンは本実施例の第２プレートのポ
リシリコン層４２である。そしてポリシリコン層４２
は、ストップポリシリコン層４６をエッチングしたのと
実質的に同じ手段によってエッチングされ、このエッチ
ングはセルの誘電体層４０のシリコン窒化膜の上で停止
し、これにより第１の「段部分」４８が形成される。そ
の後、マスクの形成に使用したフォトレジストは除去さ
れる。
８（図４参照）はトレンチの隣接部分に形成される。図
３に示す構成全体には、従来と同様にフォトレジスト
（図示せず）によるマスクが形成され、図４のＭ１がこ
のマスクの端部を示す。ストップポリシリコン層４６は
通常の異方性ドライエッチングによってエッチングさ
れ、ストップ酸化膜４４上でこのエッチングは停止す
る。ストップ酸化膜４４は次に異方性ドライエッチング
によってエッチングされ、これはポリシリコン上で停止
する。このポリシリコンは本実施例の第２プレートのポ
リシリコン層４２である。そしてポリシリコン層４２
は、ストップポリシリコン層４６をエッチングしたのと
実質的に同じ手段によってエッチングされ、このエッチ
ングはセルの誘電体層４０のシリコン窒化膜の上で停止
し、これにより第１の「段部分」４８が形成される。そ
の後、マスクの形成に使用したフォトレジストは除去さ
れる。
【００２８】酸化膜５０はその膜厚を増大させることが
可能であり、本実施例のように周知の手段により約０．
２ミクロンの厚さに堆積させることができる。こうして
形成された構造は上述の標準的技術によって高密度化さ
れ、その構造が図４に示してある。
可能であり、本実施例のように周知の手段により約０．
２ミクロンの厚さに堆積させることができる。こうして
形成された構造は上述の標準的技術によって高密度化さ
れ、その構造が図４に示してある。
【００２９】第５図は、第４図において形成した構造を
更にマスクし、エッチングした状態が示されている。最
初に、マスクの端部を示すＭ２ラインまで延びるフォト
レジストでトレンチ２０を覆うように酸化膜５０がフォ
トレジストでマスクされる。
更にマスクし、エッチングした状態が示されている。最
初に、マスクの端部を示すＭ２ラインまで延びるフォト
レジストでトレンチ２０を覆うように酸化膜５０がフォ
トレジストでマスクされる。
【００３０】層２４（図２）は、フォトレジストマスク
Ｍ２の開口部に対応しており、Ｍ２はＭ１よりもトレン
チに近いことが分かる。本実施例では、Ｍ２からＭ１ま
での距離は約０．７ミクロンである。続いて酸化膜５０
の露出部分にエッチングが行われ、Ｍ１及びＭ２のライ
ンによって規定される第１領域５２内のストップポリシ
リコン層４６の上でエッチングは停止する。このエッチ
ングによって第２領域５４（領域５２の近傍）において
も、酸化膜５０を通り、更にセルの誘電体層４０を通っ
てエッチングされ、フィールドシールドボリシリコン層
３８の上面で停止する。その後のフォトレジストが除去
された状態を図５に示してある。こうしてＭ２での第２
段部が、Ｍ１での第１段部とトレンチ２０の側部との間
に形成される。
Ｍ２の開口部に対応しており、Ｍ２はＭ１よりもトレン
チに近いことが分かる。本実施例では、Ｍ２からＭ１ま
での距離は約０．７ミクロンである。続いて酸化膜５０
の露出部分にエッチングが行われ、Ｍ１及びＭ２のライ
ンによって規定される第１領域５２内のストップポリシ
リコン層４６の上でエッチングは停止する。このエッチ
ングによって第２領域５４（領域５２の近傍）において
も、酸化膜５０を通り、更にセルの誘電体層４０を通っ
てエッチングされ、フィールドシールドボリシリコン層
３８の上面で停止する。その後のフォトレジストが除去
された状態を図５に示してある。こうしてＭ２での第２
段部が、Ｍ１での第１段部とトレンチ２０の側部との間
に形成される。
【００３１】次の作業は異方性プラズマポリシリコンエ
ッチングであり、本実施例では２つの異なるポリシリコ
ンを同時にエッチングする。エッチングされる一方のポ
リシリコンは、Ｍ１ラインとＭ２ラインとの間で露出し
ているストップポリシリコン層４６であり、他方はＭ１
ラインの右側に露出しているフィールドシールドポリシ
リコン層３８である。このときフィールドシールド酸化
膜３６はまだシリコン基板３０の上表面３２を覆ってい
る。このエッチングは酸化膜４４及び３６において停止
する。
ッチングであり、本実施例では２つの異なるポリシリコ
ンを同時にエッチングする。エッチングされる一方のポ
リシリコンは、Ｍ１ラインとＭ２ラインとの間で露出し
ているストップポリシリコン層４６であり、他方はＭ１
ラインの右側に露出しているフィールドシールドポリシ
リコン層３８である。このときフィールドシールド酸化
膜３６はまだシリコン基板３０の上表面３２を覆ってい
る。このエッチングは酸化膜４４及び３６において停止
する。
【００３２】更に酸化膜（図示せず）を従来の手段によ
って構造全体にわたって０．２０ミクロン厚で堆積す
る。そして前段までの工程で露出している酸化膜４４，
３６は、シリコンに与える損傷の少ないエッチング法に
よってエッチングされ、一対のスペーサスティック５６
及び５８（図６）のみが、Ｍ１及びＭ２の位置の段部分
に残される。こうして各酸化物のスペーサスティック５
６，５８には、トレンチに最も近い部分、すなわちＭ２
及びＭ１それぞれに実質的に垂直側壁が形成される。こ
のようにして形成された構造は、使用した酸化物堆積の
種類に応じて再び高密度化処理が行われる。本実施例に
おいては、使用した酸化物が８００℃程度の高温で堆積
されるために高密度化処理を必要としない。こうして得
られる構造を図６に示す。
って構造全体にわたって０．２０ミクロン厚で堆積す
る。そして前段までの工程で露出している酸化膜４４，
３６は、シリコンに与える損傷の少ないエッチング法に
よってエッチングされ、一対のスペーサスティック５６
及び５８（図６）のみが、Ｍ１及びＭ２の位置の段部分
に残される。こうして各酸化物のスペーサスティック５
６，５８には、トレンチに最も近い部分、すなわちＭ２
及びＭ１それぞれに実質的に垂直側壁が形成される。こ
のようにして形成された構造は、使用した酸化物堆積の
種類に応じて再び高密度化処理が行われる。本実施例に
おいては、使用した酸化物が８００℃程度の高温で堆積
されるために高密度化処理を必要としない。こうして得
られる構造を図６に示す。
【００３３】フィールドシールド酸化膜３６はスペーサ
スティック５８の外側端部へと延びていることが分か
る。スティック５８の本体は、第１プレート３８，誘電
体４０，第２プレート４２の全ての外側端部を「第１の
段部」Ｍ１において合し、これらを絶縁する。同様に、
ストップ酸化膜４４はスペーサスティック５６の外側端
部へと延び、スペーサスティック５６の本体は「第２の
段部」Ｍ２においてストップポリシリコン層４６及び酸
化膜５０を合し、これらを絶縁する。第１及び第２の段
部間では第２のプレート４２の水平に延びた部分が露出
しているが、この構造の他の部分は基板３０を除いて酸
化膜によって覆われている。
スティック５８の外側端部へと延びていることが分か
る。スティック５８の本体は、第１プレート３８，誘電
体４０，第２プレート４２の全ての外側端部を「第１の
段部」Ｍ１において合し、これらを絶縁する。同様に、
ストップ酸化膜４４はスペーサスティック５６の外側端
部へと延び、スペーサスティック５６の本体は「第２の
段部」Ｍ２においてストップポリシリコン層４６及び酸
化膜５０を合し、これらを絶縁する。第１及び第２の段
部間では第２のプレート４２の水平に延びた部分が露出
しているが、この構造の他の部分は基板３０を除いて酸
化膜によって覆われている。
【００３４】図７では、ゲート酸化膜６０が、露出した
シリコン上に２０ｎｍ膜厚で成長、若しくは形成され
る。次に、ゲートポリシリコン層６２が約０．２ミクロ
ン膜厚で表面全体にわたって堆積される。そしてゲート
ポリ酸化膜６４がゲートポリシリコン層６２の上全体に
約０．２ミクロン膜厚で堆積される。本実施例では、こ
の構造はドライ酸素化雰囲気中で９２０℃で１０分間高
密度化処理がなされる。
シリコン上に２０ｎｍ膜厚で成長、若しくは形成され
る。次に、ゲートポリシリコン層６２が約０．２ミクロ
ン膜厚で表面全体にわたって堆積される。そしてゲート
ポリ酸化膜６４がゲートポリシリコン層６２の上全体に
約０．２ミクロン膜厚で堆積される。本実施例では、こ
の構造はドライ酸素化雰囲気中で９２０℃で１０分間高
密度化処理がなされる。
【００３５】こうして形成された構造は、フォトレジス
トによってマスクされ、エッチングされる。最初にゲー
トポリ酸化膜６４をエッチングし、ポリシリコン層６２
上でエッチングを停止して、フォトレジストを除去した
後、ゲートポリシリコン層６２をエッチングし、ゲート
酸化膜６０及びフィールド酸化膜５０上において停止す
る。
トによってマスクされ、エッチングされる。最初にゲー
トポリ酸化膜６４をエッチングし、ポリシリコン層６２
上でエッチングを停止して、フォトレジストを除去した
後、ゲートポリシリコン層６２をエッチングし、ゲート
酸化膜６０及びフィールド酸化膜５０上において停止す
る。
【００３６】次に、５０ｎｍの第１のスペーサ酸化膜
（図示せず）をこの構造の全面に堆積させる。こうして
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領
域６６がマスキングによって形成される。本実施例のＬ
ＤＤ領域６６は、第１のスペーサ酸化膜を通して約１×
１０１４／ｃｍ２のドーズ量と６０ＫｅＶのエネルギー
でリンを注入することによってＮ＋となるようにドープ
された領域である。そして第２のスペーサ酸化膜（図示
せず）を、約０．１ミクロンの膜厚で堆積させる。両ス
ペーサ酸化膜は、図７に示すようにスティック６８，７
０の部分を残して異方性エッチングがされる。
（図示せず）をこの構造の全面に堆積させる。こうして
ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領
域６６がマスキングによって形成される。本実施例のＬ
ＤＤ領域６６は、第１のスペーサ酸化膜を通して約１×
１０１４／ｃｍ２のドーズ量と６０ＫｅＶのエネルギー
でリンを注入することによってＮ＋となるようにドープ
された領域である。そして第２のスペーサ酸化膜（図示
せず）を、約０．１ミクロンの膜厚で堆積させる。両ス
ペーサ酸化膜は、図７に示すようにスティック６８，７
０の部分を残して異方性エッチングがされる。
【００３７】この段階のプロセスで、側壁（Ｍ１及びＭ
２における段部に面する）を絶縁したゲート電極が形成
される。ゲート電極と段部との間は基板３０が露出する
上表面であり、この表面にＬＤＤの注入が行われる。ｎ
チャネルトランジスタ及びｐチャネルトランジスタのソ
ース・ドレイン領域は、従来より周知の方法によって別
領域に形成される。
２における段部に面する）を絶縁したゲート電極が形成
される。ゲート電極と段部との間は基板３０が露出する
上表面であり、この表面にＬＤＤの注入が行われる。ｎ
チャネルトランジスタ及びｐチャネルトランジスタのソ
ース・ドレイン領域は、従来より周知の方法によって別
領域に形成される。
【００３８】図８では、次に２０ｎｍ厚のチタン層が図
７に示す構造の全面に堆積される。そしてチタン窒化膜
７２はシリコンでない領域を覆うように形成してもよ
く、一方、チタンがポリシリコン層４２又は基板３０に
接触しているチタン窒化膜７２の下にチタンシリサイド
層７４が形成される。そしてこの構造の上に５０ｎｍ厚
のチタン窒化膜層をスパッタ法により被着させる。さら
に化学的気相成長法（ＣＶＤ法）によりマスク用のシリ
コン窒化膜（Ｓｉ３Ｎ４）を５０ｎｍの膜厚に堆積す
る。
７に示す構造の全面に堆積される。そしてチタン窒化膜
７２はシリコンでない領域を覆うように形成してもよ
く、一方、チタンがポリシリコン層４２又は基板３０に
接触しているチタン窒化膜７２の下にチタンシリサイド
層７４が形成される。そしてこの構造の上に５０ｎｍ厚
のチタン窒化膜層をスパッタ法により被着させる。さら
に化学的気相成長法（ＣＶＤ法）によりマスク用のシリ
コン窒化膜（Ｓｉ３Ｎ４）を５０ｎｍの膜厚に堆積す
る。
【００３９】この構造は符号７２（図８）の範囲に対応
する領域２６（図２）を覆うフォトレジストによってマ
スクされる。次に、シリコン窒化膜の露出した領域をド
ライ等方性プラズマエッチングによってエッチングし、
下層のチタン窒化膜の上で停止する。次にフォトレジス
ト膜を除去した後、シリコン窒化膜をマスクとしてチタ
ン窒化膜の露出した領域をエッチングし、チタンシリサ
イド層７４の上で停止する。
する領域２６（図２）を覆うフォトレジストによってマ
スクされる。次に、シリコン窒化膜の露出した領域をド
ライ等方性プラズマエッチングによってエッチングし、
下層のチタン窒化膜の上で停止する。次にフォトレジス
ト膜を除去した後、シリコン窒化膜をマスクとしてチタ
ン窒化膜の露出した領域をエッチングし、チタンシリサ
イド層７４の上で停止する。
【００４０】本発明の実施例に基づいてメモリセルを形
成するど、スティック５６，５８，６８，７０を有する
ことによって、コンタクト／バリア層若しくはチタン窒
化膜の領域（導電性である）が別の導電層、（特にグラ
ンドに固定されているフィールドシールド層及びワード
線１８であるゲートポリシリコン層６２など）と接触す
ること、すなわち電気的に接続されることを防止でき
る。しかし、チタンシリサイド及びチタン窒化膜は、第
２のキャパシタプレート４２（２つの段部間で露出して
いる）をソース／ドレイン領域６６に結合するように作
用する。これは、上部キャパシタプレートがパストラン
ジスタ１４のソース／ドレインと結合している図１に対
応している。
成するど、スティック５６，５８，６８，７０を有する
ことによって、コンタクト／バリア層若しくはチタン窒
化膜の領域（導電性である）が別の導電層、（特にグラ
ンドに固定されているフィールドシールド層及びワード
線１８であるゲートポリシリコン層６２など）と接触す
ること、すなわち電気的に接続されることを防止でき
る。しかし、チタンシリサイド及びチタン窒化膜は、第
２のキャパシタプレート４２（２つの段部間で露出して
いる）をソース／ドレイン領域６６に結合するように作
用する。これは、上部キャパシタプレートがパストラン
ジスタ１４のソース／ドレインと結合している図１に対
応している。
【００４１】従って、コンタクト／バリア層はコンタク
トウインドをエッチングすることなく堆積することがで
き、段部内に形成した保護膜を絶縁スティックと組み合
わせることによって、セルフアライン式コンタクト層が
形成される。
トウインドをエッチングすることなく堆積することがで
き、段部内に形成した保護膜を絶縁スティックと組み合
わせることによって、セルフアライン式コンタクト層が
形成される。
【００４２】次に窒化膜が約０．０３ミクロンの深さで
堆積される。そして通常行われるように、ＢＰＳＧ層７
６（図９）を全構造にわたって約０．６ミクロンの膜厚
に堆積してもよい。こうしてビット線１６が周知の方法
で形成される。
堆積される。そして通常行われるように、ＢＰＳＧ層７
６（図９）を全構造にわたって約０．６ミクロンの膜厚
に堆積してもよい。こうしてビット線１６が周知の方法
で形成される。
【００４３】図９は、本発明の実施例に基づいて形成し
たメモリセル１０を３次元的に展開した状態を示してい
る。トレンチ２０及び下方の層は左側に示し、パストラ
ンジスタ１４及び上方の層は右側に示してある。この図
の右側に示した種々の層は左側に示した層の上に適合す
ることが理解される。
たメモリセル１０を３次元的に展開した状態を示してい
る。トレンチ２０及び下方の層は左側に示し、パストラ
ンジスタ１４及び上方の層は右側に示してある。この図
の右側に示した種々の層は左側に示した層の上に適合す
ることが理解される。
【００４４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、特に請求項２または４の構成において、コンタク
ト／バリア層をコンタクトウインドをエッチングするこ
とになく堆積することができ、キャパシタとパストラン
ジスタとの接続が容易になり、エッチング工程を少なく
するとともに高精度のアライメントを必要とせずにトレ
ンチキャパシタを形成できる。
れば、特に請求項２または４の構成において、コンタク
ト／バリア層をコンタクトウインドをエッチングするこ
とになく堆積することができ、キャパシタとパストラン
ジスタとの接続が容易になり、エッチング工程を少なく
するとともに高精度のアライメントを必要とせずにトレ
ンチキャパシタを形成できる。
【００４５】また、請求項１または３の発明によれば、
トレンチ内部のフィールドシールド層の形成はメモリキ
ャパシタを基板から分離しているため隣接したメモリセ
ル間のリーク電流を防止できる。また、第１プレートを
一定電位に維持しているためゲートを有するダイオード
効果の障害を取り除くことができ、キャパシタの電気的
絶縁を良好とした。この結果、基板に大量のドーピング
も必要としない。
トレンチ内部のフィールドシールド層の形成はメモリキ
ャパシタを基板から分離しているため隣接したメモリセ
ル間のリーク電流を防止できる。また、第１プレートを
一定電位に維持しているためゲートを有するダイオード
効果の障害を取り除くことができ、キャパシタの電気的
絶縁を良好とした。この結果、基板に大量のドーピング
も必要としない。
【図面の簡単な説明】
【図１】代表的なＤＲＡＭメモリセルの等価回路図であ
る。
る。
【図２】本発明の実施例に係るメモリセル領域の平面図
である。
である。
【図３】本発明の実施例に係る、形成途中のトレンチの
上部断面図である。
上部断面図である。
【図４】層がエッチングされ、さらに追加の層が形成さ
れた状態を示す、図３に続く工程のトレンチを示す断面
図である。
れた状態を示す、図３に続く工程のトレンチを示す断面
図である。
【図５】図４に続く工程のトレンチを示す断面図であ
る。
る。
【図６】本発明に使用する絶縁性ステイックの位置を示
す、図５に続く工程のトレンチを示す断面図である。
す、図５に続く工程のトレンチを示す断面図である。
【図７】パストランジスタの構造および本発明に基づく
トレンチキャパシタのメモリセルの部分を示す断面図で
ある。
トレンチキャパシタのメモリセルの部分を示す断面図で
ある。
【図８】本発明に基づいて構成されたトレンチキャパシ
タのメモリセルの完成断面図である。
タのメモリセルの完成断面図である。
【図９】本発明の実施例に基づいて形成したメモリセル
を三次元的に展開した状態を示す図である。
を三次元的に展開した状態を示す図である。
【符号の説明】 １０ メモリセル １２ キャパシタ １４ パストランジスタ １８ ワード線 ２０ トレンチ ２２ セルキャパシタ形成部 ２４ 開口部 ２６ 導電層 ３０ 基板 ３２ 上表面 ３４ 壁 ３６ フィールドシールド酸化膜 ３８ 第１プレート層 ４０ 誘電体層 ４２ 第２プレート層 ４４ ストップ酸化膜 ４６ ストップポリシリコン層 ４８ 第１の段部分 ５０ 酸化膜 ５２ 第１領域 ５４ 第２領域 ５６，５８ スペーサスティック ６０ ゲート酸化膜 ６２ ゲートポリシリコン層 ６４ ゲートポリ酸化膜 ６６ ソース／ドレイン領域 ６８，７０ スティック ７２ チタン窒化膜 ７４ チタンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダグラス バトラー アメリカ合衆国 コロラド 80919 コロ ラド スプリングス デルモニコ ドライ ブ 7335
Claims (34)
- 【請求項１】 基板上の集積回路用トレンチキャパシタ
であって、 該キャパシタが、一対の対向側壁と底部を備えたトレン
チと、前記側壁の間に設けられた定電位電源と電気的に
接続される第１プレート層と、前記側壁と第１プレート
層との間に配置され前記第１プレート層を前記基板から
絶縁する絶縁膜と、前記側壁の間に設けられる誘電体層
および第２プレート層とを有し、 前記第１プレート層が、前記側壁と誘電体層との間に配
置され、前記誘電体層と第１プレート層が、前記側壁と
第２プレート層との間に配置され、前記第２プレート層
は、データを表す可変電位に結合されてキャパシタに情
報を蓄積するようになっており、前記第１プレート層，
誘電体層および第２プレート層が、前記基板と側壁から
絶縁されたトレンチ内にキャパシタを形成するようにし
たことを特徴とするトレンチキャパシタ。 - 【請求項２】 前記第１プレート層および前記第２プレ
ート層の各層が、ポリシリコンからなることを特徴とす
る請求項１のトレンチキャパシタ。 - 【請求項３】 前記第１プレート層が基準電位と結合し
たフィールドシールド層からなることを特徴とする請求
項１のトレンチキャパシタ。 - 【請求項４】 前記誘電体層が酸化した窒化シリコン膜
からなることを特徴とする請求項１のトレンチキャパシ
タ。 - 【請求項５】 前記全ての層が前記トレンチ空間部に埋
まることを特徴とする請求項１のトレンチキャパシタ。 - 【請求項６】 前記全ての層が形成された後、前記トレ
ンチの残留空間部を埋めるプラグをさらに含むことを特
徴とする請求項１のトレンチキャパシタ。 - 【請求項７】 前記プラグがポリシリコンからなること
を特徴とする請求項６のトレンチキャパシタ。 - 【請求項８】 前記プラグが二酸化シリコンからなるこ
とを特徴とする請求項６のトレンチキャパシタ。 - 【請求項９】 前記第２プレート層と同様に形作られ、
かつこの上に配置される１つ以上の保護膜を含み、該保
護膜は、前記トレンチキャパシタのプロセス中にパスト
ランジスタのソース／ドレインと前記トレンチキャパシ
タとの接続を容易にするために使用されることを特徴と
する請求項１のトレンチキャパシタ。 - 【請求項１０】 前記第１プレート層，誘電体層および
第２プレート層の各層が、トレンチ内に配置されトレン
チの側壁間で平行にほぼ平坦な部分をそれぞれ備えてい
ることを特徴とする請求項１のトレンチキャパシタの構
造。 - 【請求項１１】 前記第１プレート層，誘電体層および
第２プレート層の各層が、トレンチ内に配置されトレン
チの側壁間で平行にほぼ平坦な部分をそれぞれ左右両側
に備え、左側部分は右側部分に対しトレンチ内で平行に
なっていることを特徴とする請求項10のトレンチキャパ
シタの構造。 - 【請求項１２】 前記第１プレート層，誘電体層および
第２プレート層の各層が、それぞれ上部および下部の部
分を有し、上部部分は前記基板の上表面の上方に配置さ
れほぼ平行に延びており、下部部分は上部部分からトレ
ンチ内に垂れ下がっていることを特徴とする請求項10の
トレンチキャパシタの構造。 - 【請求項１３】対向する平行な側壁を有するトレンチを
基板内に形成し、 前記トレンチ内に前記絶縁膜を設け、 前記トレンチの側壁にほぼ平行でかつ側壁間に前記絶縁
膜を覆って配置した第１プレート層を設け、 前記第プレート層を基準電位と結合し、 前記トレンチの側壁にほぼ平行でかつ側壁に前記第１プ
レート層を覆って配置した前記誘電体層を設け、さらに
前記トレンチの側壁にほぼ平行でかつ側壁間に前記誘電
体層を覆って配置した第２プレート層を設ける各工程を
含み、 前記第１プレート層，誘電体層および第２プレート層
が、前記基板とトレンチの側壁から絶縁されたトレンチ
内にキャパシタを形成するようにした、基板上における
集積回路メモリセルの形成方法。 - 【請求項１４】 前記全ての層が設けられた後、前記ト
レンチの残留空間部を埋める工程を更に含むことを特徴
とする請求項13の方法。 - 【請求項１５】 前記第２プレート層を覆う１つ以上の
保護膜を設け、その後前記保護膜をトレンチの外側の位
置に移し、そこで前記第２プレート層を露出させ、さら
に前記位置で第２プレート層への電気的接触を作る工程
を更に含むことを特徴とする請求項13の方法。 - 【請求項１６】 前記プレート層と誘電体層を形成する
工程が、前記層の各々に対してそれぞれ左右両側にほぼ
平坦な部分をトレンチの側壁間に平行に配置する工程を
含み、左側部分はトレンチ内で右側部分と平行になって
いることを特徴とする請求項13の方法。 - 【請求項１７】 前記層を形成する工程が、前記第１プ
レート層，誘電体層および第２プレート層の各層に対し
てそれぞれ上部および下部の部分を形成する工程を含
み、上部部分は基板の上表面にほぼ平行に延びかつ上方
に配置されており、下部部分は上部部分からトレンチ内
に垂れ下がっていることを特徴とする請求項16の方法。 - 【請求項１８】 上表面を有する基板と、前記基板内に
設けられ一対の離間した対向平面を有して前記基板の上
表面の下方に位置した平行側壁を含むトレンチと、前記
トレンチから絶縁されてはいるがこのトレンチ中に形成
されて前記トレンチの側壁に平行でかつその間に配置さ
れたほぼ平坦な第１プレート層を含むキャパシタと、前
記第１プレート層を覆いかつこれとほぼ平行に前記側壁
間に配置されたほぼ平坦な誘電体層と、前記側壁間に平
行に配置されかつ前記誘電体層を覆うほぼ平坦な第２プ
レート層と、前記トレンチに隣接して形成された導電領
域を有するパストランジスタと、前記トレンチの外側に
配置された接続層とを備え、 前記第２プレート層が前記接続層により電気的に前記パ
ストランジスタの導電領域に連結されていることを特徴
とするダイナミック・ランダムアクセス・メモリ（ＤＲ
ＡＭ）集積回路用メモリセル。 - 【請求項１９】 前記第１，２のプレート層がポリシリ
コンからなることを特徴とする請求項18のメモリセル。 - 【請求項２０】 前記第１プレート層が基準電位と連結
したフィールドシールド層からなることを特徴とする請
求項18のメモリセル。 - 【請求項２１】 前記誘電体層が酸化した窒化シリコン
膜からなることを特徴とする請求項18のメモリセル。 - 【請求項２２】 前記全ての層が形成された後、前記ト
レンチの残留空間部を埋めるプラグをさらに含むことを
特徴とする請求項18のメモリセル。 - 【請求項２３】 前記プラグがポリシリコンからなるこ
とを特徴とする請求項22のメモリセル。 - 【請求項２４】 前記プラグが二酸化シリコンからなる
ことを特徴とする請求項22のメモリセル。 - 【請求項２５】 前記第２プレート層と同様に形作ら
れ、かつこの上に配置される１つ以上の保護膜を含み、
この保護膜は、前記トレンチキャパシタのプロセス中に
前記トレンチキャパシタとパストランジスタとの接続を
容易にするために使用されることを特徴とする請求項18
のメモリセル。 - 【請求項２６】 前記保護膜は、ポリシリコン層と酸化
シリコン膜からなることを特徴とする請求項25のメモリ
セル。 - 【請求項２７】 前記接続層は、前記第２プレート層を
前記パストランジスタ部分に連結する窒化チタン膜から
なることを特徴とする請求項25のメモリセル。 - 【請求項２８】 前記接続層の下方に配置されたチタン
シリサイド（TiSi2)領域を更に含むことを特徴とする請
求項27のメモリセル。 - 【請求項２９】上表面を有する基板内に設けられ、前記
上表面から下方に下がる一対の対向したほぼ平坦な平行
側壁を有するトレンチを形成し、 前記トレンチの側壁上に絶縁膜を形成し、 誘電体層により分離したキャパシタ用として第１，２の
プレート層を形成し、該プレート層が前記絶縁膜により
トレンチの側壁から絶縁され、前記プレート層と誘電体
層の各層はトレンチ内にそれぞれ垂直部分とトレンチの
外側にそれぞれ水平部分を有し、さらにこの垂直部分が
水平部分から垂直下方に下がっており、 前記垂直部分は、ほぼ平坦で前記トレンチの側壁に平行
でかつその間に配置され、 前記水平部分は、ほぼ平坦で前記基板の上表面に平行で
かつその上方に配置され、 前記トレンチに隣接するソース／ドレイン領域とゲート
電極とを備えるパストランジスタを形成し、 前記トレンチとパストランジスタのゲート電極との間に
位置する前記第２プレート層における水平部分の上表面
を露出させ、 この露出した上表面を前記ソース／ドレイン領域に連結
する導電領域を形成する、 各工程とを具備してなるトレンチキャパシタとこれに関
連したパストランジスタを有するＤＲＡＭセルの形成方
法。 - 【請求項３０】上表面を有する基板内に設けられ、前記
上表面から下方に下がる一対の対向したほぼ平坦な平行
側壁を有するトレンチと、 前記基板の上表面を覆い、かつトレンチ内に延びて前記
トレンチの内壁を覆う絶縁膜と、 第１プレート層，誘電体層および第２プレート層である
３つの同等形状の層を有し、各層が上部および下部の部
分を備えるキャパシタとを含み、 前記上部部分は、前記基板の上表面の上方かつそれとほ
ぼ平行に延びて前記下部部分に連続して接続され、 前記下部部分は、上部部分から垂れ下がってトレンチ内
に延びかつ互いにほぼ平坦で平行になって前記トレンチ
の側壁間に完全に配置され、 前記第１プレート層は、前記絶縁膜に隣接して配置さ
れ、しかも定電位電源と電気的に連結されるフィールド
シールド層であり、 前記誘電体層は、前記第１および第２プレートの層間に
位置され、 前記第２プレート層は、前記トレンチの外側に上表面を
有し、 導電材料の層がトレンチの外側の前記第２プレート層の
上表面と連結されていることを特徴とする、上表面を有
する基板上の集積回路ＤＲＡＭ用トレンチキャパシタ。 - 【請求項３１】 上部および下部の部分を有し、前記第
２プレート層上に位置し、前記第１プレート層のエッジ
ング特性と同等の特性を有した第２保護膜を備える保護
的な誘電体層を更に含んでいることを特徴とする請求項
30のトレンチキャパシタ。 - 【請求項３２】 前記第１プレート層がフィールドシー
ルド層を含み、前記誘電体層と第２プレート層が前記第
１プレート層と同等の形状であることを特徴とする請求
項１のトレンチキャパシタ。 - 【請求項３３】 前記第１，第２プレート層および誘電
体層の全てがトレンチから基板の上表面上へ配置されて
いることを特徴とする請求項32のトレンチキャパシタ。 - 【請求項３４】 前記第１プレート層，誘電体層および
第２プレート層の各層が、それぞれ上部および下部の部
分を有し、全ての上部部分は前記基板の上表面にほぼ平
行でかつ上方に延びており、下部部分は上部部分からト
レンチ内に垂れ下がっており、 前記パストランジスタが基板の上表面上に配置されるゲ
ート電極を含み、前記パストランジスタの導電領域が前
記ゲート電極とトレンチの間に位置するソース／ドレイ
ン領域であることを特徴とする請求項18のメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US542573 | 1990-06-22 | ||
| US07/542,573 US5075817A (en) | 1990-06-22 | 1990-06-22 | Trench capacitor for large scale integrated memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595091A true JPH0595091A (ja) | 1993-04-16 |
| JPH07114262B2 JPH07114262B2 (ja) | 1995-12-06 |
Family
ID=24164396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3177324A Expired - Lifetime JPH07114262B2 (ja) | 1990-06-22 | 1991-06-21 | 集積回路メモリ用トレンチキャパシタ及びこれを用いたメモリセルの形成方法 |
Country Status (3)
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| JP (1) | JPH07114262B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| US5608246A (en) * | 1994-02-10 | 1997-03-04 | Ramtron International Corporation | Integration of high value capacitor with ferroelectric memory |
| US5693971A (en) * | 1994-07-14 | 1997-12-02 | Micron Technology, Inc. | Combined trench and field isolation structure for semiconductor devices |
| US6211008B1 (en) * | 2000-03-17 | 2001-04-03 | Chartered Semiconductor Manufacturing, Ltd. | Method for forming high-density high-capacity capacitor |
| US6509226B1 (en) * | 2000-09-27 | 2003-01-21 | International Business Machines Corporation | Process for protecting array top oxide |
| DE10208787B4 (de) * | 2002-02-28 | 2007-04-26 | Infineon Technologies Ag | Verfahren zum Füllen von teilweise bauchigen tiefen Gräben oder tiefen Gräben mit einer Flankensteilheit von 90° oder größer und dieses verwendende Verfahren zur Herstellung von MOS-Feldeffekttransistoren und IGBTs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4123300A (en) * | 1977-05-02 | 1978-10-31 | International Business Machines Corporation | Integrated circuit process utilizing lift-off techniques |
| JPS55153368A (en) * | 1979-05-18 | 1980-11-29 | Fujitsu Ltd | Semiconductor memory device |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| US4688063A (en) * | 1984-06-29 | 1987-08-18 | International Business Machines Corporation | Dynamic ram cell with MOS trench capacitor in CMOS |
| US4721987A (en) * | 1984-07-03 | 1988-01-26 | Texas Instruments Incorporated | Trench capacitor process for high density dynamic RAM |
| US4804636A (en) * | 1985-05-01 | 1989-02-14 | Texas Instruments Incorporated | Process for making integrated circuits having titanium nitride triple interconnect |
| US4704705A (en) * | 1985-07-19 | 1987-11-03 | Texas Instruments Incorporated | Two transistor DRAM cell and array |
| EP0236089B1 (en) * | 1986-03-03 | 1992-08-05 | Fujitsu Limited | Dynamic random access memory having trench capacitor |
| JPS6372150A (ja) * | 1986-09-16 | 1988-04-01 | Matsushita Electronics Corp | ダイナミツクｒａｍ |
| JPS6427252A (en) * | 1987-04-13 | 1989-01-30 | Nec Corp | Semiconductor storage device |
-
1990
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-
1991
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- 1991-06-21 JP JP3177324A patent/JPH07114262B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750241B2 (en) | 2005-04-28 | 2010-07-06 | Autonetworks Technologies, Ltd. | Distributive conductor |
Also Published As
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| EP0465888A1 (en) | 1992-01-15 |
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