JPH0595372A - アクセスチエツク回路 - Google Patents

Abstract

(57)【要約】 【目的】パケット交換に入力するパケット又は出力する
パケットに対して転送が許されるか否かをチェックす
る。 【構成】あらかじ転送の許される送信元アドレスと宛先
アドレスとを連想メモリ回路４に設定する。アドレス抽
出回路２はパケットの中から送信元アドレスと宛先アド
レスとを抽出して比較制御回路３に与える。比較制御回
路３は連想メモリ回路４にこの２つのアドレスを比較デ
ータとして与えてから一致の有無をチェックする。連想
メモリ回路４が一致を示す信号を出力したならば、その
パケットは許可されたアドレスを有することになる。比
較制御回路３は許可信号１２によりそれをゲート回路５
に通知する。パケットはゲート回路５を経由してパケッ
トスイッチ７へ入力される。パケットスイッチ７からの
出力に対しても同様である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパケットデータ通信網に
おいてユーザから網に対するアクセスが許可されたもの
であるか否かをチェックするアクセスチェック回路に関
する。

【０００２】

【従来の技術】図３は従来のアクセスチェック回路の一
例を示すブロック図である。本従来例のアクセスチェッ
ク回路は通信回線１に接続される転送制御回路２０と、
パケットを一時的に蓄積するメモリ回路２１と、メモリ
回路２１上のパケットに対してアドレスチェックを行う
プロセッサ２２とから構成される。

【０００３】図３において、上り通信回線１から入力し
たパケットは転送制御回路２０によりメモリ回路２１上
に転送される。転送されたパケットはプロセッサ２２に
よりパケット内部の宛先アドレスが妥当であるか否かの
チェックが行われ、アクセスを許可された宛先アドレス
を有するパケットであれば、転送制御回路２０はメモリ
回路２１からパケットを読み出してパケットスイッチ７
への入力である入力線６へと出力される。パケットスイ
ッチ７は入力するパケットに対して、宛先アドスに対応
してパケットのスイッチングを行って出力線８へパケッ
トを出力する。

【０００４】

【発明が解決しようとする課題】上述した従来のアクセ
スチェック回路では、パケットの有する宛先アドレスが
許可されたものであるか否かのチェックをプロセッサの
ソフトウェア処理により行っているので、通信回線のパ
ケット転送速度が高速となると、プロセッサによるソフ
トウェア処理が追いつかず、アクセスチェックが不可能
となる欠点がある。また、宛先アドレスのみについてア
クセスの許可か否かをチェックするので、パケット交換
機に対してパケットの送出を許可されないユーザから送
られたパケットについてアクセス違反を検出できないと
いう欠点があった。

【０００５】

【課題を解決するための手段】本発明のアクセスチェッ
ク回路は、宛先アドレスと送信元アドレスを含むパケッ
トが転送される複数の通信回線を収容して前記宛先アド
レスに対応してパケット毎の交換を行うパケット交換機
の前記通信回線上の前記パケットの前記アドレスが許可
されているか否かをチェックするアクセスチェック回路
であって、前記通信回線から入力する前記パケットに対
して許可された送信元アドレスおよび前記宛先アドレス
のそれぞれをあらかじめ記憶する第１の連想メモリ回路
と、前記第１の連想メモリ回路に前記通信回線を通過す
る前記パケットから前記送信元アドレスと宛先アドレス
とを抽出して与え前記連想メモリ回路による比較の結果
が許可された送信元アドレスおよび宛先アドレスの双方
で一致が得られた場合のみ前記パケットをパケットスイ
ッチへ出力する第１の制御手段とを備えている。

【０００６】また、上記のアクセスチェック回路に加え
て、前記パケットスイッチから出力されて前記通信回線
に出力されるべきパケットに対して出力を許可する送信
元アドレスおよび宛先アドレスを記憶する第２の連想メ
モリ回路と、前記パケットスイッチから出力された前記
パケットから前記送信元アドレスと宛先アドレスとを抽
出して前記第２の連想メモリ回路に与えて比較を行い前
記送信元アドレスおよび宛先アドレスの双方で一致が得
られた場合のみ前記パケットを前記通信回線へ出力する
第２の制御手段とを備えている。

【０００７】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のアクセスチェック回路の一実施例を
示すブロック図、図２は図１におけるアクセスチェック
動作を示す図で、（Ａ）はブロック図，（Ｂ）は同図
（Ａ）の信号のタイムチャートである。

【０００８】本実施例のアクセスチェック回路は、上り
通信回線１に対しては、アドレス抽出回路２，比較制御
回路３，連想メモリ回路４，ゲート回路５から構成され
る。また、下り通信回線１４に対しても同一番号を付与
した同一の構成要素からなるアクセスチェック回路があ
る。

【０００９】データの送り先を示す宛先アドレスと、デ
ータの送り元を示す送信元アドレスとをその内部に含む
パケットが上り通信回線１から流入する。アドレス抽出
回路２はパケット内の宛先アドレスと送信元アドレスを
識別して抽出し、比較制御回路３に接続されたパケット
アドレス信号９に順次出力する。送信元アドレスおよび
宛先アドレスを受信した比較制御回路３はアドレスの識
別子１５をそれぞれ付与した形式で連想メモリ回路４に
接続された比較信号１０に出力する。連想メモリ回路４
にはパケット転送に対して許可することのできる送信元
アドレスおよび宛先アドレスがあらかじめ内部に設定さ
れており、入力した比較信号１０と内部に設定されたア
ドレス群との比較照合動作を行い、一致の有無を示す一
致信号１１を比較結果として出力する。ここで連想メモ
リ回路４は順序回路とメモリの組み合わせにより構成さ
れ、少なくとも１つの有限個の記号列を書き込み登録す
ることが可能で、外部から逐次記号列単位で入力される
記号列と登録したすべての登録済み記号列とを比較照合
し、登録された記号列のうちのどれか１つ以上と一致が
とれた場合には、一致を表示する一致信号１１を出力す
る。上り通信回線１から入力したパケットが許可された
送信元からのパケットであり、更に許可された宛先に対
するパケットであれば、送信元アドレス，宛先アドレス
の双方の比較において一致が得られて一致信号１１に出
力される。比較制御回路３は一致信号１１が一致である
ことを示す値をとっている場合には、ゲート回路５に対
して許可信号１２を許可を示す値として出力する。ゲー
ト回路５は許可信号１２が許可を示す値であれば、入力
したパケットをそのままパケットスイッチ７の入力線６
に出力し、不許可を示す値であれば出力しない。

【００１０】パケットスイッチ７に入力されたパケット
は、パケットの有する宛先アドレスに対応するユーザに
転送されるようスイッチングを行う。パケットのスイッ
チングの実行後にパケットスイッチ７の出力線８から出
力されたパケットは、下り通信回線１４に対して設けら
れたアクセスチェック回路により再び送信元および宛先
アドレスのチェックが行われ、許可されたアドレスを有
するパケットであれば、ゲート回路５を経由して下り通
信回線１４に出力される。図１に示すようにアクセスチ
ェックのための回路は上り通信回線１に備えられた回路
と同様の動作を行う。

【００１１】次に、図２において、連想メモリ回路４の
内部には、それが設けられた通信回線上で転送が許可さ
れるパケットのアドレスが格納される。すなわち、通信
回線へのパケットの送出を許される複数のユーザのアド
レスが許可送信元アドレス群１６として設定される。個
々のアドレスは１ワードに１アドレスが設定され、その
アドレスが送信元アドレスであることを示す識別子１５
ａがワード方向のあらかじめ決められたビット位置に付
加されて設定されている。同様にその通信回線からの送
出を許可された宛先アドレスが宛先アドレスを示す値の
識別子１５ｂを付加されて、許可宛先アドレス群１７と
して設定されている。ここで、宛先アドレスは１つのユ
ーザのみを示す個別の宛先アドレスのみならず、複数の
ユーザからなるグループを１つのアドレスで表現したグ
ループアドレスであっても良い。パケット内にグループ
アドレスを付与して送出する場合は、パケットスイッチ
７内で複数のユーザに対応してパケットが複数になるよ
う複製されて出力されるのが前提である。

【００１２】比較制御回路３は図２（Ｂ）のタイムチャ
ートに示すように、比較信号１０上に送信元アドレスと
宛先アドレスを順次出力する。このとき送信元アドレス
と宛先アドレスの判別を可能とするために、比較信号１
０上に識別子を付加して出力する。識別子の値は連想メ
モリ回路４内に設定された識別子１５ａ，ｂの値と対応
するように出力する。識別子の値が異なれば、それに続
くアドレスが同一の値であっても一致は得られないか
ら、この識別子により送信元アドレスは許可送信元アド
レス群１６の中で照合が行われ、宛先アドレスは許可宛
先アドレス群１７の中で照合が行われることになる。

【００１３】連想メモリ回路４は送信元アドレス，宛先
アドレスのそれぞれについて照合動作を行い、その結果
を一致信号１１に出力する。送信元アドレス，宛先アド
レス共に許可されたアドレスであれば、それぞれで一致
が得られるからそれを判別できる。逆に不許可であれ
ば、一致が得られないから結果として図１に示したゲー
ト回路５に対する許可信号１２が出力されず、パケット
はパケットスイッチ７に入力されない。

【００１４】

【発明の効果】以上説明したように本発明のアクセスチ
ェック回路は、連想メモリ回路を利用することにより、
送信元アドレスと宛先アドレスの両方に対してアクセス
が許可されているかどうかをチェックすることができ
る。またアクセスのチェックがすべてハードウェア動作
により実現されているので、通信回線上を高速で流れる
パケットに対してチェックを行なうことが可能となる。
従って、ソフトウェアによりアクセスチェックを宛先ア
ドレスについてのみ行っていた従来のアクセスチェック
方法に比較して、より高速の回線に対してのチェックを
可能とし、更に不許可のアドレスを有するユーザのパケ
ット網へのアクセスを防止することができるという効果
を有する。

【図面の簡単な説明】

【図１】本発明のアクセスチェック回路の一実施例を示
すブロック図である。

【図２】図１におけるアクセスチェック動作を示す図で
ある。

【図３】従来のアクセスチェック回路の一例を示すブロ
ック図である。

【符号の説明】 １ 上り通信回線 ２ アドレス抽出回路 ３ 比較制御回路 ４ 連想メモリ回路 ５ ゲート回路 ６ 入力線 ７ パケットスイッチ ８ 出力線 ９ パケットアドレス信号 １０ 比較信号 １１ 一致信号 １２ 許可信号 １３ プロセッサインタフェース １４ 下り通信回線 １５ａ，１５ｂ 識別子 １６ 許可送信元アドレス群 １７ 許可宛先アドレス群 ２０ 転送制御回路 ２１ メモリ回路 ２２ プロセッサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 宛先アドレスと送信元アドレスを含むパ
   ケットが転送される複数の通信回線を収容して前記宛先
   アドレスに対応してパケット毎の交換を行うパケット交
   換機の前記通信回線上の前記パケットの前記アドレスが
   許可されているか否かをチェックするアクセスチェック
   回路であって、前記通信回線から入力する前記パケット
   に対して許可された送信元アドレスおよび前記宛先アド
   レスのそれぞれをあらかじめ記憶する第１の連想メモリ
   回路と、前記第１の連想メモリ回路に前記通信回線を通
   過する前記パケットから前記送信元アドレスと宛先アド
   レスとを抽出して与え前記連想メモリ回路による比較の
   結果が許可された送信元アドレスおよび宛先アドレスの
   双方で一致が得られた場合のみ前記パケットをパケット
   スイッチへ出力する第１の制御手段とを備えることを特
   徴とするアクセスチェック回路。
2. 【請求項２】 前記パケットスイッチから出力されて前
   記通信回線に出力されるべきパケットに対して出力を許
   可する送信元アドレスおよび宛先アドレスを記憶する第
   ２の連想メモリ回路と、前記パケットスイッチから出力
   された前記パケットから前記送信元アドレスと宛先アド
   レスとを抽出して前記第２の連想メモリ回路に与えて比
   較を行い前記送信元アドレスおよび宛先アドレスの双方
   で一致が得られた場合のみ前記パケットを前記通信回線
   へ出力する第２の制御手段とを備えることを特徴とする
   請求項１記載のアクセスチェック回路。