JPH059879B2 - - Google Patents
Info
- Publication number
- JPH059879B2 JPH059879B2 JP23180386A JP23180386A JPH059879B2 JP H059879 B2 JPH059879 B2 JP H059879B2 JP 23180386 A JP23180386 A JP 23180386A JP 23180386 A JP23180386 A JP 23180386A JP H059879 B2 JPH059879 B2 JP H059879B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- mos transistor
- column selection
- memory cell
- selection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体記憶装置に関するもので、
特にプログラム可能なリード・オンリー・メモリ
（ROM）の書き込み動作に係わる。
特にプログラム可能なリード・オンリー・メモリ
（ROM）の書き込み動作に係わる。
（従来の技術）
一般に、プログラマブル・リード・オンリー・
メモリ（PROM）は、例えば第６図に示すよう
に構成されている。第６図において、１１はメモ
リセルアレイで、このメモリセルアレイ１１はメ
モリセルとしてのフローテイングゲート型MOS
トランジスタ１２11〜１２mnがマトリツクス状
に配置されて構成される。上記フローテイングゲ
ート型MOSトランジスタ１２11〜１２mnの各コ
ントロールゲートにはそれぞれ、各行毎にロー信
号線１３1〜１３ｍが接続されるとともに、各ド
レインにはそれぞれ各列毎にカラム信号線１４1
〜１４ｎが接続され、各ソースには接地点が接続
される。上記ロー信号線１３1〜１３ｍにはロー
デコーダ１５の出力端が接続され、上記カラム信
号線１４1〜１４ｎにはカラム選択回路１６が接
続される。このカラム選択回路１６は、図示しな
いカラムデコーダのデコード出力A1〜Anで導通
制御されるカラム選択MOSトランジスタ１７1〜
１７ｎから成り、これらMOSトランジスタ１７1
〜１７ｎの一端にはそれぞれ上記カラム信号線１
４1〜１４ｎが接続され、他端は共通接続される。
この共通接続点には、読み出し（リード）用の
MOSトランジスタ１８と書き込み（プログラム）
用のMOSトランジスタ１９の一端がそれぞれ接
続される。上記リード用MOSトランジスタ１８
の他端には、センス回路２０の入力端が接続され
るとともに抵抗２１を介して電源Vccが接続され、
リードモード信号RMで導通制御される。一方、
上記プログラム用MOSトランジスタ１９の他端
には高電圧電源Vppが接続され、プログラム用ゲ
ート回路２２の出力で導通制御される。このプロ
グラム用ゲート回路２２は、動作電源がVppで出
力端が上記MOSトランジスタ１９のゲートに接
続されるバツフア回路２３と、出力端が上記バツ
フア回路２３の入力端に接続されプログラムモー
ド信号PMとプログラム用データの論理積を
取るアンドゲート２４とから構成される。
メモリ（PROM）は、例えば第６図に示すよう
に構成されている。第６図において、１１はメモ
リセルアレイで、このメモリセルアレイ１１はメ
モリセルとしてのフローテイングゲート型MOS
トランジスタ１２11〜１２mnがマトリツクス状
に配置されて構成される。上記フローテイングゲ
ート型MOSトランジスタ１２11〜１２mnの各コ
ントロールゲートにはそれぞれ、各行毎にロー信
号線１３1〜１３ｍが接続されるとともに、各ド
レインにはそれぞれ各列毎にカラム信号線１４1
〜１４ｎが接続され、各ソースには接地点が接続
される。上記ロー信号線１３1〜１３ｍにはロー
デコーダ１５の出力端が接続され、上記カラム信
号線１４1〜１４ｎにはカラム選択回路１６が接
続される。このカラム選択回路１６は、図示しな
いカラムデコーダのデコード出力A1〜Anで導通
制御されるカラム選択MOSトランジスタ１７1〜
１７ｎから成り、これらMOSトランジスタ１７1
〜１７ｎの一端にはそれぞれ上記カラム信号線１
４1〜１４ｎが接続され、他端は共通接続される。
この共通接続点には、読み出し（リード）用の
MOSトランジスタ１８と書き込み（プログラム）
用のMOSトランジスタ１９の一端がそれぞれ接
続される。上記リード用MOSトランジスタ１８
の他端には、センス回路２０の入力端が接続され
るとともに抵抗２１を介して電源Vccが接続され、
リードモード信号RMで導通制御される。一方、
上記プログラム用MOSトランジスタ１９の他端
には高電圧電源Vppが接続され、プログラム用ゲ
ート回路２２の出力で導通制御される。このプロ
グラム用ゲート回路２２は、動作電源がVppで出
力端が上記MOSトランジスタ１９のゲートに接
続されるバツフア回路２３と、出力端が上記バツ
フア回路２３の入力端に接続されプログラムモー
ド信号PMとプログラム用データの論理積を
取るアンドゲート２４とから構成される。
上記のような構成において、リードモード信号
RMが“１”レベル、プログラムモード信号PM
が“０”レベルの時には、MOSトランジスタ１
８がオン状態、MOSトランジスタ１９がオフ状
態となり、ローデコーダ１５とカラムデコーダと
によつて選択されたメモリセル１２ij（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）から読み出されたデータがセン
ス回路２０に供給される。そして、このセンス回
路２０で増幅が行なわれ、その出力端から読み出
しデータDoutを得る。
RMが“１”レベル、プログラムモード信号PM
が“０”レベルの時には、MOSトランジスタ１
８がオン状態、MOSトランジスタ１９がオフ状
態となり、ローデコーダ１５とカラムデコーダと
によつて選択されたメモリセル１２ij（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）から読み出されたデータがセン
ス回路２０に供給される。そして、このセンス回
路２０で増幅が行なわれ、その出力端から読み出
しデータDoutを得る。
これに対し、プログラムモード信号PMが
“１”レベル、リードモード信号RMが“０”レ
ベルの時には、MOSトランジスタ１８がオフ状
態となり、データが“１”の時にはアンドゲ
ート２４の出力が“１”レベルとなつてMOSト
ランジスタ１９がオン状態となる。これによつ
て、高電圧電源VppからMOSトランジスタ１９、
およびカラムデコーダによつて選択されてオン状
態にあるカラム選択MOSトランジスタ１７ｊ（ｊ
＝１〜ｎ）を介して高電圧がカラム信号線１４ｊ
に印加される。そして、上記ローデコーダ１５に
よつて選択された行とカラムデコーダによつて選
択された列の交点に位置するメモリセル１２ijに
レベル“０”が書き込まれる。一方、プログラム
モード信号PMが“１”レベル、リードモード信
号RMが“０”レベルで、データが“０”の
時には、アンドゲート２４の出力は“０”レベル
となり、MOSトランジスタ１９はオフ状態とな
る。この時、MOSトランジスタ１８もオフ状態
となつている。従つて、ローデコーダ１５とカラ
ムデコーダとによつて選択されたメモリセル１２
ijには高電圧は印加されずデータ“１”が書き込
まれる。
“１”レベル、リードモード信号RMが“０”レ
ベルの時には、MOSトランジスタ１８がオフ状
態となり、データが“１”の時にはアンドゲ
ート２４の出力が“１”レベルとなつてMOSト
ランジスタ１９がオン状態となる。これによつ
て、高電圧電源VppからMOSトランジスタ１９、
およびカラムデコーダによつて選択されてオン状
態にあるカラム選択MOSトランジスタ１７ｊ（ｊ
＝１〜ｎ）を介して高電圧がカラム信号線１４ｊ
に印加される。そして、上記ローデコーダ１５に
よつて選択された行とカラムデコーダによつて選
択された列の交点に位置するメモリセル１２ijに
レベル“０”が書き込まれる。一方、プログラム
モード信号PMが“１”レベル、リードモード信
号RMが“０”レベルで、データが“０”の
時には、アンドゲート２４の出力は“０”レベル
となり、MOSトランジスタ１９はオフ状態とな
る。この時、MOSトランジスタ１８もオフ状態
となつている。従つて、ローデコーダ１５とカラ
ムデコーダとによつて選択されたメモリセル１２
ijには高電圧は印加されずデータ“１”が書き込
まれる。
第７図は、上記第６図の回路において１個のメ
モリセルにプログラムを行なう場合に着目し、必
要なMOSトランジスタを抽出して示している。
PROMのメモリセル１２ijにデータ“０”をプロ
グラムする場合には次のようにして行なう。すな
わち、プログラム用MOSトランジスタ１９、カ
ラム選択MOSトランジスタ１７ｊ、およびメモ
リセル１２ijのゲート電位をVppレベル（21Vま
たは12.5V）に設定して各MOSトランジスタ１
９，１７ｊ，１２ijをオン状態に設定する。これ
によつて、プログラム用MOSトランジスタ１９
のドレインに接続されている高電圧電源Vppから
メモリセルとしてのフローテイングゲート型
MOSトランジスタ１２ijのソース（接地点GND）
へ向かつて電流Ｉが流れ、この電流Ｉによつて誘
起されたホツトキヤリア（電子）がメモリセル１
２ijのフローテイングゲートに注入される。この
状態がメモリセル１２ijにデータ“０”を書き込
んだ状態である。一方、プログラム用MOSトラ
ンジスタ１９のゲート電位をGNDレベルに設定
すると、カラム選択MOSトランジスタ１７ｊの
ゲート電位およびメモリセル１２ijのコントロー
ルゲート電位がVppレベルであつても、MOSトラ
ンジスタ１９がオフ状態となるため、高電圧電源
Vppからメモリセル１２ijへ電流は流れない。こ
の結果、メモリセル１２ijのフローテイングゲー
トには電子は注入されず、書き込みデータは
“１”となる。なお、以上の説明では、MOSトラ
ンジスタ１９，１７ｊ，１２ijは、いずれもＮチ
ヤネル型のMOS FETとして説明している。
モリセルにプログラムを行なう場合に着目し、必
要なMOSトランジスタを抽出して示している。
PROMのメモリセル１２ijにデータ“０”をプロ
グラムする場合には次のようにして行なう。すな
わち、プログラム用MOSトランジスタ１９、カ
ラム選択MOSトランジスタ１７ｊ、およびメモ
リセル１２ijのゲート電位をVppレベル（21Vま
たは12.5V）に設定して各MOSトランジスタ１
９，１７ｊ，１２ijをオン状態に設定する。これ
によつて、プログラム用MOSトランジスタ１９
のドレインに接続されている高電圧電源Vppから
メモリセルとしてのフローテイングゲート型
MOSトランジスタ１２ijのソース（接地点GND）
へ向かつて電流Ｉが流れ、この電流Ｉによつて誘
起されたホツトキヤリア（電子）がメモリセル１
２ijのフローテイングゲートに注入される。この
状態がメモリセル１２ijにデータ“０”を書き込
んだ状態である。一方、プログラム用MOSトラ
ンジスタ１９のゲート電位をGNDレベルに設定
すると、カラム選択MOSトランジスタ１７ｊの
ゲート電位およびメモリセル１２ijのコントロー
ルゲート電位がVppレベルであつても、MOSトラ
ンジスタ１９がオフ状態となるため、高電圧電源
Vppからメモリセル１２ijへ電流は流れない。こ
の結果、メモリセル１２ijのフローテイングゲー
トには電子は注入されず、書き込みデータは
“１”となる。なお、以上の説明では、MOSトラ
ンジスタ１９，１７ｊ，１２ijは、いずれもＮチ
ヤネル型のMOS FETとして説明している。
第８図は、上記第７図の回路をデータ“０”の
プログラム時の状態に書き直したものである。プ
ログラム用MOSトランジスタ１９のゲートおよ
びソースには高電圧Vppが印加されているものと
すると、このMOSトランジスタ１９はオン状態
にある。この時、MOSトランジスタ１９のドレ
イン電位VaはVppレベルまでは達せず、MOSト
ランジスタ１９がエンハンスメント型でそのスレ
ツシヨルド電圧をVTHNとすれば「Va≦Vpp−
VTHN」である。実際には、ドレイン電位Vaとサ
ブストレート電圧（GND）との間に電位差があ
るため、バツク・ゲート・バイアス効果により
MOSトランジスタ１９の見掛け上のスレツシヨ
ルド電圧が上昇し、ドレイン電位Vaは「Vpp−
VTHN」より低下する。また、カラム選択用MOS
トランジスタ１７ｊのドレイン電位Vbは、ほぼ
上記Vaに等しく、この結果メモリセル１２ijの
ソースにはVaなる電位が掛かることになる。こ
の際、高電圧電源Vppのレベルが充分に高い場合
にはプログラムに関しては特に問題はない。しか
し、近年は上記高電圧電源Vppのレベルを低下さ
せる方向に向かつている。これは、LSI内を高い
電位の信号線が走るとLSI内部の劣化を早めた
り、CMOS−LSIではラツチアツプの原因となつ
たりするためである。また、外部で高電圧を生成
する必要があるが、この高電圧の生成は難しいこ
とも一つの要因となつている。このように、高電
圧電源Vppのレベルを低下させると、低い電圧で
もメモリセル１２ijのソース，ドレイン間にホツ
トキヤリアを生じさせるに充分な電流を流す必要
が生ずる。このためには、上記カラム選択MOS
トランジスタ１７ｊのドレイン電位Vbをなるべ
くVppレベルに近付ける必要がある。しかし、上
述したようにプログラム用MOSトランジスタ１
９のスレツシヨルド電圧VTHN分の電位の低下は
避けられない。このため、メモリセル１２ijのソ
ース、ドレイン間の電流も減少し、メモリセルに
“０”を書き込む時の効率が悪い欠点がある。
プログラム時の状態に書き直したものである。プ
ログラム用MOSトランジスタ１９のゲートおよ
びソースには高電圧Vppが印加されているものと
すると、このMOSトランジスタ１９はオン状態
にある。この時、MOSトランジスタ１９のドレ
イン電位VaはVppレベルまでは達せず、MOSト
ランジスタ１９がエンハンスメント型でそのスレ
ツシヨルド電圧をVTHNとすれば「Va≦Vpp−
VTHN」である。実際には、ドレイン電位Vaとサ
ブストレート電圧（GND）との間に電位差があ
るため、バツク・ゲート・バイアス効果により
MOSトランジスタ１９の見掛け上のスレツシヨ
ルド電圧が上昇し、ドレイン電位Vaは「Vpp−
VTHN」より低下する。また、カラム選択用MOS
トランジスタ１７ｊのドレイン電位Vbは、ほぼ
上記Vaに等しく、この結果メモリセル１２ijの
ソースにはVaなる電位が掛かることになる。こ
の際、高電圧電源Vppのレベルが充分に高い場合
にはプログラムに関しては特に問題はない。しか
し、近年は上記高電圧電源Vppのレベルを低下さ
せる方向に向かつている。これは、LSI内を高い
電位の信号線が走るとLSI内部の劣化を早めた
り、CMOS−LSIではラツチアツプの原因となつ
たりするためである。また、外部で高電圧を生成
する必要があるが、この高電圧の生成は難しいこ
とも一つの要因となつている。このように、高電
圧電源Vppのレベルを低下させると、低い電圧で
もメモリセル１２ijのソース，ドレイン間にホツ
トキヤリアを生じさせるに充分な電流を流す必要
が生ずる。このためには、上記カラム選択MOS
トランジスタ１７ｊのドレイン電位Vbをなるべ
くVppレベルに近付ける必要がある。しかし、上
述したようにプログラム用MOSトランジスタ１
９のスレツシヨルド電圧VTHN分の電位の低下は
避けられない。このため、メモリセル１２ijのソ
ース、ドレイン間の電流も減少し、メモリセルに
“０”を書き込む時の効率が悪い欠点がある。
（発明が解決しようとする問題点）
上述したように、従来の半導体記憶装置
（PROM）では、プログラム用MOSトランジス
タのスレツシヨルド電圧分書き込み電圧が低下す
るため、メモリセルへのソース，ドレイン間電流
が減少してフローテイングゲートに電子を注入す
る時の効率が悪い欠点がある。
（PROM）では、プログラム用MOSトランジス
タのスレツシヨルド電圧分書き込み電圧が低下す
るため、メモリセルへのソース，ドレイン間電流
が減少してフローテイングゲートに電子を注入す
る時の効率が悪い欠点がある。
この発明は、上記のような事情に鑑みてなされ
たもので、その目的とするところは、書き込み電
圧が比較的低くてもメモリセルに充分な電流を供
給でき、フローテイングゲートに電子を注入する
時の効率を向上できる半導体記憶装置を提供する
ことである。
たもので、その目的とするところは、書き込み電
圧が比較的低くてもメモリセルに充分な電流を供
給でき、フローテイングゲートに電子を注入する
時の効率を向上できる半導体記憶装置を提供する
ことである。
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、プログラムモードを選択するた
めのMOSトランジスタとしてＰチヤネル型のも
のを設けるとともに、カラム選択回路としてリー
ドモード用とプログラム用の２種類の回路を設
け、リードモード用はＮチヤネル型MOSトラン
ジスタ、プログラムモード用はＰチヤネル型
MOSトランジスタで構成することにより、Ｎチ
ヤネル型MOSトランジスタのスレツシヨルド電
圧による書き込み電圧の低下を防止するようにし
ている。
達成するために、プログラムモードを選択するた
めのMOSトランジスタとしてＰチヤネル型のも
のを設けるとともに、カラム選択回路としてリー
ドモード用とプログラム用の２種類の回路を設
け、リードモード用はＮチヤネル型MOSトラン
ジスタ、プログラムモード用はＰチヤネル型
MOSトランジスタで構成することにより、Ｎチ
ヤネル型MOSトランジスタのスレツシヨルド電
圧による書き込み電圧の低下を防止するようにし
ている。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図において、前記第６図と同
一構成部分には同じ符号を付しており、メモリセ
ルアレイ１１はメモリセルとしてのフローテイン
グゲート型MOSトランジスタ１２11〜１２mnが
マトリツクス状に配置されて形成される。上記フ
ローテイングゲート型MOSトランジスタ１２11
〜１２mnの各コントロールゲートにはそれぞれ、
各行毎にロー信号線１３1〜１３ｍが接続される
とともに、各ドレインにはそれぞれ各列毎にカラ
ム信号線１４1〜１４ｎが接続され、各ソースに
は接地点が接続される。そして、上記ロー信号線
１３1〜１３ｍにはローデコーダ１５の出力端が
接続される。また、上記カラム信号線１４1〜１
４ｎには、読み出し用のカラム選択回路２５およ
び書き込み用のカラム選択回路２６がそれぞれ接
続される。上記読み出し用カラム選択回路２５
は、図示しない読み出し用カラムデコーダから出
力されるデコード信号A1〜Anで導通制御される
Ｎチヤネル型MOSトランジスタ（読み出しカラ
ム選択MOSトランジスタ）２７1〜２７ｎから成
り、これらMOSトランジスタ２７1〜２７ｎの一
端にはそれぞれ上記カラム信号線１４1〜１４ｎ
が接続され、他端は共通接続される。一方、上記
書き込み用カラム選択回路２６は、図示しない書
き込み用カラムデコーダのデコード信号1〜
で導通制御されるＰチヤネル型MOSトランジス
タ（書き込みカラム選択MOSトランジスタ）２
８1〜２８ｎから成り、これらMOSトランジスタ
２８1〜２８ｎの一端にはそれぞれ上記カラム信
号線１４1〜１４ｎが接続され、他端は共通接続
される。上記読み出しカラム選択MOSトランジ
スタ２６1〜２６ｎの他端側共通接続点には、読
み出し（リード）用のＮチヤネル型MOSトラン
ジスタ１８の一端が接続され、上記書き込み用カ
ラム選択MOSトランジスタ２８1〜２８ｎの他端
側共通接続点には、書き込み（プログラム）用の
Ｐチヤネル型MOSトランジスタ２９の一端がそ
れぞれ接続される。上記リード用MOSトランジ
スタ１８の他端には、センス回路２０の入力端が
接続されるとともに抵抗２１を介して電源Vccが
接続され、リードモード信号RMで導通制御され
る。一方、上記プログラム用MOSトランジスタ
２９の他端には高電圧電源Vppが接続され、この
MOSトランジスタ２９は動作電源がVppのバツフ
ア回路２３の出力で導通制御される。このバツフ
ア回路２３の入力端にはプログラムモード信号
PMとプログラム用データの論理積を取るナ
ンドゲート３０の出力端が接続される。
して説明する。第１図において、前記第６図と同
一構成部分には同じ符号を付しており、メモリセ
ルアレイ１１はメモリセルとしてのフローテイン
グゲート型MOSトランジスタ１２11〜１２mnが
マトリツクス状に配置されて形成される。上記フ
ローテイングゲート型MOSトランジスタ１２11
〜１２mnの各コントロールゲートにはそれぞれ、
各行毎にロー信号線１３1〜１３ｍが接続される
とともに、各ドレインにはそれぞれ各列毎にカラ
ム信号線１４1〜１４ｎが接続され、各ソースに
は接地点が接続される。そして、上記ロー信号線
１３1〜１３ｍにはローデコーダ１５の出力端が
接続される。また、上記カラム信号線１４1〜１
４ｎには、読み出し用のカラム選択回路２５およ
び書き込み用のカラム選択回路２６がそれぞれ接
続される。上記読み出し用カラム選択回路２５
は、図示しない読み出し用カラムデコーダから出
力されるデコード信号A1〜Anで導通制御される
Ｎチヤネル型MOSトランジスタ（読み出しカラ
ム選択MOSトランジスタ）２７1〜２７ｎから成
り、これらMOSトランジスタ２７1〜２７ｎの一
端にはそれぞれ上記カラム信号線１４1〜１４ｎ
が接続され、他端は共通接続される。一方、上記
書き込み用カラム選択回路２６は、図示しない書
き込み用カラムデコーダのデコード信号1〜
で導通制御されるＰチヤネル型MOSトランジス
タ（書き込みカラム選択MOSトランジスタ）２
８1〜２８ｎから成り、これらMOSトランジスタ
２８1〜２８ｎの一端にはそれぞれ上記カラム信
号線１４1〜１４ｎが接続され、他端は共通接続
される。上記読み出しカラム選択MOSトランジ
スタ２６1〜２６ｎの他端側共通接続点には、読
み出し（リード）用のＮチヤネル型MOSトラン
ジスタ１８の一端が接続され、上記書き込み用カ
ラム選択MOSトランジスタ２８1〜２８ｎの他端
側共通接続点には、書き込み（プログラム）用の
Ｐチヤネル型MOSトランジスタ２９の一端がそ
れぞれ接続される。上記リード用MOSトランジ
スタ１８の他端には、センス回路２０の入力端が
接続されるとともに抵抗２１を介して電源Vccが
接続され、リードモード信号RMで導通制御され
る。一方、上記プログラム用MOSトランジスタ
２９の他端には高電圧電源Vppが接続され、この
MOSトランジスタ２９は動作電源がVppのバツフ
ア回路２３の出力で導通制御される。このバツフ
ア回路２３の入力端にはプログラムモード信号
PMとプログラム用データの論理積を取るナ
ンドゲート３０の出力端が接続される。
次に、上記のような構成において動作を説明す
る。まず、読み出し動作時には、リードモード信
号RMが“１”レベル、プログラムモード信号
PMが“０”レベルとなり、MOSトランジスタ
１８がオン状態、MOSトランジスタ２９がオフ
状態となる。この時、図示しない読み出し用カラ
ムデコーダの出力A1〜Anの中の一つが“１”レ
ベルとなり、読み出しカラム選択MOSトランジ
スタ２７1〜２７ｎの中の選択されたMOSトラン
ジスタ２７ｊ（ｊ＝１〜ｎ）がオン状態となる。
この際、書き込み用カラムデコーダのデコード出
力1〜は全てVccレベルとなり、書き込みカラ
ム選択MOSトランジスタ２８1〜２８ｎはオフ状
態となる。従つて、ローデコーダ１５と読み出し
用カラムデコーダとによつて選択されたメモリセ
ル１２ij（ｉ＝１〜ｍ，ｊ＝１〜ｎ）から読み出
されたデータがセンス回路２０に供給される。そ
して、このセンス回路２０で上記読み出しデータ
が増幅され、その出力端から読み出しデータ
Doutを得る。
る。まず、読み出し動作時には、リードモード信
号RMが“１”レベル、プログラムモード信号
PMが“０”レベルとなり、MOSトランジスタ
１８がオン状態、MOSトランジスタ２９がオフ
状態となる。この時、図示しない読み出し用カラ
ムデコーダの出力A1〜Anの中の一つが“１”レ
ベルとなり、読み出しカラム選択MOSトランジ
スタ２７1〜２７ｎの中の選択されたMOSトラン
ジスタ２７ｊ（ｊ＝１〜ｎ）がオン状態となる。
この際、書き込み用カラムデコーダのデコード出
力1〜は全てVccレベルとなり、書き込みカラ
ム選択MOSトランジスタ２８1〜２８ｎはオフ状
態となる。従つて、ローデコーダ１５と読み出し
用カラムデコーダとによつて選択されたメモリセ
ル１２ij（ｉ＝１〜ｍ，ｊ＝１〜ｎ）から読み出
されたデータがセンス回路２０に供給される。そ
して、このセンス回路２０で上記読み出しデータ
が増幅され、その出力端から読み出しデータ
Doutを得る。
これに対し、書き込みモードでは、プログラム
モード信号PMが“１”レベル、リードモード信
号RMが“０”レベルとなるとともに、読み出し
用カラムデコーダの出力が全てGNDレベルとな
り、MOSトランジスタ１８、および読み出し選
択MOSトランジスタ２７1〜２７ｎは全てオフ状
態となる。ここで、プログラム用データが
“１”の時には、ナンドゲート３０の出力が“０”
レベルとなつてMOSトランジスタ１９がオン状
態となる。これによつて、高電圧電源Vppから
MOSトランジスタ２９、および書き込み用カラ
ムデコーダによつて選択されてオン状態にある書
き込みカラム選択MOSトランジスタ２８ｊ（ｊ＝
１〜ｎ）を介してカラム信号線１４ｊに高電圧が
印加される。そして、上記ローデコーダ１５によ
つて選択された行のロー信号線１３ｉと書き込み
用のカラムデコーダによつて選択された列のカラ
ム信号線１４ｊとの交点に位置するメモリセル１
２ijにデータ“０”が書き込まれる。一方、プロ
グラムモード信号PMが“１”レベル、リードモ
ード信号RMが“０”レベルで、データが
“０”の時には、ナンドゲート３０の出力が“１”
レベルとなり、MOSトランジスタ２９はオフ状
態となる。この時、MOSトランジスタ１８もオ
フ状態となつている。従つて、書き込み用カラム
デコーダとローデコーダ１５とによつて選択され
たメモリセル１２ijには高電圧Vppは印加されず
書き込みは行われない（データ“１”が書き込ま
れる）。
モード信号PMが“１”レベル、リードモード信
号RMが“０”レベルとなるとともに、読み出し
用カラムデコーダの出力が全てGNDレベルとな
り、MOSトランジスタ１８、および読み出し選
択MOSトランジスタ２７1〜２７ｎは全てオフ状
態となる。ここで、プログラム用データが
“１”の時には、ナンドゲート３０の出力が“０”
レベルとなつてMOSトランジスタ１９がオン状
態となる。これによつて、高電圧電源Vppから
MOSトランジスタ２９、および書き込み用カラ
ムデコーダによつて選択されてオン状態にある書
き込みカラム選択MOSトランジスタ２８ｊ（ｊ＝
１〜ｎ）を介してカラム信号線１４ｊに高電圧が
印加される。そして、上記ローデコーダ１５によ
つて選択された行のロー信号線１３ｉと書き込み
用のカラムデコーダによつて選択された列のカラ
ム信号線１４ｊとの交点に位置するメモリセル１
２ijにデータ“０”が書き込まれる。一方、プロ
グラムモード信号PMが“１”レベル、リードモ
ード信号RMが“０”レベルで、データが
“０”の時には、ナンドゲート３０の出力が“１”
レベルとなり、MOSトランジスタ２９はオフ状
態となる。この時、MOSトランジスタ１８もオ
フ状態となつている。従つて、書き込み用カラム
デコーダとローデコーダ１５とによつて選択され
たメモリセル１２ijには高電圧Vppは印加されず
書き込みは行われない（データ“１”が書き込ま
れる）。
第２図は、上記第１図の回路における一つのメ
モリセルへの“０”の書き込みに着目し、必要な
MOSトランジスタを抽出して示している。プロ
グラム用MOSトランジスタ２９および書き込み
カラム選択MOSトランジスタ２８ｊのゲートに
はGNDレベルが印加され、これらMOSトランジ
スタ２９，２８ｊのバツク・ゲートには高電圧
Vppが印加される。上記MOSトランジスタ２９，
２８ｊはＰチヤネル型であるので、スレツシヨル
ド電圧によるレベルの低下がなく、MOSトラン
ジスタ２９，２８ｊのドレイン電位Vc，Vdはそ
れぞれ、MOSトランジスタ２９のソース電位で
あるVppと同電位になる。従つて、メモリセル１
２ijのソース，ドレイン間には高電圧Vppが印加
され、データ“０”の書き込みのための充分な電
流が得られる。
モリセルへの“０”の書き込みに着目し、必要な
MOSトランジスタを抽出して示している。プロ
グラム用MOSトランジスタ２９および書き込み
カラム選択MOSトランジスタ２８ｊのゲートに
はGNDレベルが印加され、これらMOSトランジ
スタ２９，２８ｊのバツク・ゲートには高電圧
Vppが印加される。上記MOSトランジスタ２９，
２８ｊはＰチヤネル型であるので、スレツシヨル
ド電圧によるレベルの低下がなく、MOSトラン
ジスタ２９，２８ｊのドレイン電位Vc，Vdはそ
れぞれ、MOSトランジスタ２９のソース電位で
あるVppと同電位になる。従つて、メモリセル１
２ijのソース，ドレイン間には高電圧Vppが印加
され、データ“０”の書き込みのための充分な電
流が得られる。
なお、読み出し用と書き込み用にそれぞれＮチ
ヤネル型MOSトランジスタとＰチヤネル型MOS
トランジスタとから成る二つのカラム選択回路２
５，２６を設けるのは次のような理由によるもの
である。すなわち、書き込み用にＰチヤネル型の
MOSトランジスタから成るカラム選択回路２６
を用いるのは、述たようにメモリセルのドレイン
にVppレベルを印加するためであり、読み出し用
にＮチヤネル型のMOSトランジスタを用いるの
はメモリセル１２ijのソースがGNDレベルで
（メモリセル１２11〜１２mnがＮチヤネル型であ
るため）、このGNDレベルを読み出すためであ
る。GNDレベルの読み出しのためには、読み出
しカラム選択MOSトランジスタがＮチヤネル型
である必要がある。これは、Ｐチヤネル型MOS
トランジスタで構成したとすると、そのドレイン
電位はGNDレベルにはならず、これよりもVTHP
（VTHPはＰチヤネル型MOSトランジスタのスレツ
シヨルド電圧）だけ高い電位となつてしまうため
である。
ヤネル型MOSトランジスタとＰチヤネル型MOS
トランジスタとから成る二つのカラム選択回路２
５，２６を設けるのは次のような理由によるもの
である。すなわち、書き込み用にＰチヤネル型の
MOSトランジスタから成るカラム選択回路２６
を用いるのは、述たようにメモリセルのドレイン
にVppレベルを印加するためであり、読み出し用
にＮチヤネル型のMOSトランジスタを用いるの
はメモリセル１２ijのソースがGNDレベルで
（メモリセル１２11〜１２mnがＮチヤネル型であ
るため）、このGNDレベルを読み出すためであ
る。GNDレベルの読み出しのためには、読み出
しカラム選択MOSトランジスタがＮチヤネル型
である必要がある。これは、Ｐチヤネル型MOS
トランジスタで構成したとすると、そのドレイン
電位はGNDレベルにはならず、これよりもVTHP
（VTHPはＰチヤネル型MOSトランジスタのスレツ
シヨルド電圧）だけ高い電位となつてしまうため
である。
このような構成によれば、“０”のプログラム
時の高電圧電源Vppの電位の低下がないので、高
電圧電源Vppのレベルを低く設定しても効率良く
書き込みを行なうことができる。また、上記Vpp
のレベルを低く設定することにより、LSI内部の
劣化防止、ラツチアツプの防止、およびLSI内部
では高電圧Vppを生成する回路の簡単化等が図れ
る。
時の高電圧電源Vppの電位の低下がないので、高
電圧電源Vppのレベルを低く設定しても効率良く
書き込みを行なうことができる。また、上記Vpp
のレベルを低く設定することにより、LSI内部の
劣化防止、ラツチアツプの防止、およびLSI内部
では高電圧Vppを生成する回路の簡単化等が図れ
る。
第３図は、この発明の他の実施例を示してい
る。第３図において前記第１図と同一構成部分に
は同じ符号を付してその詳細な説明は省略する。
すなわち、前記第１図における読み出し用のカラ
ム選択回路２５と書き込み用のカラム選択回路２
６を、Ｎチヤネル型のMOSトランジスタ３１1〜
３１ｎとＰチヤネル型のMOSトランジスタ３２1
〜３２ｎから成る相補型のトランスミツシヨンゲ
ート３３1〜３３ｎで構成したものである。この
トランスミツシヨンゲート３３1〜３３ｎから成
るカラム選択回路３４は、読み出し時と書き込み
時の両方の動作モードにおいて動作し、図示しな
いカラムデコーダのデコード信号A1〜Anとその
反転信号1〜によつて制御される。
る。第３図において前記第１図と同一構成部分に
は同じ符号を付してその詳細な説明は省略する。
すなわち、前記第１図における読み出し用のカラ
ム選択回路２５と書き込み用のカラム選択回路２
６を、Ｎチヤネル型のMOSトランジスタ３１1〜
３１ｎとＰチヤネル型のMOSトランジスタ３２1
〜３２ｎから成る相補型のトランスミツシヨンゲ
ート３３1〜３３ｎで構成したものである。この
トランスミツシヨンゲート３３1〜３３ｎから成
るカラム選択回路３４は、読み出し時と書き込み
時の両方の動作モードにおいて動作し、図示しな
いカラムデコーダのデコード信号A1〜Anとその
反転信号1〜によつて制御される。
上記のような構成において、基本的には前記第
１図の回路と同じ動作を行なうが、読み出し動作
時のGNDレベルは主にＮチヤネル型MOSトラン
ジスタを介して出力され、書き込み時のVppレベ
ルは主にＰチヤネル型MOSトランジスタを介し
て入力される。従つて、データ“０”の書き込み
時にVppレベルがＮチヤネル型のMOSトランジス
タのスレツシヨルド電圧VTHN分低下することは
なく、且つ読み出し時にGNDレベルがＰチヤネ
ル型のMOSトランジスタのスレツシヨルド電圧
VTHP分上昇することもない。
１図の回路と同じ動作を行なうが、読み出し動作
時のGNDレベルは主にＮチヤネル型MOSトラン
ジスタを介して出力され、書き込み時のVppレベ
ルは主にＰチヤネル型MOSトランジスタを介し
て入力される。従つて、データ“０”の書き込み
時にVppレベルがＮチヤネル型のMOSトランジス
タのスレツシヨルド電圧VTHN分低下することは
なく、且つ読み出し時にGNDレベルがＰチヤネ
ル型のMOSトランジスタのスレツシヨルド電圧
VTHP分上昇することもない。
このような構成によれば、前記第１図の回路の
ように読み出し用と書き込み用の二つのカラムデ
コーダを必要とせず、一つのカラムデコーダのデ
コード出力を用い、その反転信号を生成すれば良
いので、この発明を適用することによるパターン
面積の増大を少なくできる。
ように読み出し用と書き込み用の二つのカラムデ
コーダを必要とせず、一つのカラムデコーダのデ
コード出力を用い、その反転信号を生成すれば良
いので、この発明を適用することによるパターン
面積の増大を少なくできる。
第４図はこの発明の他の実施例を示すもので、
前記第１図の回路における読み出し用のカラム選
択回路２５と書き込み用のカラム選択回路２６を
メモリセルアレイ１１の両側に振分けたものであ
る。第４図において、前記第１図と同一部分には
同じ符号を付してその詳細な説明は省略する。こ
のように構成するのは、メモリセルアレイ１１は
集積密度を上げるためフローテイングゲート型
MOSトランジスタ１２11〜１２mnの各ドレイン
を接続したカラム信号線１４1〜１４ｎが非常に
狭いピツチで並ぶため、読み出し用および書き込
み用のカラム選択回路２５，２６がメモリセルア
レイ１１の同じ側に存在すると、カラムデコーダ
への信号線がＮチヤネル型MOSトランジスタ２
７1〜２７ｎ、およびＰチヤネル型MOSトランジ
スタ２８1〜２８ｎの２箇所に接続されるため、
この部分に大きなパターン面積が必要となつて配
線のための無駄な面積が増えるためである。ま
た、Ｐチヤネル型のMOSトランジスタとＮチヤ
ネル型のMOSトランジスタが近くに存在すると
ラツチアツプに弱くなるため、Ｐチヤネル型
MOSトランジスタとＮチヤネル型MOSトランジ
スタ間の素子分離を確実にする必要があり（プロ
グラムモードでは書き込み用カラム選択MOSト
ランジスタに数十mAもの大電流が流れるためラ
ツチアツプに強いパターンが必要となる）、これ
らの諸問題を解決するために読み出し用と書き込
み用のカラム選択回路２５，２６を離隔してい
る。
前記第１図の回路における読み出し用のカラム選
択回路２５と書き込み用のカラム選択回路２６を
メモリセルアレイ１１の両側に振分けたものであ
る。第４図において、前記第１図と同一部分には
同じ符号を付してその詳細な説明は省略する。こ
のように構成するのは、メモリセルアレイ１１は
集積密度を上げるためフローテイングゲート型
MOSトランジスタ１２11〜１２mnの各ドレイン
を接続したカラム信号線１４1〜１４ｎが非常に
狭いピツチで並ぶため、読み出し用および書き込
み用のカラム選択回路２５，２６がメモリセルア
レイ１１の同じ側に存在すると、カラムデコーダ
への信号線がＮチヤネル型MOSトランジスタ２
７1〜２７ｎ、およびＰチヤネル型MOSトランジ
スタ２８1〜２８ｎの２箇所に接続されるため、
この部分に大きなパターン面積が必要となつて配
線のための無駄な面積が増えるためである。ま
た、Ｐチヤネル型のMOSトランジスタとＮチヤ
ネル型のMOSトランジスタが近くに存在すると
ラツチアツプに弱くなるため、Ｐチヤネル型
MOSトランジスタとＮチヤネル型MOSトランジ
スタ間の素子分離を確実にする必要があり（プロ
グラムモードでは書き込み用カラム選択MOSト
ランジスタに数十mAもの大電流が流れるためラ
ツチアツプに強いパターンが必要となる）、これ
らの諸問題を解決するために読み出し用と書き込
み用のカラム選択回路２５，２６を離隔してい
る。
第５図は、前記第４図における書き込み用カラ
ム選択回路２６のパターン構成の一例を示してい
る。第５図において、前記第４図に対応する部分
には同じ符号を付しており、３４1〜３４15はア
ルミニウム配線層、３５1〜３５18はコンタクト
部、３６1〜３６7はポリシリコン層、３７1〜３
７2は拡散層、３８1〜３８4はフローテイングゲ
ートで、破線で囲んだ領域に書き込みカラム選択
MOSトランジスタ２８1〜２８4が形成される。
ム選択回路２６のパターン構成の一例を示してい
る。第５図において、前記第４図に対応する部分
には同じ符号を付しており、３４1〜３４15はア
ルミニウム配線層、３５1〜３５18はコンタクト
部、３６1〜３６7はポリシリコン層、３７1〜３
７2は拡散層、３８1〜３８4はフローテイングゲ
ートで、破線で囲んだ領域に書き込みカラム選択
MOSトランジスタ２８1〜２８4が形成される。
［発明の効果］
以上説明したようにこの発明によれば、書き込
み電圧が比較的低くてもメモリセルに充分な電流
を供給でき、フローテイングゲートに電子を注入
する時の効率を向上できる半導体記憶装置が得ら
れる。
み電圧が比較的低くてもメモリセルに充分な電流
を供給でき、フローテイングゲートに電子を注入
する時の効率を向上できる半導体記憶装置が得ら
れる。
第１図はこの発明の一実施例に係わる半導体記
憶装置を示す回路図、第２図は上記第１図の回路
における書き込み動作について説明するための
図、第３図および第４図はそれぞれこの発明の他
の実施例について説明するための回路図、第５図
は上記第４図の回路における書き込み用カラム選
択回路のパターン構成例を示すパターン平面図、
第６図は従来の半導体記憶装置を示す回路図、第
７図および第８図はそれぞれ上記第６図の回路に
おける書き込み動作について説明するための図で
ある。 １２11〜１２mn……フローテイングゲート型
MOSトランジスタ（メモリセル）、１１……メモ
リセルアレイ、１３1〜１３ｍ……ロー信号線、
１５……ローデコーダ、１４1〜１４ｎ……カラ
ム信号線、1〜……書き込み用のカラムデコ
ード信号、２６……書き込み用カラム選択回路、
A1〜An……読み出し用のカラムデコード信号、
２５……読み出し用カラム選択回路、Vpp……高
電圧電源、２９……書き込み用のMOSトランジ
スタ、１８……読み出し用のMOSトランジスタ、
３３1〜３３ｎ……トランスフアゲート。
憶装置を示す回路図、第２図は上記第１図の回路
における書き込み動作について説明するための
図、第３図および第４図はそれぞれこの発明の他
の実施例について説明するための回路図、第５図
は上記第４図の回路における書き込み用カラム選
択回路のパターン構成例を示すパターン平面図、
第６図は従来の半導体記憶装置を示す回路図、第
７図および第８図はそれぞれ上記第６図の回路に
おける書き込み動作について説明するための図で
ある。 １２11〜１２mn……フローテイングゲート型
MOSトランジスタ（メモリセル）、１１……メモ
リセルアレイ、１３1〜１３ｍ……ロー信号線、
１５……ローデコーダ、１４1〜１４ｎ……カラ
ム信号線、1〜……書き込み用のカラムデコ
ード信号、２６……書き込み用カラム選択回路、
A1〜An……読み出し用のカラムデコード信号、
２５……読み出し用カラム選択回路、Vpp……高
電圧電源、２９……書き込み用のMOSトランジ
スタ、１８……読み出し用のMOSトランジスタ、
３３1〜３３ｎ……トランスフアゲート。
Claims (1)
- 【特許請求の範囲】 １ フローテイングゲート型MOSトランジスタ
がマトリクス状に配置されて構成されるメモリセ
ルアレイと、これらフローテイング型MOSトラ
ンジスタのコントロールゲートが各行毎に接続さ
れるロー信号線と、このロー信号線にローデコー
ド信号を供給して上記メモリセルアレイの行方向
を選択するローデコーダと、上記フローテイング
ゲート型MOSトランジスタのドレインが各列毎
に接続されるカラム信号線と、このカラム信号線
に一端が接続され書き込み用のカラムデコード信
号で導通制御されるＰチヤネル型のMOSトラン
ジスタから成る書き込み用カラム選択回路と、上
記カラム信号線に一端が接続され読み出し用のカ
ラムデコード信号で導通制御されるＮチヤネル型
のMOSトランジスタから成る読み出し用カラム
選択回路と、上記書き込み用のカラムデコード信
号および読み出し用のカラムデコード信号を上記
書き込み用および読み出し用のカラム選択回路に
供給するカラムデコーダと、上記書き込み用のカ
ラム選択回路を構成するＰチヤネル型MOSトラ
ンジスタの各他端に接続されメモリセルに書き込
みをする際にオン状態となつて選択されたメモリ
セルに高電圧電源を供給するＰチヤネル型の書き
込み用MOSトランジスタとを具備することを特
徴とする半導体記憶装置。 ２ 前記書き込み用カラム選択回路のＰチヤネル
型MOSトランジスタと前記読み出し用カラム選
択回路のＮチヤネル型のMOSトランジスタはそ
れぞれ、各列毎に対応するMOSトランジスタが
並列接続されてトランスフアゲートを構成し、こ
のトランスフアゲートは前記カラムデコーダから
出力されるカラムデコード信号とその反転信号で
スイツチング制御されることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 ３ 前記書き込み用および読み出し用のカラム選
択回路はそれぞれ、前記カラム信号線の両端に配
置されることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231803A JPS6386196A (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
| US07/094,706 US5050124A (en) | 1986-09-30 | 1987-09-09 | Semiconductor memory having load transistor circuit |
| DE8787113251T DE3784298T2 (de) | 1986-09-30 | 1987-09-10 | Halbleiterspeicher. |
| EP87113251A EP0263318B1 (en) | 1986-09-30 | 1987-09-10 | Semiconductor memory |
| KR1019870010907A KR900008189B1 (ko) | 1986-09-30 | 1987-09-30 | 반도체 기억장치 |
| US07/447,391 US4954991A (en) | 1986-09-30 | 1989-12-07 | Semiconductor memory with p-channel load transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231803A JPS6386196A (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386196A JPS6386196A (ja) | 1988-04-16 |
| JPH059879B2 true JPH059879B2 (ja) | 1993-02-08 |
Family
ID=16929265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231803A Granted JPS6386196A (ja) | 1986-09-30 | 1986-09-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6386196A (ja) |
| KR (1) | KR900008189B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
| JP5966402B2 (ja) * | 2012-02-10 | 2016-08-10 | 凸版印刷株式会社 | 半導体集積回路 |
| US9007822B2 (en) * | 2012-09-14 | 2015-04-14 | Micron Technology, Inc. | Complementary decoding for non-volatile memory |
-
1986
- 1986-09-30 JP JP61231803A patent/JPS6386196A/ja active Granted
-
1987
- 1987-09-30 KR KR1019870010907A patent/KR900008189B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR900008189B1 (ko) | 1990-11-05 |
| JPS6386196A (ja) | 1988-04-16 |
| KR880004489A (ko) | 1988-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5600592A (en) | Nonvolatile semiconductor memory device having a word line to which a negative voltage is applied | |
| EP0090116B1 (en) | Cmis semiconductor device with two power supplies | |
| JP3199882B2 (ja) | 不揮発性半導体記憶装置 | |
| US6222774B1 (en) | Data-erasable non-volatile semiconductor memory device | |
| CN120656517A (zh) | 用于闪存存储器系统的低功率操作 | |
| JP3451118B2 (ja) | 半導体不揮発性記憶装置 | |
| JP2001160296A (ja) | 電圧レベル変換回路及びこれを用いた半導体記憶装置 | |
| JPH02168497A (ja) | 不揮発性半導体メモリシステム | |
| US7355903B2 (en) | Semiconductor device including memory cells and current limiter | |
| US4974206A (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| JPH0323999B2 (ja) | ||
| US8059470B1 (en) | Flash memory array with independently erasable sectors | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH059879B2 (ja) | ||
| US5896319A (en) | Current control circuit and non-volatile semiconductor memory device having the same | |
| JPS6126158B2 (ja) | ||
| JPH0666114B2 (ja) | 半導体集積回路 | |
| JP3963420B2 (ja) | 半導体記憶装置 | |
| JPH05266678A (ja) | 半導体集積回路 | |
| JPH0527195B2 (ja) | ||
| JP3476866B2 (ja) | 半導体記憶装置 | |
| JPS59127858A (ja) | 集積回路 | |
| US5909406A (en) | Semiconductor memory device | |
| JPS62175999A (ja) | 不揮発性半導体記憶装置 | |
| JPH0249000B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |