JPH0599987A - テスト回路 - Google Patents
テスト回路Info
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- JPH0599987A JPH0599987A JP3259971A JP25997191A JPH0599987A JP H0599987 A JPH0599987 A JP H0599987A JP 3259971 A JP3259971 A JP 3259971A JP 25997191 A JP25997191 A JP 25997191A JP H0599987 A JPH0599987 A JP H0599987A
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- 238000012360 testing method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 過大出力信号による誤動作を防止することの
できる、大規模機能ブロックに対応するテスト回路を提
供する。 【構成】 本発明のテスト回路は、ＮＡＮＤ回路４、７
およびＯＲ回路５、６を含む信号比較・選択回路３−
１、３−２、………、３−ｎ（ｎは正整数）と、これら
のｎ個の信号比較・選択回路３−１、３−２、………、
３−ｎの出力信号の論理積をとるｎ入力のＡＮＤ回路８
とを備えて構成される。なお、信号比較・選択回路３−
２〜３−ｎの内部構成については、信号比較・選択回路
３−１と全く同様である。
できる、大規模機能ブロックに対応するテスト回路を提
供する。 【構成】 本発明のテスト回路は、ＮＡＮＤ回路４、７
およびＯＲ回路５、６を含む信号比較・選択回路３−
１、３−２、………、３−ｎ（ｎは正整数）と、これら
のｎ個の信号比較・選択回路３−１、３−２、………、
３−ｎの出力信号の論理積をとるｎ入力のＡＮＤ回路８
とを備えて構成される。なお、信号比較・選択回路３−
２〜３−ｎの内部構成については、信号比較・選択回路
３−１と全く同様である。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路に関し、特
に、半導体集積回路内の大規模機能ブロックの試験用と
して用いられるテスト回路に関する。
に、半導体集積回路内の大規模機能ブロックの試験用と
して用いられるテスト回路に関する。
【０００２】
【従来の技術】従来の、この種のテスト回路において
は、半導体集積回路における出力信号の同時動作により
生じる内部電源電位および接地電位の変動による誤動作
を回避するために、図３に示されるように、大規模機能
ブロック１１の出力の一部を、出力同時動作数の許容範
囲内に収まる出力群ごとに、それぞれ複数の異なる遅延
量の遅延回路１２、１３および１４を介して、半導体集
積回路の出力信号としてテストを行うか、または、図４
に示されるように、大規模機能ブロック１５の出力信号
と、端子６４より入力される外部入力信号とを比較回路
１６において比較し、その比較結果を比較結果信号とし
て端子６５より出力してテストを行っているのが一般で
ある。
は、半導体集積回路における出力信号の同時動作により
生じる内部電源電位および接地電位の変動による誤動作
を回避するために、図３に示されるように、大規模機能
ブロック１１の出力の一部を、出力同時動作数の許容範
囲内に収まる出力群ごとに、それぞれ複数の異なる遅延
量の遅延回路１２、１３および１４を介して、半導体集
積回路の出力信号としてテストを行うか、または、図４
に示されるように、大規模機能ブロック１５の出力信号
と、端子６４より入力される外部入力信号とを比較回路
１６において比較し、その比較結果を比較結果信号とし
て端子６５より出力してテストを行っているのが一般で
ある。
【０００３】
【発明が解決しようとする課題】上述した従来のテスト
回路においては、図３のテスト回路の場合には、大規模
機能ブロックの出力信号数が多くなる程、そしてまた、
並列にテストする大規模機能ブロックの数が多い程、遅
延回路の数量が増大する。また、予め大規模機能ブロッ
クの個々の出力信号の遅延時間を調査して、テスト回路
の遅延時間を調整する必要があり、シミュレーションに
より出力同時動作数を確認するまでは、テスト回路の遅
延時間の妥当性が不明であるため、回路設計における負
担が増大するという欠点がある。
回路においては、図３のテスト回路の場合には、大規模
機能ブロックの出力信号数が多くなる程、そしてまた、
並列にテストする大規模機能ブロックの数が多い程、遅
延回路の数量が増大する。また、予め大規模機能ブロッ
クの個々の出力信号の遅延時間を調査して、テスト回路
の遅延時間を調整する必要があり、シミュレーションに
より出力同時動作数を確認するまでは、テスト回路の遅
延時間の妥当性が不明であるため、回路設計における負
担が増大するという欠点がある。
【０００４】また、図４のテスト回路の場合には、比較
回路から出力される比較結果信号により、大規模機能ブ
ロックの出力信号と外部入力信号との一致・不一致の情
報が得られるのみであり、不一致時における当該不一致
の要因を調べることができないという欠点がある。
回路から出力される比較結果信号により、大規模機能ブ
ロックの出力信号と外部入力信号との一致・不一致の情
報が得られるのみであり、不一致時における当該不一致
の要因を調べることができないという欠点がある。
【０００５】
【課題を解決するための手段】本発明のテスト回路は、
少なくとも一つの大規模機能ブロックを有する半導体集
積回路において、前記大規模機能ブロックの出力信号
と、外部より入力される所定の出力期待値信号とを１ビ
ット区分において比較照合して、前記両信号の一致・不
一致を識別する比較結果信号を出力する機能と、前記大
規模機能ブロックの出力信号を前記出力期待値信号を介
して任意に選択して、当該選択された出力信号を選択結
果信号として出力する機能とを併せ有し、所定のテスト
・モード切替信号を介して、前記機能の内の何れか一方
を選択されて動作する信号比較・選択回路を備えて構成
される。
少なくとも一つの大規模機能ブロックを有する半導体集
積回路において、前記大規模機能ブロックの出力信号
と、外部より入力される所定の出力期待値信号とを１ビ
ット区分において比較照合して、前記両信号の一致・不
一致を識別する比較結果信号を出力する機能と、前記大
規模機能ブロックの出力信号を前記出力期待値信号を介
して任意に選択して、当該選択された出力信号を選択結
果信号として出力する機能とを併せ有し、所定のテスト
・モード切替信号を介して、前記機能の内の何れか一方
を選択されて動作する信号比較・選択回路を備えて構成
される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）は本発明の第１の実施例のテス
ト回路１と、テストの対象となる大規模機能ブロック２
との対応関係を示すブロック図であり、また、図１
（ｂ）に示されるのは、本実施例のテスト回路を示す回
路図である。図１（ｂ）に示されるように、本実施例
は、ＮＡＮＤ回路４、７およびＯＲ回路５、６を含む信
号比較・選択回路３−１、３−２、………、３−ｎ（ｎ
は正整数）と、これらのｎ個の信号比較・選択回路３−
１、３−２、………、３−ｎの出力信号の論理積をとる
ｎ入力のＡＮＤ回路８とを備えて構成される。なお、信
号比較・選択回路３−２〜３−ｎの内部構成について
は、信号比較・選択回路３−１と全く同様であるため、
記載が省略されている。
ト回路１と、テストの対象となる大規模機能ブロック２
との対応関係を示すブロック図であり、また、図１
（ｂ）に示されるのは、本実施例のテスト回路を示す回
路図である。図１（ｂ）に示されるように、本実施例
は、ＮＡＮＤ回路４、７およびＯＲ回路５、６を含む信
号比較・選択回路３−１、３−２、………、３−ｎ（ｎ
は正整数）と、これらのｎ個の信号比較・選択回路３−
１、３−２、………、３−ｎの出力信号の論理積をとる
ｎ入力のＡＮＤ回路８とを備えて構成される。なお、信
号比較・選択回路３−２〜３−ｎの内部構成について
は、信号比較・選択回路３−１と全く同様であるため、
記載が省略されている。
【０００８】図１（ａ）および（ｂ）において、入力端
子５１から入力されるｍ個の信号１０１に対応して、大
規模機能ブロック２よりはｎ個の信号１０４が出力さ
れ、テスト回路１に入力される。一方、テスト回路１に
対しては、入力端子５３よりモード切替信号１０３が入
力されており、テスト回路１における機能として、比較
機能および出力信号選択機能の何れかの機能に対する切
替えが行われる。このモード切替信号１０３が“Ｈ”レ
ベルに設定され、比較機能が選択されている場合には、
外部入力端子５２より入力される大規模機能ブロック２
のｎ個の出力期待値信号１０２が、テスト回路１内にお
いて、大規模機能ブロック２より出力される信号１０４
と比較照合され、その比較結果信号１０５が出力端子５
４を介して出力される。
子５１から入力されるｍ個の信号１０１に対応して、大
規模機能ブロック２よりはｎ個の信号１０４が出力さ
れ、テスト回路１に入力される。一方、テスト回路１に
対しては、入力端子５３よりモード切替信号１０３が入
力されており、テスト回路１における機能として、比較
機能および出力信号選択機能の何れかの機能に対する切
替えが行われる。このモード切替信号１０３が“Ｈ”レ
ベルに設定され、比較機能が選択されている場合には、
外部入力端子５２より入力される大規模機能ブロック２
のｎ個の出力期待値信号１０２が、テスト回路１内にお
いて、大規模機能ブロック２より出力される信号１０４
と比較照合され、その比較結果信号１０５が出力端子５
４を介して出力される。
【０００９】また、モード切替信号１０３が“Ｌ”レベ
ルに設定され、出力信号選択機能が選択されている場合
には、大規模機能ブロック２より出力された信号１０４
が、外部入力端子５２より入力される大規模機能ブロッ
ク２の出力期待値信号１０２を介して選択され、テスト
回路１よりは、選択結果信号１０５として出力端子５４
を介して出力される。
ルに設定され、出力信号選択機能が選択されている場合
には、大規模機能ブロック２より出力された信号１０４
が、外部入力端子５２より入力される大規模機能ブロッ
ク２の出力期待値信号１０２を介して選択され、テスト
回路１よりは、選択結果信号１０５として出力端子５４
を介して出力される。
【００１０】図１（ｂ）において、モード切替信号１０
３が“Ｈ”レベルに設定され、比較機能が選択されてい
る場合には、テスト回路１における信号比較・選択回路
３−１においては、大規模機能ブロック２より出力され
る信号１０４がＮＡＮＤ回路４およびＯＲ回路５に入力
され、出力期待値信号１０２がＮＡＮＤ回路４、ＯＲ回
路５および６に入力されるとともに、“Ｈ”レベルのモ
ード切替信号１０３がＯＲ回路６に入力されている。こ
れらのＮＡＮＤ回路４、ＯＲ回路５および６の出力はＮ
ＡＮＤ回路７に入力され、信号比較・選択回路３−１の
出力としてＡＮＤ回路８に入力される。この場合、大規
模機能ブロック２より入力される信号１０４が、外部入
力端子５２より入力される出力期待値信号１０２に一致
した時には、信号比較・選択回路３−１よりは“Ｈ”レ
ベルが出力され、また、不一致の時には“Ｌ”レベルが
出力される。この動作については、他の信号比較・選択
回路３−２〜３−ｎについても全く同様であり、各１ビ
ット分の双方の信号の一致、不一致に対応して、“Ｈ”
レベルまたは“Ｌ”レベルの信号が出力されてＡＮＤ回
路８に入力される。従って、上記の全ての信号比較・選
択回路３−１、３−２、……、３−ｎより出力される信
号が“Ｈ”レベルの場合には、ＡＮＤ回路８より出力さ
れる選択結果信号１０５としては“Ｈ”レベルが出力さ
れ、これにより比較結果が一致していることが示され
る。また、それぞれ１ビットに対応する各信号比較・選
択回路の内に、一つでも不一致のの状態が存在する時に
は、出力端子５４より出力される比較結果信号１０５の
レベルは“Ｌ”レベルとなり、比較結果が不一致である
ことが示される。
３が“Ｈ”レベルに設定され、比較機能が選択されてい
る場合には、テスト回路１における信号比較・選択回路
３−１においては、大規模機能ブロック２より出力され
る信号１０４がＮＡＮＤ回路４およびＯＲ回路５に入力
され、出力期待値信号１０２がＮＡＮＤ回路４、ＯＲ回
路５および６に入力されるとともに、“Ｈ”レベルのモ
ード切替信号１０３がＯＲ回路６に入力されている。こ
れらのＮＡＮＤ回路４、ＯＲ回路５および６の出力はＮ
ＡＮＤ回路７に入力され、信号比較・選択回路３−１の
出力としてＡＮＤ回路８に入力される。この場合、大規
模機能ブロック２より入力される信号１０４が、外部入
力端子５２より入力される出力期待値信号１０２に一致
した時には、信号比較・選択回路３−１よりは“Ｈ”レ
ベルが出力され、また、不一致の時には“Ｌ”レベルが
出力される。この動作については、他の信号比較・選択
回路３−２〜３−ｎについても全く同様であり、各１ビ
ット分の双方の信号の一致、不一致に対応して、“Ｈ”
レベルまたは“Ｌ”レベルの信号が出力されてＡＮＤ回
路８に入力される。従って、上記の全ての信号比較・選
択回路３−１、３−２、……、３−ｎより出力される信
号が“Ｈ”レベルの場合には、ＡＮＤ回路８より出力さ
れる選択結果信号１０５としては“Ｈ”レベルが出力さ
れ、これにより比較結果が一致していることが示され
る。また、それぞれ１ビットに対応する各信号比較・選
択回路の内に、一つでも不一致のの状態が存在する時に
は、出力端子５４より出力される比較結果信号１０５の
レベルは“Ｌ”レベルとなり、比較結果が不一致である
ことが示される。
【００１１】また、出力信号選択機能に対応するモード
においては、モード切替信号１０３が“Ｌ”レベルに設
定され、各１ビット分に対応する信号比較・選択回路３
−１、３−２、……、３−ｎは、それぞれ選択器として
使用される。この場合、外部入力端子５２より選択信号
として、ｎビット中の任意の１ビットを“Ｈ”レベルと
し、その以外のビットを“Ｌ”レベルにすることによ
り、大規模機能ブロック２から入力されるｎビットの信
号の内の対応するビットの信号が選択されて、出力端子
５４より出力される。
においては、モード切替信号１０３が“Ｌ”レベルに設
定され、各１ビット分に対応する信号比較・選択回路３
−１、３−２、……、３−ｎは、それぞれ選択器として
使用される。この場合、外部入力端子５２より選択信号
として、ｎビット中の任意の１ビットを“Ｈ”レベルと
し、その以外のビットを“Ｌ”レベルにすることによ
り、大規模機能ブロック２から入力されるｎビットの信
号の内の対応するビットの信号が選択されて、出力端子
５４より出力される。
【００１２】次に、図２（ａ）は本発明の第２の実施例
のテスト回路１と、テストの対象となる大規模機能ブロ
ック２との対応関係を示すブロック図であり、また、図
２（ｂ）に示されるのは、本実施例のテスト回路を示す
回路図である。図２（ｂ）に示されるように、本実施例
は、ＮＡＮＤ回路４、７およびＯＲ回路５、６を含む信
号比較・選択回路３−１、３−２、………、３−ｎと、
これらのｎ個の信号比較・選択回路３−１、３−２、…
……、３−ｎの出力信号の論理積をとるｎ入力のＡＮＤ
回路８と、ｊ（ｊは正整数：ｊ＜ｎ）個の信号比較・選
択回路３−１、３−２、………、３−ｊの出力信号の論
理積をとるｊ入力のＡＮＤ回路９と、（ｎ−ｊ）個の信
号比較・選択回路３−（ｊ＋１）、３−（ｊ＋２）、…
……、３−ｎの出力信号の論理積をとる（ｎ−ｊ）入力
のＡＮＤ回路１０と、を備えて構成される。なお、信号
比較・選択回路３−１以外の各信号比較・選択回路の内
部構成については、信号比較・選択回路３−１と全く同
様であるため、記載が省略されている。
のテスト回路１と、テストの対象となる大規模機能ブロ
ック２との対応関係を示すブロック図であり、また、図
２（ｂ）に示されるのは、本実施例のテスト回路を示す
回路図である。図２（ｂ）に示されるように、本実施例
は、ＮＡＮＤ回路４、７およびＯＲ回路５、６を含む信
号比較・選択回路３−１、３−２、………、３−ｎと、
これらのｎ個の信号比較・選択回路３−１、３−２、…
……、３−ｎの出力信号の論理積をとるｎ入力のＡＮＤ
回路８と、ｊ（ｊは正整数：ｊ＜ｎ）個の信号比較・選
択回路３−１、３−２、………、３−ｊの出力信号の論
理積をとるｊ入力のＡＮＤ回路９と、（ｎ−ｊ）個の信
号比較・選択回路３−（ｊ＋１）、３−（ｊ＋２）、…
……、３−ｎの出力信号の論理積をとる（ｎ−ｊ）入力
のＡＮＤ回路１０と、を備えて構成される。なお、信号
比較・選択回路３−１以外の各信号比較・選択回路の内
部構成については、信号比較・選択回路３−１と全く同
様であるため、記載が省略されている。
【００１３】本実施例においては、ＡＮＤ回路８以外に
ＡＮＤ回路９および１０を付加することにより、比較機
能モード時における比較結果信号１１０は出力端子５８
より出力し、出力信号選択機能モード時においては、選
択結果信号１１１および１１２を出力端子４９および６
０より出力するように構成されている。このように、選
択結果信号を並列に出力することにより、前述の第１の
実施例における出力信号選択機能よりも短時間において
大規模機能ブロック２からの出力信号を選択して調べる
ことが可能となる。
ＡＮＤ回路９および１０を付加することにより、比較機
能モード時における比較結果信号１１０は出力端子５８
より出力し、出力信号選択機能モード時においては、選
択結果信号１１１および１１２を出力端子４９および６
０より出力するように構成されている。このように、選
択結果信号を並列に出力することにより、前述の第１の
実施例における出力信号選択機能よりも短時間において
大規模機能ブロック２からの出力信号を選択して調べる
ことが可能となる。
【００１４】
【発明の効果】以上説明したように、本発明は、大規模
機能ブロックより出力される信号と出力期待値信号とを
１ビット区分にて比較して、一致・不一致を検出するこ
とが可能となり、遅延回路の使用を不要とし、テスト回
路の遅延時間の妥当性の不明に起因する回路設計上の負
担を排除することができるとともに、信号選択機能を介
して、大規模機能ブロックにおける誤動作に起因する信
号を容易に選択して調べることができるという効果があ
る。
機能ブロックより出力される信号と出力期待値信号とを
１ビット区分にて比較して、一致・不一致を検出するこ
とが可能となり、遅延回路の使用を不要とし、テスト回
路の遅延時間の妥当性の不明に起因する回路設計上の負
担を排除することができるとともに、信号選択機能を介
して、大規模機能ブロックにおける誤動作に起因する信
号を容易に選択して調べることができるという効果があ
る。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
【図４】他の従来例を示すブロック図である。
１ テスト回路 ２、１１、１５ 大規模機能ブロック ３−１〜３−ｎ 信号比較・選択回路 ４、７ ＮＡＮＤ回路 ５、６ ＯＲ回路 ８〜１０ ＡＮＤ回路 １２〜１４ 遅延回路 １６ 比較回路
Claims (1)
- 【請求項１】 少なくとも一つの大規模機能ブロックを
有する半導体集積回路において、前記大規模機能ブロッ
クの出力信号と、外部より入力される所定の出力期待値
信号とを１ビット区分において比較照合して、前記両信
号の一致・不一致を識別する比較結果信号を出力する機
能と、前記大規模機能ブロックの出力信号を前記出力期
待値信号を介して任意に選択して、当該選択された出力
信号を選択結果信号として出力する機能とを併せ有し、
所定のテスト・モード切替信号を介して、前記機能の内
の何れか一方を選択されて動作する信号比較・選択回路
を備えることを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259971A JPH0599987A (ja) | 1991-10-08 | 1991-10-08 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259971A JPH0599987A (ja) | 1991-10-08 | 1991-10-08 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0599987A true JPH0599987A (ja) | 1993-04-23 |
Family
ID=17341474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259971A Pending JPH0599987A (ja) | 1991-10-08 | 1991-10-08 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0599987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19633362A1 (de) * | 1996-08-19 | 1998-02-26 | Siemens Ag | Schichtaufbau mit einem magnetisch anisotropen Schichtteil |
-
1991
- 1991-10-08 JP JP3259971A patent/JPH0599987A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19633362A1 (de) * | 1996-08-19 | 1998-02-26 | Siemens Ag | Schichtaufbau mit einem magnetisch anisotropen Schichtteil |
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