JPH06103594B2 - 分割ビットライン感知増幅器を内蔵したｃｍｏｓ・ｄｒａｍ - Google Patents

分割ビットライン感知増幅器を内蔵したｃｍｏｓ・ｄｒａｍ

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JPH06103594B2
JPH06103594B2 JP15936089A JP15936089A JPH06103594B2 JP H06103594 B2 JPH06103594 B2 JP H06103594B2 JP 15936089 A JP15936089 A JP 15936089A JP 15936089 A JP15936089 A JP 15936089A JP H06103594 B2 JPH06103594 B2 JP H06103594B2
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors

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  • Computer Hardware Design (AREA)
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  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は、分割ビットラインセンシング方式のCMOS・DR
AMの動作特性及び動作速度を向上させるためのもので、
特に、４メガDRAM以上の高密度のメモリを製作するのに
符合する分割ビットラインセンスアップを持つCMOS・DR
AMに係るものである。
DRAMが高密度化されていくほど、ビットラインに連結さ
れるセルの数が増加されてビットラインの延長とビット
ライン間の幅の減少を伴う。これは、ビットラインの抵
抗増加とキャパシタンスの増加を招来してセンシング信
号のマージン幅が減少され、またセンシングスピードも
落ちる等のDRAMの動作性能の低下を招来する。
したがって、１メガDRAM以上の高密度のメモリを製作す
るにおいては、上記した問題点を解消しなければならな
いが、通常にセルアレイとセンスアンプ構成回路におい
てセルアレイを分割し、この分割されたセルアレイ毎に
各々のセンスアンプを分割して分割されたセルアレイ別
に該当ビットラインをセンシングする方式が利用されて
いる。
このような分割ビットラインセンシング方法は、本発明
の出願人が先に出願した特許出願番号87−8771号（名
称：分割ビットライン感知増幅器が内蔵されたCMOS・DR
AM）と出願番号87−9401号（名称：同上）で詳細に記述
してある。
韓国特許出願第87−9401号においては、セルアレイを1/
2に分割し、各分割セルアレイ毎にＮ形ラッチのセンシ
ング回路とＰ形ラッチのリストア回路を置くもので、ビ
ットラインを分割して順次的にセンシングされるように
するため、ビットライン間のキャパシタンスによる動作
電圧のマージン及びスピード改善とピーク電流を最少化
することができるので、１メガDRAMの製造が可能にな
る。
しかし、上記のような先行技術は、ただ１メガDRAMの製
作に有用であるばかりであり、４メガDRAM又はそれ以上
の高密度DRAMを製作するのに適用する場合には、動作不
能又はエラーが発生する問題がある。
たとえば、リードモディファイライトサイクル（Read−
Modify−Write Cycle）時、I/Oバスラインで修正された
データが分離トランジスタを通じて内部及び外部のビッ
トラインをハイレベルからローレベルに、ローレベルか
らハイレベルに修正しなければならない時、第１感知増
幅回路，第１リストア回路をフリップさせ、続いて伝達
ゲート回路を経た後、第２感知増幅回路，第２リストア
回路をフリップさせるのにあまり多い時間が所要される
ことは勿論、動作電圧のマージンが大変不良になって、
上記ラッチ回路等はフリップさせることができない場合
が生じる。
特に、４メガDRAM以上の高密度メモリでビットラインの
抵抗が高くなることは必然的であり、その抵抗値が10k
Ω以上になる場合にはデータ修正書き込みが不可能であ
る。
本発明の目的はこのような従来の技術の問題点を解決す
るために、４メガDRAM以上の高密度メモリの製作の可能
な分割ビットラインセンスアンプを持つCMOS・DRAMを提
供することにあるものである。
上記のような本発明の目的を達成するために本発明はCM
OS・DRAMにおいて、 行デコーダと、列デコーダと、一対の入出力バスライン
と、一対の隣接して並行な内部ビットラインと、一対の
隣接して平行な外部ラインと、上記一対の内部ビットラ
インとこれに対応する一対の外部ビットラインを分離ク
ロックに応答してアクティブサイクル中の所定時間に分
離する分離手段と、上記一対の内部ビットラインと接続
された複数のメモリセルを持っており、上記行デコーダ
で出力する内部ワードライン選択クロックによって一つ
のメモリセルを選択する内部セルアレイと、上記分離手
段と反対の位置で上記内部セルアレイと接続された一つ
の内部ビットラインと上記一対の入出力バスラインとの
間に接続され、上記列デコーダから列選択クロックに対
応して上記ビットラインを選択する伝達手段と、上記伝
達手段と上記内部セルアレイとの間の一対の内部ビット
ライン間に接続され、第１感知クロックに応答して上記
内部ビットライン上の電圧差を感知増幅する第１感知増
幅手段と、上記内部アレイと上記第１感知増幅手段との
間の内部ビットライン対の間に接続され、第１リストア
クロックに応答して上記増幅された電圧を充分に増幅
し、選択されたメモリセルにリストアする第１リストア
手段と、上記一対の外部ビットライン端部に接続され、
プリチャージサイクル中の等化クロックを入力して上記
外部ビットラインと内部ビットラインを電源供給電圧の
半分に等化する等化手段と、上記の一対の外部ビットラ
インと接続された複数のメモリセルを持っており、上記
行デコーダで出力する外部ワードライン選択クロックに
よって一つのメモリセルを選択する外部セルアレイと、
上記外部セルアレイと上記分離手段との間の一対の外部
ビットライン間に接続され、第２感知クロックに応答し
て上記外部ビットライン上の電圧差を感知増幅する第２
感知増幅手段と、上記外部セルアレイと上記等化手段と
の間の一対の外部ビットライン間に接続され、第２リス
トアクロックに応答して上記増幅された電圧を充分に増
幅し、選択されたメモリセルにリストアする第２リスト
ア手段と、アクティブサイクル中の上記外部セルアレイ
の何れかのメモリセルが選択された時、第２感知手段，
第２リストア手段，分離手段，第１感知手段，第１リス
トア手段の順序で動作し、上記内部セルアレイの何れか
のメモリセルが選択された時、第１感知手段，第１リス
トア手段，分離手段，第２感知手段，第２リストア手段
の順序で動作するように、上記第１及び第２感知クロッ
ク，分離クロック及び第１及び第２リストアクロックを
発生するセンシングクロック発生手段を具備したCMOS・
DRAM装置を特徴とする。
また、上記第１リストア手段及び第２リストア手段の電
流通路の大きさの比を異なるようにすることもでき、ま
た、第１感知増幅回路及び第２感知増幅回路の電流通路
の大きさを異なるようにすることもできる。
また、上記内部ビットライン対の間にもう一つの等化回
路を接続することもできる。
以下、本発明を添付図面を参照して本発明の利点と特徴
を詳細に説明する。
第１図に図示した一つのチップの平面図のように、本発
明の感知増幅器は４メガDRAM（以下、“DRAM"と称す
る）の構成において、実施例として実施される。４個の
ブロックBL1〜BL4が上記チップ１の中央に水平に配置さ
れている。上記ブロックBL1〜BL4の各々の中央領域27に
は、列デコーダ及び入出力（以下、I/Oと称する）バス
ラインが位置されている。
中央領域27の左側と右側の各方向に順次的に領域26a,26
bの各々に第１等化回路が、各領域25a,25bに第１感知増
幅器及び第１リストア回路が、各領域24a,24bに256Kの
内部セルアレイが、各領域23a,23bに伝達ゲートが、各
領域22a,22bに第２感知増幅器が、各領域21a,21bに256k
の外部セルアレイが、各領域20a,20bに第２リストア回
路が、そして各領域19a,19bに等化回路が配置されてい
る。
従って、各ブロックは1Mのメモリセルを内蔵している。
また、各ブロックの領域26a,25a,24a,23a,22a,21a,20a,
19aと領域26b,25b,24b,23b,22b,21b,20b,19bとは中央領
域27に対して各々左と右との対称に配置されている。こ
こで左と右との表記は列デコーダ及びI/Oバスラインが
位置した各ブロックの中央領域27に対して左側と右側を
示したものであり、内部と外部とは上記中央領域27に対
する位置関係を示したものであることを留意しなければ
ならない。
チップ１の左側端の領域13には、行アドレスバッファが
位置付けされている。行アドレスバッファはTTLレベル
の行アドレス信号R0〜R9を外部ピンで入力し、CMOSレベ
ルの真（true）の行アドレス信号RA0〜RA9と偽（comple
ment）の行アドレス信号▲▼〜▲▼を出力
する公知の回路である。
また上記ブロックBK1,BK2,BK3及びBK4の各々のブロック
の上部には、上記外部セルアレイと内部セルアレイとの
メモリセルを選択する信号を発生する行デコーダ及びワ
ードラインドライバが配置される領域14a,14b,14c,14d
が各々位置する。行デコーダは上記行アドレスバッファ
から行アドレス信号RA0〜RA7と▲▼〜▲▼
とを入力し、左・右の各外部セルアレイで各々一つのメ
モリセルを選択するとか、又は左・右の各内部セルアレ
イで各々一つのメモリセルを選択する信号をを出力する
公知の回路である。
また、上記領域14a,14b,14c,14dの各々の上部には、ブ
ロックBK1〜BK4からデータを読み出す時、センシング動
作クロックを発生する本発明によるBK1,BK2,BK3及びBK4
のセンシングクロック発生回路が各々配置された領域12
a,12b,12c,12dがある。BK1センシングクロック発生回路
とBK3センシングクロック発生回路は、行アドレスバッ
ファから行アドレス信号RA7,▲▼及び▲▼
と後述するクロックφＳを入力する。ブロックBK1とBK3
とのメモリセルに記憶されたデータを感知するセンシン
グ動作クロックを発生する。
また、BK2センシングクロック発生回路とBK4センシング
クロック発生回路は、行アドレスバッファから行アドレ
ス信号▲▼,RA7及びRA8とクロックφＳとを入力
することによりブロックBK2とBK4とのメモリセルに記憶
されたデータを感知するセンシング動作クロックを発生
する。
従って、行アドレス信号▲▼とRA8とによってブ
ロックBK1とBK3又はブロックBK2とBK4が選択される。
また後述するように、行アドレス信号▲▼,RA7と
によって上記選択されたブロック中の外部セルアレイ又
は内部セルアレイ中の選択されたメモリセルからデータ
のセンシング動作が遂行される。
前述した領域以外の領域10には、列アドレスバッファと
４メガDRAM動作に必要なクロック発生器，データに対す
る入出力バッファを内蔵する。
第２図は第１図の４個のブロックBK1〜BK4中の何れかの
ブロックで左側一つの例を示した図面である。
右側の一つの列も第２図と同一な構成であることを留意
しなければならない。ビットライン47と77とは分離トラ
ンジスタ60のチャンネル通路を通じて接続されており、
ビットライン48と78とは分離トランジスタ61のチャンネ
ル通路を通じて接続されている。
上記分離トランジスタ60と61とはすべてＮ型チャンネル
MOSトランジスタ（以下“NMOSトランジスタ”と称す
る）であり、伝達ゲート回路140を構成する。上記分離
トランジスタ60と61との各ゲートには分離クロックφIS
Oが印加される。ビットライン47,48は各々外部ビットラ
インBLO及び▲▼とし、ビットライン77,78は各々
内部ビットラインBLI及び▲▼と称する。
外部ビットライン対BLOと▲▼との最外側端部に
は第１等化回路100が接続される。第２等化回路100はノ
ード30と外部ビットラインBLOとの間にチャンネル通路
が接続されたNMOSトランジスタ32と、ノード30と外部ビ
ットライン▲▼との間にチャンネル通路が接続さ
れたNMOSトランジスタ33と外部ビットラインBLOと▲
▼との間にチャンネル通路が接続されたNMOSトラン
ジスタ34とから構成される。
また、上記NMOSトランジスタ32,33,34のすべてのゲート
はノード31に共通に接続されて等化クロックφEQが印加
される。
また、外部ビットラインBLOと▲▼との間にはＰ
チャンネルMOS（以下、“PMOS"と称する）トランジスタ
36,37のチャンネル通路が接続ノード38を通じて直列に
接続されており、上記トランジスタ36,37の各々のゲー
トは上記外部ビットラインBLOと▲▼とに各々交
差されるように接続されている。
また、上記PMOSトランジスタ36,37は第２リストア回路1
10を構成する。
上記接続ノード38には、後述する第２リストアクロック
LA1が印加される。外部ビットライン対BLOと▲▼
との右側に端部にはNMOSトランジスタ50と51との各々の
チャンネル通路が接続ノード52を通じて上記ビットライ
ンBLOと▲▼との間に直列に接続されており、上
記トランジスタ50と51との各ゲートは上記ビットライン
BLOと▲▼とに交差に接続されている。
上記NMOSトランジスタ50,51は、第２感知増幅回路130を
構成する。また上記接続ノード52には、第２感知クロッ
ク▲▼が印加される。また、上記第２リストア回
路110と第２感知増幅回路130との間の外部ビットライン
対BLOと▲▼とには、外部セルアレイ120を構成す
るメモリセル40,41が公知の折り畳みビットライン（fol
ded bit line）方式で接続されている。各メモリセル
は、一つのNMOSトランジスタ45と一つのストレージキャ
パシタ46とから構成されている。
内部ビットライン対BLIと▲▼とは各々NMOSトラ
ンジスタの伝達トランジスタ95と96を通じてI/Oバスラ
イン97および▲▼バスライン98にチャンネル通路
が接続されている。
上記伝達トランジスタ95,96とのゲートは、すべて列デ
コーダから列を選択する信号φCDが印加される。
伝達ゲート回路140と接続される内部ビットライン対BLI
と▲▼との間には、NMOSトランジスタ68と69との
各チャンネル通路が接続ノード65を通じて直列接続さ
れ、上記NMOSトランジスタ68と69との各ゲートは上記ビ
ットラインBLIと▲▼とに交差に接続される。
また、接続ノード65には第１感知クロック▲▼が
印加された。
上記NMOSトランジスタ68と69とは、第１感知増幅回路15
0を構成する。また、上記伝達トランジスタ95,96と第１
感知増幅回路150との間の内部ビットラインBLIと▲
▼との間にチャンネル通路が接続されたNMOSトランジ
スタ90とから構成された第１等化回路180が接続され、
上記NMOSトランジスタ90のゲートには、等化クロックφ
EOが印加される。
また、上記第１感知増幅回路150と分離トランジスタ60,
61との間の内部ビットラインBLIと▲▼との間に
はチャンネル通路が接続ノード82を通じて直列接続さ
れ、各ゲートが上記ビットラインBLIと▲▼とに
交差に接続されたPMOSトランジスタ80と81とで構成され
た第１リストア回路170が接続される。
上記分離トランジスタ60,61と第１リストア回路170との
間の内部ビットラインBLIと▲▼とには一つのNMO
Sトランジスタ75と一つのストレージキャパシタ76とか
ら構成されたメモリセル70及び71が折り畳みビットライ
ン方式で接続された内部セルアレイ160が接続される。
上記において、ストレージキャパシタの一端は、Vcc/2
に接続され、メモリセルのNMOSトランジスタのゲートに
は、行デコーダから行メモリセルを選択するワードライ
ン選択クロックφWLO1,φWLI1等が印加される。
また、本発明においては、セルアレイにダミセルが使用
されないことを留意しなければならない。上記において
第１リストア手段のPMOSトランジスタ80,81の幾何学的
な大きさが上記第２リストア手段のPMOSトランジスタ3
6,37の幾何学的な大きさよりももっと大きく構成され
る。
第３図は、本発明により第２図の使用クロックを発生す
るセンシングクロック発生回路の実施例を示した図面で
ある。
第３図のセンシングクロック発生回路12は、第１図のブ
ロックBK1とBK3とに使用される場合、ライン280,290,28
5,286には行アドレス▲▼が印加され、ブロックB
K2とBK4とに使用される場合、ライン280,290,285,286に
はRA8が印加されることを留意しなければならない。
また、ライ283,293及び284には、各々行アドレス信号▲
▼,RA7及びクロックφＳが印加され、端子281と2
91とには5Vの電源供給電圧Vccが印加される。また、端
子310と320にはVcc/2（2.5V）が印加される。
また、参照番号202,203,204,20は、各々インバータで構
成された遅延回路であり、参照番号206と207とは各々等
化回路である。
参照番号230,240,250,252,260,261,270,271,272はすべ
てNANDゲートであり、参照番号231,232,234,241,242,24
4,251,253,254,263及び273はすべてインバータである。
上記各NANDゲートは、第4A図に図示したようなPMOSトラ
ンジスタ401と402及びNMOSトランジスタ403と404とを使
用した２入力IN1,IN2,1出力（OUT）のCMOS・NANDゲート
が使用される。
また、上記各インバータは、第4B図に図示したようにPM
OSトランジスタ405とNMOSトランジスタ40とから構成さ
れたCMOSインバータが使用される。
上記NANDゲートとインバータとは公知の回路であること
を留意しなければならない。
第３図に図示したセンシングクロック発生回路12の動作
を詳細に説明する。
行アドレス信号RA8（又は▲▼）が“ロー”状態
（Vss電圧）である時、NANDゲート252の出力は“ハイ”
状態（Vcc電圧）になる。
従って、二つのインバータ253と254とを通じてライン30
1から出力する分離クロックφISOは“ハイ”状態にな
る。
また、NAND230と240との出力はすべて“ハイ”状態にな
る。
従って、インバータ231,232とインバータ241,242を通じ
てCMOSトランジスタ233と243とのゲートはすべて“ハ
イ”状態になり、上記二つのトランジスタ233と243はす
べて“OFF"状態となる。
また、NANDゲート262と272との出力がすべて“ハイ”状
態であるため、インバータ263と373との出力はすべて
“ロー”状態になり、NMOSトランジスタ264と274はすべ
てOFF状態になる。
また、インバータ234と244との出力はすべて“ハイ”状
態になるので等化回路206を構成するNMOSトランジスタ3
11,312,313と等化回路207を構成するNMOSトランジスタ3
21,322,323はすべて“ON"状態になる。
従って、ライン302と303、そしてライン304と305とはす
べて等化されてVcc/2となる。すなわち、第２感知クロ
ック▲▼，第２リストアクロックLA1,第１リスト
アクロックLA2及び第１感知クロック▲▼はすべ
てVcc/2としてプリチャージされる。
また、ライン282と292もすべて“ハイ”状態であるた
め、NANDゲート250の出力は、“ロー”状態であり、イ
ンバータ251の出力は“ハイ”状態になる。また、遅延
回路202と203との出力もすべて“ハイ”状態であり、遅
延回路204と205とは“ロー”状態を維持する。
以後、行アドレス信号RA8（又は▲▼）が“ハ
イ”状態になり、行アドレス信号RA7が“ロー”状態▲
▼は“ハイ”状態）になると、NANDゲート250と
インバータ251とから構成されるANDゲートの出力の“ハ
イ”状態によってライン301に出力する分離クロックφ
Ｓが“ロー”状態と変わる。
また、ライン280と290とがすべて“ハイ”状態であるた
め、等化回路205と207とは等化動作を中断する。その
後、クロックφＳが“ハイ”状態になると、NANDゲート
260の出力が“ロー”状態になり、NANDゲート261の出力
は“ハイ”状態,NANDゲート262の出力は“ロー”状態に
なる。
従って、ゲートが“ハイ”状態であるNMOSトランジスタ
264は“ON"状態になるので、第２感知クロック▲
▼が“ロー”状態になる。その次遅延回路204の出力は
“ハイ”状態になり、NANDゲート230の出力は“ロー”
状態になる。
従って、ゲートが“ロー”状態であるPMOSトランジスタ
233は、ON状態になり、第２リストアクロックLA1が“ハ
イ”状態になる。
また、ライン282は“ロー”状態であるので、インバー
タ251の出力は“ロー”状態であり、分離クロックφISO
は“ハイ”状態に変わる。その後、ライン282の“ロ
ー”状態によって、遅延回路203の出力は“ロー”状態
になり、NANDゲート271の出力は“ハイ”状態になり、N
ANDゲート272の出力は“ロー”状態になる。従って、ゲ
ートが“ハイ”状態であるNMOSトランジスタ274は、“O
N"状態になり、第１感知クロック▲▼は“ロー”
状態に変わる。その次遅延回路205の出力は“ハイ”状
態になりNANDゲート240の出力は“ロー”状態になる。
従って、ゲートが“ロー”状態であるPMOSトランジスタ
243は“ON"状態になり、第１リストアクロックLA2は
“ハイ”状態になる。
一方、行アドレス信号RA8（又は▲▼）が“ロ
ー”で“ハイ”に変わり、RA7は“ハイ”状態、クロッ
クφＳが“ハイ”状態になると順次的に分離クロックφ
ISOは“ロー”状態、第１感知クロック▲▼は
“ロー”状態、第１リストアクロックは“ハイ”状態、
分離クロックφISOは“ハイ”状態、第２感知クロック
▲▼は“ロー”状態、そして第３リストアクロッ
クLA1は“ハイ”状態になる。
第５図は第２図及び第３図の各部分の動作タイミング図
を示す図面である。
以下、第２図の動作を第５図のタイミング図を参照して
詳細に説明する。
時間t1前の行アドレスストローブ▲▼が“ハイ”
状態であるとき、行アドレス信号RA8そして▲▼,
RA7（そして▲▼）はすべて“ロー”状態であ
り、等化クロックφEQの“ハイ”状態によってプリチャ
ージサイクルを維持する。そうすると、分離クロックφ
ISOは“ハイ”状態になり、第３等化回路100を構成する
NMOSトランジスタ32,33,34はすべて“ON"状態になり、
第１等化回路180を構成するNMOSトランジスタ90も“ON"
状態になる。
したがって、外部ビットライン対BLOと▲▼の内
部ビットライン対BLIと▲▼とはすべてVcc/2にプ
リチャージされる。
時間t1で▲▼が“ロー”状態（アクティブサイク
ル）になった後、アドレスが入力される。
時間t2に行アドレス信号RA8（又は▲▼）が“ハ
イ”状態になり、行アドレス信号RA7が“ロー”状態に
なったとすると、アドレスの入力時に図示されていない
クロック発生回路で発生される等化クロックφEQは“ロ
ー”状態になる。
また、分離クロックφISOも“ロー”状態になる。
従って、上記第１及び第２等化回路180と100とはOFF状
態になり、分離トランジスタ60と61はすべてOFF状態に
なる。
その後、外部セルアレイ120を選択するワードライン選
択クロックφLO1がVcc＋2VT（VTは閾値電圧）となる。
もし、メモリセル40のストレージキャパシタに“1"
（“ハイ”状態）が充電されるとするとNMOSトランジス
タ45のON状態に電荷分配によって外部ビットラインBLO
は参照番号500のようにVcc/2から約200mV増加された電
圧を示すようになる。
第４図の使用クロックφＳは、上記ワードライン選択信
号を遅延された信号であることを留意しなければならな
い。時間t3でクロックφＳが“ハイ”状態になると、前
述したように時間t4で第２感知クロック▲▼が
“ロー”状態（501）になり、時間t5で第２リストアク
ロックLA1が“ハイ”状態（502）になる。従って、時間
t4とt5との間で第２感知増幅回路130が動作して外部ビ
ットライン▲▼は“ロー”状態（505）で放電す
る。
また、時間t5後にはリストア回路110が動作して外部ビ
ットラインBLOはVcc（506）で増幅され上記メモリセル4
0をリストアする。
上記LA1が“ハイ”状態になるので、前述したように、
時間t6で分離クロックφISOは“ハイ”状態になり、分
離トランジスタ60と61とはすべてON状態になる。従っ
て、外部ビットラインBLO及び▲▼の充電された
電荷は内部ビットラインBLI及び▲▼に伝達され
る（第５図の507及び508）。時間t7での第１感知クロッ
ク▲▼が“ロー”状態（503）になり、時間t8で
第１リストアクロックLA2が“ハイ”状態（504）になる
と、上記伝達された電荷は第１感知増幅器130と第１リ
ストア回路170とによって内部ビットライン対BLIと▲
▼とは各々VccとVssとに増幅され、上記メモリセル
40をリストアし列デコーダで出力する列選択信号φCDに
よって伝達トランジスタ95と96とを通じてI/Oバスライ
ン97と98とに出力する。
一方、時間t2で行アドレス信号RA8（又は▲▼）
が“ハイ”状態であり、RA7が“ハイ”状態になると等
化クロックφEQは“ロー”状態になり、分離クロックφ
ISOも“ロー”状態になる。従って、第１及び第２等化
回路180,100と分離トランジスタ60,61とはOFF状態にな
り、第１セルアレイ160中の何れか一つのメモリセル70
を選択するワードライン選択クロックφWLI1がVcc＋2VT
になる。
メモリセル70のストレージキャパシタ76に“1"（Vcc）
が記憶されているとしたら、上記充電電荷は内部ビット
ライBL1を参照番号500のように充電する。
その後、前述したようにクロックφＳが“ハイ”状態に
なると、時間t4で第１感知クロック▲▼が“ロ
ー”状態になり（501）、第１感知増幅回路150が動作す
ることにより、内部ビットライン▲▼はVss（50
5）に放電をする。
その後、時間t5でリストアクロックLA2が“ハイ”状態
（502）になると第１リストア回路170が動作して内部ビ
ットラインBL1をVcc（506）に増幅し、上記メモリセル7
0をリストする。その後時間t6で上記分離クロックφISO
は“ハイ”状態になる。
従って、上記内部ビットラインBL1の充電電荷は外部ビ
ットラインBLOに伝達され、外部ビットライン▲
▼のVcc/2に充電された電荷は、内部ビットライン▲
▼に放電する。
その後、時間t7と時間t8とで第２感知クロック▲
▼と第２リストアクロックLA1とは各々“ロー”状態（5
03）と“ハイ”状態（504）になり、第１及び第２感知
増幅回路150,130と第１及び第２リストア回路170,110と
がすべて動作することにより上記ビットラインBLOとBLI
及びビットライン▲▼と▲▼とを各々Vcc
とVssとに増幅し、上記メモリセル70をリストアする。
その後前述したように、内部ビットラインの充電電荷は
伝達トランジスタ95,96を通じてI/Oバスライン97と98と
に出力する。
アクティブサイクルが終わった時間t9で▲▼が
“ハイ”状態になると、上記ワードライン選択クロック
φWLO1又はφWLI1は“ロー”状態になり、行アドレス信
号RA8（そして▲▼）及びRA7（そして▲
▼）はすべて“ロー”になり、等化クロックφEQは、
“ハイ”状態になってプチャージサイクルになる。そう
すると、第１及び第２感知クロック▲▼及び▲
▼と第１及び第２リストアクロックLA2及びLA1はす
べてVcc/2となり、ビットライン対もすべてVcc/2にプリ
チャージされる。
DRAMのリードモディファイライトサイクル時には分割さ
れた内部及び外部ビットラインBL1,▲▼,BLO,▲
▼のデータが入・出力ライン97,98から入ってく
る修正されたデータに変わる。すなわち、上記内部及び
外部ビットラインBL1,▲▼,BLO,▲▼のデ
ータが“ハイ”レベルから“ロー”レベルに、又は“ロ
ー”レベルから“ハイ”レベルに修正される。この時、
センシング回路とリストア回路とを構成するＮ形,P形ラ
ッチ回路のNMOSトランジスタとPMOSトランジスタとのド
レイン−ソース間の電流比は、IP/INである。
従って、Ｎ形ラッチ回路を駆動するピットライン間の電
圧は、Ｐ形ラッチ回路より高くなければならない。これ
により、入・出力ライン97,98に最も多く隣接されて配
置される第１感知増幅回路150は、内部ビットラインBL
I,▲▼での抵抗による影響と上記内部ビットライ
ンBLI,▲▼間のキャパシタンスによる影響を最小
限に受けるようになるので、速く動作される。
また上記第１感知増幅回路150の次端に連結される第１
リストア回路170によるリストア動作はＰ形ラッチ回路
を構成するPMOSトランジスタのドレイン−ソース間の電
流IPが上記第１感知増幅回路のNMOSトランジスタのドレ
イン−ソース間の電流INよりは小さいため、第１リスト
ア回路170は無理なく迅速にフリップされる。
その後、内部ビットランインBLI,▲▼の修正され
たレベルに内部セルアレイブロック150の該当にセルの
データを修正した後、伝達ゲート回路140によって分離
される外部ビットラインBLO,▲▼のデータを修正
する。
この時にも、上記したように同様に、第２感知増幅回路
130が伝達ゲート回路140に最も近く隣接されているた
め、データセンシング用の第２感知増幅回路130の迅速
な動作に難しさがない。
一方、データをリストアする第２リストア回路110は、
入・出力ライン97,98で一番遠く離れているが、その迅
速なフリップ動作には上述した通りに無理がない。
特に、第２リストア回路110を構成するトランジスタの
サイズが上記第１リストア回路170のトランジスタのサ
イズより相対的に小さくなるため、入・出力ライン97,9
8の修正されたデータを容易に書き込みするようにな
る。
〔発明の効果〕
以上説明したような本発明は、データのセンシングスピ
ードとビットライン間の電圧のマージンが向上され、リ
ードモディファイライトサイクル時に修正されたデータ
の伝達及びリストアが安定され、迅速になされるように
なるので、４メガDRAM以上の高密度メモリの製作が可能
になる特有の効果があるものである。
【図面の簡単な説明】
第１図は本発明によるCMOS・DRAMのチップ構成図、第２
図はメモリセル，ビットライン，感知増幅回路，リスト
ア回路，等化回路，入出力ラインとビットラインとの接
続を示した回路図、第３図は第２図の動作に必要なセン
シングクロックを発生するセンシングクロック発生回路
図、第４図は第３図の一つの構成部分として使用される
CMOSインバータの回路図、第５図はデータをメモリセル
から読出す時の第２図の動作タイミング図である。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】CMOS・DRAMにおいて、 行デコーダと、列デコーダと、一対の入出力バスライン
    と、一対の隣接して並行な内部ビットラインと、一対の
    隣接して平行な外部ラインと、上記一対の内部ビットラ
    インとこれに対応する一対の外部ビットラインを分離ク
    ロックに応答してアクティブサイクル中の所定時間に分
    離する分離手段と、上記一対の内部ビットラインと接続
    された複数のメモリセルを持っており、上記行デコーダ
    で出力する内部ワードライン選択クロックによって一つ
    のメモリセルを選択する内部セルアレイと、上記分離手
    段と反対の位置で上記内部セルアレイと接続された一つ
    の内部ビットラインと上記一対の入出力バスラインとの
    間に接続され、上記列デコーダから列選択クロックに対
    応して上記ビットラインを選択する伝達手段と、上記伝
    達手段と上記内部セルアレイとの間の一対の内部ビット
    ライン間に接続され、第１感知クロックに応答して上記
    内部ビットライン上の電圧差を感知増幅する第１感知増
    幅手段と、上記内部セルアレイと上記第１感知増幅手段
    との間の内部ビットライン対の間に接続され、第１リス
    トアクロックに応答して上記増幅された電圧を充分に増
    幅し、選択されたメモリセルにリストアする第１リスト
    ア手段と、上記一対の外部ビットラインの端部に接続さ
    れ、プリチャージサイクル中の等化クロックを入力して
    上記外部ビットラインと内部ビットラインとを電源供給
    電圧の半分に等化する等化手段と、上記の一対の外部ビ
    ットラインと接続された複数のメモリセルを持ってお
    り、上記行デコーダで出力する外部ワードライン選択ク
    ロックによって一つのメモリセルを選択する外部セルア
    レイと、上記外部セルアレイと上記分離手段との間の一
    対の外部ビットラインの間に接続され、第２感知クロッ
    クに応答して上記外部ビットライン上の電圧差を感知増
    幅する第２感知増幅手段と、上記外部セルアレイと上記
    等化手段との間の一対の外部ビットライン間に接続さ
    れ、第２リストアクロックに応答して上記増幅された電
    圧を充分に増幅し、選択されたメモリセルにリストアす
    る第２リストア手段と、アクティブサイクル中の上記外
    部セルアレイの何れかのメモリセルが選択された時、第
    ２感知手段，第２リストア手段，分離手段，第１感知手
    段，第１リストア手段の順序で動作し、上記内部セルア
    レイの何れかのメモリセルが選択された時、第１感知手
    段，第１リストア手段，分離手段，第２感知手段，第２
    リストア手段の順序で動作するように、上記第１及び第
    ２感知クロック，分離クロック及び第１及び第２リスト
    アクロックを発生するセンシングクロック発生手段を具
    備することを特徴とするCMOS・DRAM装置。
  2. 【請求項２】上記第１及び第２感知手段は、各ゲートが
    一対のビットラインに交差に接続され、チャンネル通路
    が直列に接続されて上記ビットラインに接続され、上記
    チャンネル通路の接続点は各々第１感知クロック及び第
    ２感知クロックが印加される一対のNMOSトランジスタで
    構成され、上記第１及び第２リストア手段は各ゲートが
    一対のビットラインに交差に接続され、チャンネル通路
    の接続点は各々第１リストアクロック及び第２リストア
    クロックが印加される一対のPMOSトランジスタで構成す
    ることを特徴とする請求項１記載のCMOS・DRAM装置。
  3. 【請求項３】上記第２リストア手段のトランジスタのサ
    イズが上記第１リストア回路のトランジスタのサイズよ
    り相対的に小さく構成したことを特徴とする請求項２記
    載のCMOS・DRAM装置。
  4. 【請求項４】上記第２感知増幅回路のトランジスタのサ
    イズを上記第１感知増幅回路のトランジスタのサイズよ
    り相対的に小さく構成したことを特徴とする請求項２記
    載のCMOS・DRAM装置。
  5. 【請求項５】上記第２リストア回路は、上記外部セルア
    レイと第２感知増幅回路との間の一対の外部ビットライ
    ン間に連結することを特徴とする請求項１ないし４の何
    れかの項に記載のCMOS・DRAM装置。
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