JPH06103753A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH06103753A JPH06103753A JP4246908A JP24690892A JPH06103753A JP H06103753 A JPH06103753 A JP H06103753A JP 4246908 A JP4246908 A JP 4246908A JP 24690892 A JP24690892 A JP 24690892A JP H06103753 A JPH06103753 A JP H06103753A
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 強誘電体と層状になされる非線形抵抗体の電
流電圧特性の最適な値を具体化することにより、実際に
デバイスとして実現可能な強誘電体メモリを提供する。 【構成】 強誘電体薄膜と非線形電流電圧特性を有する
抵抗体薄膜とを層状構造に形成した単位メモリセルが該
メモリセルの上、下で互いに直交するように形成された
Ｘ、Ｙストライプ電極の各交点に配置され構成された単
純マトリックス構造の強誘電体メモリにおいて、前記非
線形電流電圧特性を有する抵抗体薄膜が、１マイクロア
ンペアの電流を流したときの電圧が約１ボルトから６ボ
ルトとなる様な電流電圧特性を有することを特徴とす
る。
流電圧特性の最適な値を具体化することにより、実際に
デバイスとして実現可能な強誘電体メモリを提供する。 【構成】 強誘電体薄膜と非線形電流電圧特性を有する
抵抗体薄膜とを層状構造に形成した単位メモリセルが該
メモリセルの上、下で互いに直交するように形成された
Ｘ、Ｙストライプ電極の各交点に配置され構成された単
純マトリックス構造の強誘電体メモリにおいて、前記非
線形電流電圧特性を有する抵抗体薄膜が、１マイクロア
ンペアの電流を流したときの電圧が約１ボルトから６ボ
ルトとなる様な電流電圧特性を有することを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、画像ファイル、音声フ
ァイル等に適用可能な大容量固体不揮発性メモリに係
り、特に非選択セルの記憶状態を破壊しないで書き込み
読み出し可能な強誘電体メモリに関する。
ァイル等に適用可能な大容量固体不揮発性メモリに係
り、特に非選択セルの記憶状態を破壊しないで書き込み
読み出し可能な強誘電体メモリに関する。
【０００２】
【従来の技術】従来、図１に示すようなヒステリシス特
性を有する強誘電体材料の分極特性を利用した強誘電体
メモリが知られている。
性を有する強誘電体材料の分極特性を利用した強誘電体
メモリが知られている。
【０００３】このヒステリシス特性によれば、強誘電体
材料に電圧Ｖを印加して、一度分極させると、電圧を
“０”に戻しても、図示Ａ点またはＣ点で示される残留
分極値Ｐｒの状態を保持する。
材料に電圧Ｖを印加して、一度分極させると、電圧を
“０”に戻しても、図示Ａ点またはＣ点で示される残留
分極値Ｐｒの状態を保持する。
【０００４】従って、Ａ点、又はＣ点で示される残留分
極値の各々にデジタル信号の“１”、“０”を対応させ
ることにより、メモリとして機能させることができる。
極値の各々にデジタル信号の“１”、“０”を対応させ
ることにより、メモリとして機能させることができる。
【０００５】このような特性を利用して、情報の記録を
行う場合は、抗電圧Ｖｃを超える充分な大きさの電圧Ｖ
ｓ（飽和電圧）を印加することによって、“０”が記録
され、また、抗電圧−Ｖｃを超える充分な大きさの電圧
−Ｖｓ（飽和電圧）を印加し、“１”の状態を記録す
る。
行う場合は、抗電圧Ｖｃを超える充分な大きさの電圧Ｖ
ｓ（飽和電圧）を印加することによって、“０”が記録
され、また、抗電圧−Ｖｃを超える充分な大きさの電圧
−Ｖｓ（飽和電圧）を印加し、“１”の状態を記録す
る。
【０００６】この“１”の状態が記録されている場合
に、正の読み出しパルスＶｓを印加すると、分極状態が
点Ａから点Ｃに転移する。この時、両分極差２Ｐｒに相
当する電荷が放出される。
に、正の読み出しパルスＶｓを印加すると、分極状態が
点Ａから点Ｃに転移する。この時、両分極差２Ｐｒに相
当する電荷が放出される。
【０００７】一方、“０”の状態にあるときはＣ→Ｂ→
Ｃと分極状態が変化するので両分極差はゼロである。
Ｃと分極状態が変化するので両分極差はゼロである。
【０００８】従って、正の電圧印加によって発生する電
荷量を検出することにより、記憶状態が“１”か“０”
かを読み出すことができる。
荷量を検出することにより、記憶状態が“１”か“０”
かを読み出すことができる。
【０００９】図２は前述した分極を利用した従来構造の
メモリ装置の具体的な構成を示す図である。
メモリ装置の具体的な構成を示す図である。
【００１０】図２（ａ）は単純マトリックス構造、同図
（ｂ）はアクティブマトリックス構造である。
（ｂ）はアクティブマトリックス構造である。
【００１１】このメモリは、支持体となる基板１の面上
に互いに交差した一対のストライプ状の下部電極２、上
部電極３が配置され、この両電極２、３間に強誘電体薄
膜４が設けられて、上下ストライプ電極２、３の交差点
にメモリセルが構成される。
に互いに交差した一対のストライプ状の下部電極２、上
部電極３が配置され、この両電極２、３間に強誘電体薄
膜４が設けられて、上下ストライプ電極２、３の交差点
にメモリセルが構成される。
【００１２】このようなメモリはストライプ電極２、３
に書き込み、または読み出し電圧を印加させるもので、
液晶表示装置にならって単純マトリックス方式と称され
ている。
に書き込み、または読み出し電圧を印加させるもので、
液晶表示装置にならって単純マトリックス方式と称され
ている。
【００１３】図２（ｃ）はアクティブマトリックス構造
のメモリ装置の等価回路を示す。
のメモリ装置の等価回路を示す。
【００１４】図３に前記単純マトリックス構造が３×３
のマトリックスの場合を示す。
のマトリックスの場合を示す。
【００１５】図３（ａ）はセル配置図、同図（ｂ）は等
価回路図である。
価回路図である。
【００１６】今、図３（ａ）に示すＡ２端子にＶ／２、
Ｂ３端子に−Ｖ／２の電圧を各々印加すると、セルＣ３
２に電圧Ｖがかかる。
Ｂ３端子に−Ｖ／２の電圧を各々印加すると、セルＣ３
２に電圧Ｖがかかる。
【００１７】前記セルＣ３２の記憶状態を読み出そうと
する時、Ｃ２２、Ｃ２１、Ｃ１２、Ｃ３３には２／５
Ｖ、Ｃ３１、Ｃ１１、Ｃ１３、Ｃ２３には１／５Ｖの電
圧が各々かかる。
する時、Ｃ２２、Ｃ２１、Ｃ１２、Ｃ３３には２／５
Ｖ、Ｃ３１、Ｃ１１、Ｃ１３、Ｃ２３には１／５Ｖの電
圧が各々かかる。
【００１８】なお、単純マトリックス構造がｎ×ｎの場
合、＋１／２Ｖ、−１／２Ｖの電圧がかかるストライプ
ラインに関わる非選択セルには（ｎ−１）／（２ｎ−
１）・Ｖが、それ以外の非選択セルには１／（２ｎ−
１）・Ｖの電圧が印加される。
合、＋１／２Ｖ、−１／２Ｖの電圧がかかるストライプ
ラインに関わる非選択セルには（ｎ−１）／（２ｎ−
１）・Ｖが、それ以外の非選択セルには１／（２ｎ−
１）・Ｖの電圧が印加される。
【００１９】このような電圧の印加により、強誘電体メ
モリセルの分極が反転しないように、即ち、抗電圧以下
になるように印加電圧を設定したとしても、図１の点線
に示すように電圧除去後、分極状態はＡ→Ｂ′→Ａ′と
減極することになる。
モリセルの分極が反転しないように、即ち、抗電圧以下
になるように印加電圧を設定したとしても、図１の点線
に示すように電圧除去後、分極状態はＡ→Ｂ′→Ａ′と
減極することになる。
【００２０】この現象は強誘電体の極めて原理的なもの
であり、従って、図２（ａ）に示した様な従来の単純マ
トリックス構造強誘電体メモリでは非選択セルの分極状
態の減極、即ち記憶状態の破壊を避けることは不可能で
あった。
であり、従って、図２（ａ）に示した様な従来の単純マ
トリックス構造強誘電体メモリでは非選択セルの分極状
態の減極、即ち記憶状態の破壊を避けることは不可能で
あった。
【００２１】
【発明が解決しようとする課題】そこで、本出願人らは
強誘電体薄膜と非線形抵抗体を有する抵抗体薄膜とを層
状構造に形成した単位メモリセルが、該メモリセルの
上、下で互いに直交するように形成されたＸ、Ｙストラ
イプ電極の各交点に配置され構成された単純マトリック
ス構造の強誘電体メモリを提案した（出願Ｎｏ．特願平
３−２３９６９６）。
強誘電体薄膜と非線形抵抗体を有する抵抗体薄膜とを層
状構造に形成した単位メモリセルが、該メモリセルの
上、下で互いに直交するように形成されたＸ、Ｙストラ
イプ電極の各交点に配置され構成された単純マトリック
ス構造の強誘電体メモリを提案した（出願Ｎｏ．特願平
３−２３９６９６）。
【００２２】これにおいて、前記単位メモリセルが、上
部ストライプ電極／非線形抵抗体／第二電極／ＰＺＴ／
下部ストライプ電極／シリコン酸化膜／半導体基板の積
層構造からなる強誘電体メモリが提案されている。
部ストライプ電極／非線形抵抗体／第二電極／ＰＺＴ／
下部ストライプ電極／シリコン酸化膜／半導体基板の積
層構造からなる強誘電体メモリが提案されている。
【００２３】しかし、前記提案には基本構成については
述べられているが、非線形抵抗体の電流電圧特性につい
ては、具体的にはなっていなかった。
述べられているが、非線形抵抗体の電流電圧特性につい
ては、具体的にはなっていなかった。
【００２４】すなわち、強誘電体薄膜と非線形電流電圧
特性を有する抵抗体薄膜とを層状構造になるように形成
された単位メモリセルが該メモリセルの上、下で互いに
直交するように形成されたＸ、Ｙストライプ電極の各交
点に配置され構成された単純マトリックス構造の強誘電
体メモリにおいて、前記単位メモリセルが、上部ストラ
イプ電極／非線形抵抗体／第二電極／ＰＺＴ／下部スト
ライプ電極／シリコン酸化膜／半導体積層基板構造から
なることを特徴とする強誘電体メモリにおいて、前記非
線形抵抗体の特性が不明確であり、実際にデバイスを製
造することが出来なかった。
特性を有する抵抗体薄膜とを層状構造になるように形成
された単位メモリセルが該メモリセルの上、下で互いに
直交するように形成されたＸ、Ｙストライプ電極の各交
点に配置され構成された単純マトリックス構造の強誘電
体メモリにおいて、前記単位メモリセルが、上部ストラ
イプ電極／非線形抵抗体／第二電極／ＰＺＴ／下部スト
ライプ電極／シリコン酸化膜／半導体積層基板構造から
なることを特徴とする強誘電体メモリにおいて、前記非
線形抵抗体の特性が不明確であり、実際にデバイスを製
造することが出来なかった。
【００２５】そこで、本発明は上記強誘電体メモリに対
して、有効な非線形抵抗体の電流電圧特性を具体的にす
ることにより、実際にデバイスとして製造することが可
能な強誘電体メモリを提供することを目的とする。
して、有効な非線形抵抗体の電流電圧特性を具体的にす
ることにより、実際にデバイスとして製造することが可
能な強誘電体メモリを提供することを目的とする。
【００２６】
【課題を解決するための手段及び作用】すなわち、本発
明では、電流電圧特性が明確な非線形抵抗体を積層した
単純マトリックス構造の強誘電体メモリを構成すること
により、メモリセル間のクロストークが無く、書き込み
／読み出し動作によって、非選択メモリセルの記憶状態
が破壊されないデバイスを実現する。
明では、電流電圧特性が明確な非線形抵抗体を積層した
単純マトリックス構造の強誘電体メモリを構成すること
により、メモリセル間のクロストークが無く、書き込み
／読み出し動作によって、非選択メモリセルの記憶状態
が破壊されないデバイスを実現する。
【００２７】先ず、本発明の強誘電体メモリ装置の概略
を説明する。
を説明する。
【００２８】図４に非線形抵抗体薄膜の電流電圧特性を
示し、強誘電体薄膜に積層する非線形抵抗体の基本特性
とメモリセル特性との関係について述べる。
示し、強誘電体薄膜に積層する非線形抵抗体の基本特性
とメモリセル特性との関係について述べる。
【００２９】この非線形抵抗体薄膜の電流電圧特性は正
負対称となるように構成される。
負対称となるように構成される。
【００３０】この非線形抵抗体は、例えば、層状構造が
中心対称な奇数のＺｎＯ−Ｂｉ2 Ｏ3 の繰り返し構造、
もしくは多結晶質等で構成できる。
中心対称な奇数のＺｎＯ−Ｂｉ2 Ｏ3 の繰り返し構造、
もしくは多結晶質等で構成できる。
【００３１】そして、図５には前記非線形抵抗体の等価
回路の例として、直並列回路を示す。
回路の例として、直並列回路を示す。
【００３２】ここで、Ｒｇは多結晶グレインの内部抵抗
であり、通常数オームである。Ｒｂ、Ｃｂは粒界層の直
流抵抗成分、静電容量成分であり、それぞれ数百オー
ム、約５００ｐＦ程度である。
であり、通常数オームである。Ｒｂ、Ｃｂは粒界層の直
流抵抗成分、静電容量成分であり、それぞれ数百オー
ム、約５００ｐＦ程度である。
【００３３】また、Ｒｉ、Ｃｉはグレインと粒界の界面
直流抵抗成分、静電容量成分であり、それぞれ１０7 〜
１０8 オーム、約１００ｐＦ程度の値を持つ。
直流抵抗成分、静電容量成分であり、それぞれ１０7 〜
１０8 オーム、約１００ｐＦ程度の値を持つ。
【００３４】この構成では、しきい値電圧Ｖｔｈ以下に
なると等価直流抵抗は非常に大きくなる。
なると等価直流抵抗は非常に大きくなる。
【００３５】従って、合成インピーダンスは非線形抵抗
体の等価容量Ｃｎｌで決定される。
体の等価容量Ｃｎｌで決定される。
【００３６】ここで、しきい値電圧とは非線形抵抗体が
ｏｆｆ状態（高抵抗状態）からｏｎ状態（低抵抗状態）
にスイッチングするときの電圧のことである。
ｏｆｆ状態（高抵抗状態）からｏｎ状態（低抵抗状態）
にスイッチングするときの電圧のことである。
【００３７】次に、前記非線形抵抗体と強誘電体薄膜と
を積層した場合のメモリ動作について説明する。
を積層した場合のメモリ動作について説明する。
【００３８】この場合、印加電圧Ｖｅｘを前記非線形抵
抗体と電気容量Ｃｆｅを持つ強誘電体薄膜とで分圧し、
強誘電体側にはＣｎｌ／（Ｃｎｌ＋Ｃｆｅ）・Ｖｅｘが
印加され、非線形抵抗体側にはＣｆｅ／（Ｃｎｌ＋Ｃｆ
ｅ）・Ｖｅｘが印加される。
抗体と電気容量Ｃｆｅを持つ強誘電体薄膜とで分圧し、
強誘電体側にはＣｎｌ／（Ｃｎｌ＋Ｃｆｅ）・Ｖｅｘが
印加され、非線形抵抗体側にはＣｆｅ／（Ｃｎｌ＋Ｃｆ
ｅ）・Ｖｅｘが印加される。
【００３９】従って、Ｃｎｌ＋Ｃｆｅの値が小さいほ
ど、強誘電体側に加わる電圧は小さくなり、非破壊読み
出しが効果的に行えるようになる。
ど、強誘電体側に加わる電圧は小さくなり、非破壊読み
出しが効果的に行えるようになる。
【００４０】一方、外部電圧が増加し、非線形抵抗体側
に加わる電圧Ｃｆｅ／（Ｃｎｌ＋Ｃｆｅ）・Ｖｅｘがし
きい値電圧Ｖｔｈを超えると急激に非線形抵抗体の抵抗
が低下し、それと同時に強誘電体側に加わる電圧Ｚｆｅ
／（Ｚｆｅ＋Ｚｎｌ）・Ｖｅｘが大きくなり、前記強誘
電体の抗電圧Ｖｃ以上になった時、分極反転する。
に加わる電圧Ｃｆｅ／（Ｃｎｌ＋Ｃｆｅ）・Ｖｅｘがし
きい値電圧Ｖｔｈを超えると急激に非線形抵抗体の抵抗
が低下し、それと同時に強誘電体側に加わる電圧Ｚｆｅ
／（Ｚｆｅ＋Ｚｎｌ）・Ｖｅｘが大きくなり、前記強誘
電体の抗電圧Ｖｃ以上になった時、分極反転する。
【００４１】従って、非選択セルの強誘電体に電圧が印
加されなくするためには、非線形抵抗体のオフ状態にお
いて、その電気容量が小さいほど良い。
加されなくするためには、非線形抵抗体のオフ状態にお
いて、その電気容量が小さいほど良い。
【００４２】
【実施例】先ず、本発明の強誘電体メモリ装置の構造に
ついて説明する。
ついて説明する。
【００４３】図９は本発明の強誘電体メモリ装置の単位
メモリセルである。
メモリセルである。
【００４４】この単位メモリセルの構造は、上部より上
部ストライプ電極１７／非線形抵抗体層１６／第２電極
１５／強誘電体層１４／下部ストライプ電極１３／シリ
コン基板表面酸化層１２／シリコン基板１１となってい
る。
部ストライプ電極１７／非線形抵抗体層１６／第２電極
１５／強誘電体層１４／下部ストライプ電極１３／シリ
コン基板表面酸化層１２／シリコン基板１１となってい
る。
【００４５】次に、どのような電流電圧特性を有する非
線形抵抗体が最適かを説明する。
線形抵抗体が最適かを説明する。
【００４６】図６は幾種かの非線形抵抗体を強誘電体単
一セルに直列に接続した場合のヒステリシス曲線の例で
あり、図示内側及び外側の曲線はそれぞれ２．５Ｖと５
Ｖの印加電圧単位での測定結果である。すなわち、測定
に際しては、印加電圧を２．５Ｖと５Ｖとで行ったもの
で、これは非選択セルにかかる最大の電圧は、選択セル
にかかる電圧の１／２となるためである。
一セルに直列に接続した場合のヒステリシス曲線の例で
あり、図示内側及び外側の曲線はそれぞれ２．５Ｖと５
Ｖの印加電圧単位での測定結果である。すなわち、測定
に際しては、印加電圧を２．５Ｖと５Ｖとで行ったもの
で、これは非選択セルにかかる最大の電圧は、選択セル
にかかる電圧の１／２となるためである。
【００４７】図６（ａ）は非線形抵抗体を有しない場合
のヒステリシス曲線である。
のヒステリシス曲線である。
【００４８】図のように２．５Ｖの電圧でもその分極状
態が大きく変化している。
態が大きく変化している。
【００４９】即ち、これは書き込み／読み出し動作によ
って、記憶状態が破壊されていることを示している。
って、記憶状態が破壊されていることを示している。
【００５０】図６（ｂ）は０．９Ｖのしきい値電圧（Ｖ
ｔｈ）を有する非線形抵抗体を接続した場合のヒステリ
シス曲線である。
ｔｈ）を有する非線形抵抗体を接続した場合のヒステリ
シス曲線である。
【００５１】これは非線形抵抗体のＶｔｈが小さすぎる
場合であり、２．５Ｖの印加電圧でもその分極状態が大
きく変化している。
場合であり、２．５Ｖの印加電圧でもその分極状態が大
きく変化している。
【００５２】図６（ｃ）は２．７６ＶのＶｔｈを有する
非線形抵抗体を接続した場合である。
非線形抵抗体を接続した場合である。
【００５３】これは、非線形抵抗体のＶｔｈが適正な値
の場合であり、印加電圧５Ｖのときは十分な分極を示し
ているが、印加電圧２．５Ｖのときはほとんど分極状態
を変化させてない。
の場合であり、印加電圧５Ｖのときは十分な分極を示し
ているが、印加電圧２．５Ｖのときはほとんど分極状態
を変化させてない。
【００５４】図６（ｄ）は６．２ＶのＶｔｈを有する非
線形抵抗体を接続した場合のヒステリシス曲線である。
線形抵抗体を接続した場合のヒステリシス曲線である。
【００５５】この場合はＶｔｈが大きすぎる場合で、印
加電圧５Ｖの場合でもその分極状態をほとんど変化させ
てない。
加電圧５Ｖの場合でもその分極状態をほとんど変化させ
てない。
【００５６】上記測定は図７に示す測定回路を用いて行
った。
った。
【００５７】上記測定結果をグラフに表したものを図８
に示す。
に示す。
【００５８】横軸は測定に用いた非線形抵抗体としての
ダイオードの１μＡでのしきい値電圧Ｖｔｈであり、縦
軸は分極２Ｐｒの、印加電圧２．５Ｖと５Ｖでの測定値
の比であり、単位は％である。
ダイオードの１μＡでのしきい値電圧Ｖｔｈであり、縦
軸は分極２Ｐｒの、印加電圧２．５Ｖと５Ｖでの測定値
の比であり、単位は％である。
【００５９】この図に於て、縦軸の数値が小さいものほ
ど５Ｖの印加電圧に比べて２．５Ｖの印加電圧でその分
極を変化させていないことになり、従って、より非破壊
読み出し的であると言える。この図より、１μＡの電流
を導通するのに要する電圧が約１〜６Ｖのしきい値電圧
Ｖｔｈを有する非線形抵抗体が最も有効であることが分
かる。
ど５Ｖの印加電圧に比べて２．５Ｖの印加電圧でその分
極を変化させていないことになり、従って、より非破壊
読み出し的であると言える。この図より、１μＡの電流
を導通するのに要する電圧が約１〜６Ｖのしきい値電圧
Ｖｔｈを有する非線形抵抗体が最も有効であることが分
かる。
【００６０】
【発明の効果】以上詳述したように本発明によれば、電
圧電流特性が具体化された非線形抵抗体薄膜を用いるこ
とにより、非選択セルの内容を破壊することなく書き込
み／読み出し可能な強誘電体メモリデバイスとして実際
に実現可能な強誘電体メモリを提供することができる。
圧電流特性が具体化された非線形抵抗体薄膜を用いるこ
とにより、非選択セルの内容を破壊することなく書き込
み／読み出し可能な強誘電体メモリデバイスとして実際
に実現可能な強誘電体メモリを提供することができる。
【図１】強誘電体材料の分極（ヒステリシス）特性を示
す図
す図
【図２】従来の強誘電体のメモリ構造と等価回路とを示
す図
す図
【図３】３×３単純マトリックス構造のセル配置図と等
価回路を示す図
価回路を示す図
【図４】本発明に用いる非線形抵抗体薄膜の電流電圧特
性を示す図
性を示す図
【図５】図４の非線形抵抗体の等価回路として直並列回
路を示す図
路を示す図
【図６】強誘電体単一セルに直列に接続する非線形抵抗
体の種別を変えたときのヒステリシス測定結果を示す図
体の種別を変えたときのヒステリシス測定結果を示す図
【図７】図６に用いる測定回路を示す図
【図８】図６の測定結果を表したグラフを示す図
【図９】本発明による強誘電体メモリの単位メモリセル
を示す図
を示す図
１１ シリコン基板 １２ シリコン基板表面酸化膜 １３ 下部ストライプ電極 １４ 強誘電体層 １５ 第２電極 １６ 非線形抵抗体層 １７ 上部ストライプ電極
Claims (1)
- 【請求項１】 強誘電体薄膜と非線形電流電圧特性を有
する抵抗体薄膜とを層状構造に形成した単位メモリセル
が該メモリセルの上、下で互いに直交するように形成さ
れたＸ、Ｙストライプ電極の各交点に配置されることに
より、構成された単純マトリックス構造の強誘電体メモ
リにおいて、 前記非線形電流電圧特性を有する抵抗体薄膜が、１マイ
クロアンペアの電流を流したときの電圧が約１ボルトか
ら６ボルトとなる様な電流電圧特性を有することを特徴
とした強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246908A JPH06103753A (ja) | 1992-09-16 | 1992-09-16 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246908A JPH06103753A (ja) | 1992-09-16 | 1992-09-16 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103753A true JPH06103753A (ja) | 1994-04-15 |
Family
ID=17155542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246908A Pending JPH06103753A (ja) | 1992-09-16 | 1992-09-16 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430656B1 (ko) * | 2000-07-27 | 2004-05-10 | 미쓰비시덴키 가부시키가이샤 | 비휘발성 반도체 기억 장치 |
| US7190339B2 (en) | 2003-01-17 | 2007-03-13 | Seiko Epson Corporation | Ferroelectric memory device and display drive IC |
-
1992
- 1992-09-16 JP JP4246908A patent/JPH06103753A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100430656B1 (ko) * | 2000-07-27 | 2004-05-10 | 미쓰비시덴키 가부시키가이샤 | 비휘발성 반도체 기억 장치 |
| US7190339B2 (en) | 2003-01-17 | 2007-03-13 | Seiko Epson Corporation | Ferroelectric memory device and display drive IC |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |