JPH06103784A

JPH06103784A - 高電位電源電圧降下検出回路

Info

Publication number: JPH06103784A
Application number: JP4248309A
Authority: JP
Inventors: Kazuto Koyou; 和人古用
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-17
Filing date: 1992-09-17
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】高電位電源電圧（Ｈレベル電源電圧）と低電位
電源電圧（Ｌレベル電源電圧）とが供給される集積回路
に内蔵されて、高電位電源電圧の降下を高速に検出する
ために使用される高電位電源電圧降下検出回路に関し、
簡単な構成で、高電位電源電圧の降下を検出することが
できるようにする。【構成】高電位電源電圧が最高電圧で安定している場合
には、キャパシタ２９は最高電圧−Ｖth-nに充電され
る。高電位電源電圧が最高電圧から降下を開始すると、
ｎＭＯＳトランジスタ２７＝ＯＦＦとなり、その後、高
電位電源電圧が最高電圧−Ｖth-n−Ｖth-pに降下する
と、ｐＭＯＳトランジスタ２８＝ＯＮとなり、キャパシ
タ２９が放電を開始し、高電位電源電圧降下検出信号が
出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高電位電源電圧（Ｈレ
ベル電源電圧）と低電位電源電圧（Ｌレベル電源電圧）
とが供給される集積回路に内蔵されて、高電位電源電圧
の降下を高速に検出するために使用される高電位電源電
圧降下検出回路に関する。

【０００２】集積回路の中には、外部電源から供給され
る高電位電源電圧及び低電位電源電圧のうち、高電位電
源電圧の電圧値を動作モードの種類によって異なる電圧
値とするものがある。

【０００３】例えば、半導体記憶装置であるＳＲＡＭ
（static random access memory）の中には、セルデー
タ保持モード時に供給される高電位電源電圧の電圧値
を、書込みモード時、読出しモード時、スタンバイ・モ
ード時に供給される高電位電源電圧の電圧値よりも低く
するものがある。

【０００４】例えば、このようなＳＲＡＭでは、書込み
モード時、読出しモード時、スタンバイ・モード時に
は、外部から供給される高電位電源電圧を内部で降圧し
てなる降圧電圧を内部高電位電源電圧として使用し、セ
ルデータ保持モード時には、外部から供給される高電位
電源電圧をそのまま内部電源電圧として使用するように
構成される。

【０００５】このようなＳＲＡＭでは、外部から供給さ
れる高電位電源電圧の電圧値が降下した場合、即ち、セ
ルデータ保持モードに設定される場合、これを直ちに検
出して、内部高電位電源電圧を降圧電圧から高電位電源
電圧に高速に切り換えることが求められる。このため、
高電位電源電圧の降下を高速に検出する高電位電源電圧
降下検出回路が必要とされる。

【０００６】

【従来の技術】従来、このような要請に応える高電位電
源電圧降下検出回路は提案されていない。そこで、例え
ば、図１５に示すような信号電位降下検出回路を利用す
ることが考えられる。

【０００７】図中、１は外部電源からの高電位電源電圧
が入力される高電位電源電圧入力端子、２は外部電源か
らの低電位電源電圧が入力される低電位電源電圧入力端
子、３は信号入力端子、４は遅延回路、５はインバー
タ、６、７はｐＭＯＳトランジスタ、８は抵抗、９は出
力端子である。

【０００８】図１６は、この信号電位降下検出回路の動
作を示す波形図であり、この信号電位降下検出回路は、
信号入力端子３に入力される信号がＨレベルからＬレベ
ルに降下した場合に出力端子９にＨレベルからなる信号
電位降下検出信号を出力するというものである。

【０００９】

【発明が解決しようとする課題】ここに、信号入力端子
３を高電位電源電圧入力端子１に接続して、この信号電
位降下検出回路を高電位電源電圧降下検出回路として利
用しようとしても、このようにすると、ｐＭＯＳトラン
ジスタ７のゲート・ソース間電圧ＶＧＳは常に０［Ｖ］
となり、ｐＭＯＳトランジスタ７は導通状態とならない
ため、出力端子９は常にＬレベルとなってしまい、高電
位電源電圧降下検出信号を出力させることはできない。
以下、導通状態をＯＮ、非導通状態をＯＦＦという。

【００１０】そこで、また、図１７に示すような信号電
位降下検出回路を利用することが考えられる。図中、１
０は高電位電源電圧入力端子、１１は低電位電源電圧入
力端子、１２は信号入力端子、１３はキャパシタ、１
４、１５は抵抗、１６はｐＭＯＳトランジスタ、１７は
出力端子である。

【００１１】図１８は、この信号電位降下検出回路の動
作を示す波形図であり、この信号電位降下検出回路は、
信号入力端子１２に入力される信号がＨレベルからＬレ
ベルに降下した場合に出力端子１７にＨレベルからなる
信号電位降下検出信号を出力するというものである。

【００１２】ここに、信号入力端子１２を高電位電源電
圧入力端子１０に接続して、この信号電位降下検出回路
を高電位電源電圧降下検出回路として利用しようとして
も、このようにすると、ｐＭＯＳトランジスタ１６のゲ
ート・ソース間電圧ＶＧＳは常に０［Ｖ］となり、ｐＭ
ＯＳトランジスタ１６はＯＮとはならないため、出力端
子１７は常にＬレベルとなってしまい、高電位電源電圧
降下検出信号を出力させることができない。

【００１３】本発明は、かかる点に鑑み、簡単な構成
で、高電位電源電圧の降下を検出することができるよう
にした高電位電源電圧降下検出回路を提供することを目
的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図でり、図中、１８は高電位電源電圧が入力される高電
位電源電圧入力端子、１９は低電位電源電圧が入力され
る低電位電源電圧入力端子、２０、２１はスイッチ素
子、２２はキャパシタ、２３は抵抗、２４は出力端子で
ある。

【００１５】ここに、スイッチ素子２０は、高電位電源
電圧が第１の電圧値である場合にはＯＮとされ、高電位
電源電圧が第１の電圧値から降下する場合にはＯＦＦと
されるものである。

【００１６】また、スイッチ素子２１は、高電位電源電
圧が第１の電圧値から第２の電圧値に降下するまではＯ
ＦＦとされ、高電位電源電圧が第１の電圧値から第２の
電圧値に降下した場合にはＯＮとされるものである。

【００１７】

【作用】本発明では、高電位電源電圧が第１の電圧値に
ある場合、スイッチ素子２０を介してキャパシタ２２は
充電される。この場合、スイッチ素子２１はＯＦＦを維
持するため、出力端子２４の電圧値は低電位電源電圧の
電圧値と同一となる。

【００１８】ここに、高電位電源電圧が第１の電圧値か
ら降下をはじめると、スイッチ素子２０はＯＦＦとな
る。また、スイッチ素子２１は、高電位電源電圧が第２
の電圧値に降下するまではＯＦＦを維持する。したがっ
て、この場合も、出力端子２４の電圧値は低電位電源電
圧の電圧値と同一となる。

【００１９】その後、高電位電源電圧が第２の電圧に降
下すると、スイッチ素子２１はＯＮとなるが、このよう
に、スイッチ素子２１がＯＮになると、キャパシタ２２
は、スイッチ素子２１を介して放電し、出力端子２４に
は低電位電源電圧の電圧値よりも高電圧の高電位電源電
圧降下検出信号が出力されることになる。

【００２０】

【実施例】以下、図２〜図１２を参照して、本発明の第
１実施例、第２実施例、第３実施例及び第３実施例の使
用例について説明する。

【００２１】第１実施例・・図２、図３図２は本発明の第１実施例を示す回路図であり、２５は
最高電圧をＶＡとする高電位電源電圧が入力される高電
位電源電圧入力端子、２６は低電位電源電圧が入力され
る低電位電源電圧入力端子、２７はｎＭＯＳトランジス
タ、２８はｐＭＯＳトランジスタ、２９はキャパシタ、
３０は抵抗、３１は出力端子である。

【００２２】図３は、この第１実施例の動作を示す波形
図であり、高電位電源電圧、低電位電源電圧、ノード３
２の電圧、高電位電源電圧降下検出信号（出力端子３１
の電圧）を示している。

【００２３】即ち、この第１実施例においては、高電位
電源電圧が最高電圧ＶＡで安定している場合には、ノー
ド３２の電圧は、ＶＡ−Ｖth-n（ｎＭＯＳトランジスタ
のスレッショルド電圧）となり、キャパシタ３２は、Ｖ
Ａ−Ｖth-nに充電される。

【００２４】この場合、ｐＭＯＳトランジスタ２８のゲ
ート電圧はＶＡとされているので、ｐＭＯＳトランジス
タ２８は、ゲート電圧＞ソース電圧となり、ＯＦＦを維
持する。したがって、この場合には、出力端子３１の電
圧は低電位電源電圧の電圧値となる。

【００２５】ここに、ｔ（時刻）＝Ｔ１で、高電位電源
電圧が最高電圧ＶＡから降下をはじめると、これに追随
してｎＭＯＳトランジスタ２７のゲート電圧も降下を始
めるが、この場合、ノード３２の電圧は、キャパシタ２
９によりＶＡ−Ｖth-nに維持されるので、ｎＭＯＳトラ
ンジスタ２７は、ゲート電圧−ソース間電圧＜Ｖth-nと
なり、ＯＦＦとなる。

【００２６】他方、ｐＭＯＳトランジスタ２８のゲート
電圧も降下をはじめるが、このｐＭＯＳトランジスタ２
８は、ゲート電圧＝ノード３２の電圧−Ｖth-p（ｐＭＯ
Ｓトランジスタのスレッショルド電圧）となるまでは、
ＯＮとはならない。

【００２７】したがって、高電位電源電圧がＶＡから降
下をはじめた後、ｐＭＯＳトランジスタ２８のゲート電
圧がＶＡ−Ｖth-n−Ｖth-pとなるまでは、出力端子３１
の電圧は、引き続き、低電位電源電圧の電圧値を維持す
る。

【００２８】ここに、ｔ＝Ｔ２で、高電位電源電圧が、
ＶＡ−Ｖth-n−Ｖth-pに降下すると、ｐＭＯＳトランジ
スタ２８＝ＯＮとなり、キャパシタ２９が放電を開始
し、この場合、抵抗３０が比較的高い抵抗値に設定され
ていると、出力端子３１には、図３に示すような放電特
性の高電位電源電圧降下検出信号が出力されて、高電位
電源電圧に降下があったことが検出される。

【００２９】なお、ｔ＝Ｔ３で、高電位電源電圧の降下
が終了すると、ノード３２の電圧＜高電位電源電圧＋Ｖ
th-pとなった時点で、ｐＭＯＳトランジスタ２８＝ＯＦ
Ｆとなり、出力端子３１の電圧は再び低電位電源電圧の
電圧値に向かって下降する。

【００３０】この第１実施例によれば、ｎＭＯＳトラン
ジスタ２７と、ｐＭＯＳトランジスタ２８と、キャパシ
タ２９と、抵抗３０とを形成するという簡単な構成で高
電位電源電圧の降下を高速に検出することができる。

【００３１】第２実施例・・図４、５図４は本発明の第２実施例を示す回路図であり、この第
２実施例においては、高電位電源電圧入力端子２５はダ
イオード接続されたｎＭＯＳトランジスタ３３を介して
ｐＭＯＳトランジスタ２８のゲートに接続されている。

【００３２】また、ｐＭＯＳトランジスタ２８のゲート
と低電位電源電圧入力端子２６との間には、ｎＭＯＳト
ランジスタ３３のＯＮ抵抗より十分に高い抵抗値のクラ
ンプ抵抗３４が接続されている。その他については、図
２に示す第１実施例と同様に構成されている。

【００３３】図５は、この第２実施例の動作を示す波形
図であり、高電位電源電圧、低電位電源電圧、ノード３
２の電圧、ノード３５の電圧及び高電位電源電圧降下検
出信号（出力端子３１の電圧）を示している。

【００３４】即ち、この第２実施例では、高電位電源電
圧が最高電圧ＶＡで安定している場合、ノード３２の電
圧はＶＡ−Ｖth-nとなり、キャパシタ２９はＶＡ−Ｖth
-nに充電される。また、この場合、ノード３５の電圧は
ＶＡ−Ｖth-nとなる。

【００３５】ここに、ｔ＝Ｔ１で、高電位電源電圧がＶ
Ａから降下をはじめると、ｎＭＯＳトランジスタ２７の
ゲート電圧も降下を始めるが、この場合、ノード３２の
電圧は、キャパシタ２９によりＶＡ−Ｖth-nに維持され
るので、ｎＭＯＳトランジスタ２７は、ゲート電圧−ソ
ース間電圧＜Ｖth-nとなり、ＯＦＦとなる。

【００３６】他方、ｐＭＯＳトランジスタ２８のゲート
電圧も降下をはじめるが、このｐＭＯＳトランジスタ２
８は、ゲート電圧＝ノード３２の電圧−Ｖth-pとなるま
では、ＯＮとはならない。

【００３７】したがって、高電位電源電圧がＶＡから降
下をはじめた後、ｐＭＯＳトランジスタ２８のゲート電
圧がＶＡ−Ｖth-n−Ｖth-pとなるまで、即ち、高電位電
源電圧がＶＡ−Ｖth-pとなるまでは、出力端子３１の電
圧は、引き続き、低電位電源電圧の電圧値を維持する。

【００３８】ここに、ｔ＝Ｔ４で、ノード３５の電圧
が、ＶＡ−Ｖth-n−Ｖth-pとなると、ｐＭＯＳトランジ
スタ２８＝ＯＮとなり、キャパシタ２９が放電を開始す
るので出力端子３１には、図５に示すような放電特性の
高電位電源電圧降下検出信号が出力されて、高電位電源
電圧に降下があったことが検出される。

【００３９】なお、ｔ＝Ｔ５で、高電位電源電圧の降下
が終了すると、ノード３２の電圧＜高電位電源電圧−Ｖ
th-n＋Ｖth-pとなった時点で、ｐＭＯＳトランジスタ２
８＝ＯＦＦとなり、出力端子３１の電圧は再び低電位電
源電圧の電圧値に向かって下降する。

【００４０】この第２実施例によれば、ｎＭＯＳトラン
ジスタ２７、３３と、ｐＭＯＳトランジスタ２８と、キ
ャパシタ２９と、抵抗３０、３４とを形成するという簡
単な構成で高電位電源電圧の降下を高速に検出すること
ができる。

【００４１】また、この第２実施例によれば、ノード３
５の電圧がＶＡ−Ｖth-n−Ｖth-pとなった時点で、即
ち、高電位電源電圧がＶＡ−Ｖth-pに降下した時点で、
高電位電源電圧降下検出信号を得ることができるので、
高電位電源電圧がＶＡ−Ｖth-n−Ｖth-pに降下した時点
で高電位電源電圧降下検出信号を得ることができるよう
に構成された第１実施例よりも高速に高電位電源電圧の
降下を検出することができる。

【００４２】第３実施例・・図６〜図８図６は本発明の第３実施例を示す回路図であり、この第
３実施例においては、高電位電源電圧入力端子２５とノ
ード３５との間に、容量値がノード３５の寄生容量より
も大きいキャパシタ３６が接続されており、その他につ
いては、第２実施例と同様に構成されている。

【００４３】ここに、第２実施例では、クランプ抵抗３
４を通してアイドリング電流が流れてしまう。このアイ
ドリング電流を少なく抑えるためには、クランプ抵抗３
４の抵抗値を大きくすれば良いが、このようにすると、
ノード３５に寄生する容量のディスチャージに時間を要
し、高電位電源電圧の急峻な降下に対して反応が遅くな
ってしまう。

【００４４】図７は、クランプ抵抗３４の抵抗値を高く
して、このクランプ抵抗３４に流れるアイドリング電流
を少なくした場合における、第２実施例の動作を示す波
形図であり、高電位電源電圧、低電位電源電圧、ノード
３２の電圧、ノード３５の電圧及び高電位電源電圧降下
検出信号（出力端子３１の電圧）を示している。

【００４５】これに対して、図８は、この第３実施例の
動作を示す図であり、この第３実施例では、高電位電源
電圧が最高電圧ＶＡで安定している場合、ノード３２の
電圧はＶＡ−Ｖth-nとなり、キャパシタ２９はＶＡ−Ｖ
th-nに充電される。また、この場合、ノード３５の電圧
はＶＡ−Ｖth-nとなる。

【００４６】ここに、ｔ＝Ｔ１で、高電位電源電圧がＶ
Ａから降下をはじめると、ｎＭＯＳトランジスタ２７の
ゲート電圧も降下を始めるが、この場合、ノード３２の
電圧はキャパシタ２９によりＶＡ−Ｖth-nに維持される
ので、ｎＭＯＳトランジスタ２７は、ゲート電圧−ソー
ス間電圧＜Ｖthとなり、ＯＦＦとなる。

【００４７】ここに、高電位電源電圧入力端子２５とノ
ード３５との間には、ノード３５の寄生容量よりも容量
値の大きいキャパシタ３６が接続されているので、この
キャパシタ３６のカップリング効果により、ノード３５
の電圧は、高電位電源電圧に追随して降下することにな
る。

【００４８】したがって、この第３実施例によれば、第
２実施例と同様に、ｔ＝Ｔ３で、即ち、高電位電源電圧
がＶＡ−Ｖth-pに下降した時点で、高電位電源電圧降下
検出信号を得ることができる。

【００４９】この第３実施例によれば、ｎＭＯＳトラン
ジスタ２７、３３と、ｐＭＯＳトランジスタ２８と、キ
ャパシタ２９、３６と、抵抗３０、３４とを形成すると
いう簡単な構成で高電位電源電圧の降下を高速に検出す
ることができる。

【００５０】また、この第３実施例によれば、高電位電
源電圧がＶＡ−Ｖth-pに降下した時点で、高電位電源電
圧降下検出信号を得ることができるので、高電位電源電
圧がＶＡ−Ｖth-n−Ｖth-pに降下した時点で高電位電源
電圧降下検出信号を得ることができるように構成された
第１実施例よりも高速に高電位電源電圧の降下を検出す
ることができる。

【００５１】また、この第３実施例によれば、クランプ
抵抗３４の抵抗値を高くすることができ、クランプ抵抗
３４に流れるアイドリング電流を第２実施例の場合より
も少なく抑えることができる。

【００５２】第３実施例の使用例・・図９〜図１２図９は本発明の第３実施例の使用例を示す図であり、Ｓ
ＲＡＭを示している。このＳＲＡＭは、書込みモード
時、読出しモード時及びスタンバイ・モード時には、外
部から供給される高電位電源電圧ＶＣＣを内部で降圧し
てなる降圧電圧を内部高電位電源電圧ＶＤＤとして使用
し、セルデータ保持モード時には、外部から供給される
降下された外部高電位電源電圧ＶＣＣをそのまま内部高
電位電源電圧ＶＤＤとして使用するというものである。

【００５３】図中、３７はチップ本体、３８は第３実施
例による高電位電源電圧降下検出回路であり、外部電源
から供給される高電位電源電圧ＶＣＣの降下を検出する
のに使用されている。

【００５４】また、３９は高電位電源電圧ＶＣＣを検出
する高電位電源電圧検出回路であり、４０〜４４はｎＭ
ＯＳトランジスタ、４５、４６はクランプ抵抗、４７、
４８はインバータ、４９はｐＭＯＳトランジスタであ
る。

【００５５】また、５０は内部回路に内部高電位電源電
圧ＶＤＤを供給する内部高電位電源電圧供給回路であ
り、５１はｐＭＯＳトランジスタ、５２はｎＭＯＳトラ
ンジスタである。

【００５６】即ち、この内部高電位電源電圧供給回路５
０は、ｐＭＯＳトランジスタ５１＝ＯＦＦとされる場合
には、内部高電位電源電圧ＶＤＤとして、降圧電圧ＶＣ
Ｃ−Ｖth-nを供給し、ｐＭＯＳトランジスタ５１＝ＯＮ
とされる場合には、内部高電位電源電圧ＶＤＤとして外
部から供給される高電位電源電圧ＶＣＣをそのまま供給
するものである。

【００５７】また、５３、５４はロウアドレス信号Ａ
０、Ａ１を入力するためのロウアドレス信号入力端子、
５５はロウアドレス信号入力端子を介して入力されたロ
ウアドレス信号を波形整形し、これらロウアドレス信号
Ａ０、Ａ１を相補信号化してなる内部ロウアドレス信号
ａ０、／ａ０、ａ１、／ａ１を出力するロウアドレスバ
ッファである。

【００５８】また、５６はロウアドレスバッファ５５を
介して入力されたロウアドレス信号Ａ０、Ａ１を内部ロ
ウアドレス信号ａ０、／ａ０、ａ１、／ａ１を使用して
デコードするロウデコーダ、５７はセルを配列してなる
セルアレイ部である。

【００５９】ここに、ロウアドレスバッファ５５、ロウ
デコーダ５６及びセルアレイ部５７は、具体的には、例
えば、図１０に示すように構成されている。図中、ＷＬ
０〜ＷＬ３はワード線、ＢＬ０〜／ＢＬ３はビット線で
ある。

【００６０】また、図９において、５８、５９はコラム
アドレス信号Ａ２、Ａ３を入力するためのコラムアドレ
ス信号入力端子、６０はコラムアドレス信号入力端子を
介して入力されたコラムアドレス信号を波形整形し、こ
れらコラムアドレス信号Ａ２、Ａ３を相補信号化してな
る内部コラムアドレス信号ａ２、／ａ２、ａ３、／ａ３
を出力するコラムアドレスバッファである。

【００６１】また、６１はコラムアドレスバッファ６０
を介して入力されたコラムアドレス信号Ａ２、Ａ３を内
部コラムアドレス信号ａ２、／ａ２、ａ３、／ａ３を使
用してデコードするコラムデコーダである。

【００６２】また、ＣＬ０〜ＣＬ３はコラムデコーダ６
１から導出されたコラム選択信号線、６２はコラムデコ
ーダ６１から出力されるコラム選択信号に従ってコラム
の選択を行うコラム選択回路である。

【００６３】ここに、コラムアドレスバッファ６０、コ
ラムデコーダ６１及びコラム選択回路６２は、具体的に
は、例えば、図１１に示すように構成されている。な
お、ＤＢ〜／ＤＢはデータバスである。

【００６４】また、図９において、６３はセルアレイ部
に書き込むためのデータＤＩを入力するためのデータ入
力端子、６４はデータ入力端子６３を介して入力された
データＤＩを波形整形するデータ入力バッファである。

【００６５】また、６５はデータ入力バッファ６４から
出力されたデータＤＩをロウアドレス信号Ａ０、Ａ１及
びコラムアドレス信号Ａ２、Ａ３により指定されたセル
に書き込むためのライトアンプである。

【００６６】また、６６はチップ選択信号／ＣＳを入力
するためのチップ選択信号入力端子、６７はチップ選択
信号入力端子６６を介して入力されたチップ選択信号／
ＣＳを波形整形するチップ選択信号入力バッファであ
る。

【００６７】また、６８は書込み制御信号／ＷＥを入力
するための書込み制御信号入力端子、６９は書込み制御
信号入力端子６８を介して入力された書込み制御信号／
ＷＥを波形整形する書込み制御信号入力バッファであ
る。

【００６８】また、７０はセルアレイ部５７から読み出
されたデータを増幅するセンスアンプ、７１はセンスア
ンプ７０によって増幅されたデータを外部に出力するた
めのデータ出力バッファ、７２はデータ出力バッファ７
１からの出力データＤＯが出力されるデータ出力端子で
ある。

【００６９】ここに、データ入力バッファ６４、ライト
アンプ６５、チップ選択信号入力バッファ６７、書込み
制御信号入力バッファ６９、センスアンプ７０及びデー
タ出力バッファ７１は、具体的には、例えば、図１２に
示すように構成されている。

【００７０】図１３は、高電位電源電圧降下検出回路３
８がない場合の高電位電源電圧検出回路３９の動作を示
す波形図であり、外部から供給される高電位電源電圧Ｖ
ＣＣ、ノード７３の電圧、ノード７４の電圧を示してい
る。

【００７１】ここに、外部から供給される高電位電源電
圧ＶＣＣが３Ｖth-n以下のＶＢにあると、ｎＭＯＳトラ
ンジスタ４０〜４２＝ＯＦＦで、ノード７３＝Ｌレベル
にある。

【００７２】この結果、ｎＭＯＳトランジスタ４３＝Ｏ
ＦＦ、ノード７４＝Ｈレベル、インバータ４８の出力電
圧＝Ｌレベル、ｐＭＯＳトランジスタ５１＝ＯＮとな
り、内部高電位電源電圧ＶＤＤとして外部から供給され
る高電位電源電圧ＶＣＣがそのまま供給される。

【００７３】この状態から高電位電源電圧ＶＣＣが上昇
し、３Ｖth-nを越えると、ｎＭＯＳトランジスタ４０〜
４２＝ＯＮとなり、ノード７３の電圧は、高電位電源電
圧ＶＣＣに追随してＬレベルから上昇を始める。

【００７４】ここに、高電位電源電圧ＶＣＣが４Ｖth-n
に上昇すると、ｎＭＯＳトランジスタ４３＝ＯＮ、ノー
ド７４＝Ｌレベル、インバータ４８の出力電圧＝Ｈレベ
ル、ｐＭＯＳトランジスタ５１＝ＯＦＦとなり、内部高
電位電源電圧供給回路５０からは内部高電位電源電圧Ｖ
ＤＤとして降圧電圧ＶＣＣ−Ｖth-nが供給される。

【００７５】その後、高電位電源電圧ＶＣＣが４Ｖth-n
よりも高い電圧ＶＡとなって安定するが、この状態から
高電位電源電圧ＶＣＣが降下を開始し、高電位電源電圧
ＶＣＣが４Ｖth-nよりも低くなると、ｎＭＯＳトランジ
スタ４２がＯＦＦになる。

【００７６】この結果、ノード７４＝Ｈレベル、インバ
ータ４８の出力電圧＝Ｌレベル、ｐＭＯＳトランジスタ
５１＝ＯＮとなり、内部高電位電源電圧供給回路５０か
らは内部高電位電源電圧ＶＤＤとして降圧電圧に代わっ
て外部から供給される高電位電源電圧ＶＣＣがそのまま
供給される。

【００７７】ここに、高電位電源電圧がＶＡにある場
合、ｎＭＯＳトランジスタ４０〜４３＝ＯＮで、クラン
プ抵抗４５、４６に電流が流れてしまう。この電流を少
なく抑えるためには、クランプ抵抗４５、４６の抵抗値
を大きくすれば良い。

【００７８】しかし、このようにすると、高電位電源電
圧ＶＣＣが降下をはじめた場合、図１３に破線７５で示
すように、ノード７３の寄生容量をディスチャージする
のに時間がかかり、高電位電源電圧ＶＣＣが４Ｖth-n以
下となっても、ノード７３は直ちにＶth-n以下にはなら
ず、ｎＭＯＳトランジスタ４３＝ＯＮ、ノード７４＝Ｌ
レベルを維持してしまう。

【００７９】また、ノード７３の電圧がＶth-n以下に降
下して、ｎＭＯＳトランジスタ４３＝ＯＦＦとなったし
ても、ノード７４をチャージアップするのに時間がかか
り、ノード７３の電圧のＬレベルからＨレベルへの変化
は、図１３に破線７６で示すように、なまってしまい、
場合によっては、インバータ４８の出力電圧＝Ｌレベ
ル、ｐＭＯＳトランジスタ５１＝ＯＮとすることができ
ず、内部高電位電源電圧供給回路５０から内部高電位電
源電圧ＶＤＤとして高電位電源電圧ＶＣＣを供給するこ
とができないという不都合が発生してしまう。

【００８０】この不都合を解消するために、高電位電源
電圧降下検出回路３８が設けられている。図１４は、高
電位電源電圧降下検出回路３８及び高電位電源電圧検出
回路３９の動作を示す波形図であり、外部電源から供給
される高電位電源電圧ＶＣＣ、ノード３２の電圧、ノー
ド７３の電圧、ノード７４の電圧及び高電位電源電圧降
下検出信号を示している。

【００８１】なお、ｎＭＯＳトランジスタ４４は、駆動
能力をｎＭＯＳトランジスタ４０〜４２よりも十分に小
さくしておき、かつ、ノード７３の寄生容量を比較的速
くディスチャージできる大きさに設定しておくことが好
適である。

【００８２】また、ｐＭＯＳトランジスタ４９は、駆動
能力をｎＭＯＳトランジスタ４３の駆動能力よりも十分
小さく、かつ、ノード７４の寄生容量を比較的速くチャ
ージアップできる大きさに設定しておくことが好適であ
る。

【００８３】ここに、高電位電源電圧ＶＣＣが最低電圧
ＶＢから上昇を始め最高電圧ＶＡになるまでは、ｎＭＯ
Ｓトランジスタ２７＝ＯＮ、ｐＭＯＳトランジスタ２８
＝ＯＦＦで、キャパシタ２９がＶＣＣ−Ｖth-nに充電さ
れる。

【００８４】この場合、ノード７７＝Ｌレベル（０
［Ｖ］）に維持されるので、ｎＭＯＳトランジスタ４４
のゲート電圧＝Ｌレベルで、ｎＭＯＳトランジスタ４４
＝ＯＦＦとされる。したがって、高電位電源電圧検出回
路３９は、前述したように、高電位電源電圧降下検出回
路３８がない場合と同様に動作する。

【００８５】ここに、高電位電源電圧ＶＣＣが最高電圧
ＶＡから降下を開始すると、Ｖth-pだけ降下した時点
で、高電位電源電圧降下検出回路３８は、ノード７７に
Ｈレベルからなる高電位電源電圧降下検出信号を出力す
る。

【００８６】この結果、ｎＭＯＳトランジスタ４４＝Ｏ
Ｎ、ｐＭＯＳトランジスタ４９＝ＯＮとされ、ノード７
３が高速にディスチャージされ、ｎＭＯＳトランジスタ
４３＝ＯＦＦとされると共に、ノード７４が高速にチャ
ージアップされ、ノード７７の電圧を高速にＨレベルに
することができる。

【００８７】即ち、高速にインバータ４８の出力電圧＝
Ｌレベルとし、内部高電位電源電圧供給回路５０から、
内部高電位電源電圧ＶＤＤとして降圧電圧に代わって外
部から供給される高電位電源電圧ＶＣＣをそのまま供給
することができる。

【００８８】このように、第３実施例の高電位電源電圧
降下検出回路３８を利用する場合には、クランプ抵抗４
５、４６の抵抗値を大きくしても、高電位電源電圧ＶＣ
Ｃの降下を高速に検出し、内部高電位電源電圧供給回路
５０から出力される内部高電位電源電圧ＶＤＤを高速に
切り換えることができる。

【００８９】なお、ダイオード接続されたｎＭＯＳトラ
ンジスタ２７、３３の代わりにＰＮ接合ダイオードを使
用することができる。また、キャパシタ２９、３６につ
いては、特に素子を形成することなく、十分な容量を確
保することができれば、寄生容量を使用しても良い。

【００９０】

【発明の効果】本発明によれば、簡単な構成で高電位電
源電圧の降下を検出することができ、これを、例えば、
書込みモード時、読出しモード時、スタンバイ・モード
時には外部から供給される高電位電源電圧を内部で降圧
してなる降圧電圧を内部高電位電源電圧として使用し、
セルデータ保持モード時には外部から供給される高電位
電源電圧を内部高電位電源電圧として使用するように構
成されるＳＲＡＭに使用する場合には、内部高電位電源
電圧を降圧電圧から高電位電源電圧に切り換える場合に
これを高速に行うことができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例を示す回路図である。

【図３】本発明の第１実施例の動作を示す波形図であ
る。

【図４】本発明の第２実施例を示す回路図である。

【図５】本発明の第２実施例の動作を示す波形図であ
る。

【図６】本発明の第３実施例を示す回路図である。

【図７】本発明の第２実施例においてクランプ抵抗の抵
抗値を高くした場合の動作を示す波形図である。

【図８】本発明の第３実施例の動作を示す波形図であ
る。

【図９】本発明の第３実施例の使用例を示す回路図であ
る。

【図１０】図９に示すＳＲＡＭの一部分（ロウアドレス
バッファ、ロウデコーダ及びセルアレイ部）の具体的構
成に示す回路図である。

【図１１】図９に示すＳＲＡＭの一部分（コラムアドレ
スバッファ、コラムデコーダ及びコラム選択回路）の具
体的構成に示す回路図である。

【図１２】図９に示すＳＲＡＭの一部分（データ入力バ
ッファ、ライトアンプ、チップ選択信号入力バッファ、
書込み制御信号入力バッファ、センスアンプ及びデータ
出力バッファ）の具体的構成に示す回路図である。

【図１３】本発明の第３実施例の使用例において、高電
位電源電圧降下検出回路がない場合の高電位電源電圧検
出回路の動作を示す波形図である。

【図１４】本発明の第３実施例の使用例における高電位
電源電圧降下検出回路及び高電位電源電圧検出回路の動
作を示す波形図である。

【図１５】信号電位降下検出回路の一例を示す回路図で
ある。

【図１６】図１５に示す信号電位降下検出回路の動作を
示す波形図である。

【図１７】信号電位降下検出回路の他の例を示す回路図
である。

【図１８】図１７に示す信号電位降下検出回路の動作を
示す波形図である。

【符号の説明】

１８高電位電源電圧入力端子１９低電位電源電圧入力端子２０、２１スイッチ素子２２キャパシタ２３抵抗

Claims

【特許請求の範囲】

【請求項１】一端を高電位電源電圧が入力される高電位
電源電圧入力端子（１８）に接続され、前記高電位電源
電圧が第１の電圧値である場合には導通状態とされ、前
記高電位電源電圧が前記第１の電圧値から降下する場合
には非導通状態とされる第１のスイッチ素子（２０）
と、一端を前記第１のスイッチ素子（２０）の他端に接
続され、他端を低電位電源電圧が入力される低電位電源
電圧入力端子（１９）に接続されたキャパシタ（２２）
と、一端を前記キャパシタ（２２）の一端に接続され、
前記高電位電源電圧が前記第１の電圧値から第２の電圧
値に降下するまでは非導通状態とされ、前記高電位電源
電圧が前記第１の電圧値から前記第２の電圧値に降下し
た場合には導通状態とされる第２のスイッチ素子（２
１）と、一端を前記第２のスイッチ素子（２１）の他端
に接続され、他端を前記低電位電源電圧入力端子（１
９）に接続された抵抗（２３）とを備え、前記第２のス
イッチ素子（２１）の他端に高電位電源電圧降下検出信
号を得るように構成されていることを特徴とする高電位
電源電圧降下検出回路。
【請求項２】ドレイン及びゲートを高電位電源電圧が入
力される高電位電源電圧入力端子（２５）に接続された
ｎＭＯＳトランジスタ（２７）と、一端を前記ｎＭＯＳ
トランジスタ（２７）のソースに接続され、他端を低電
位電源電圧が入力される低電位電源電圧入力端子（２
６）に接続されたキャパシタ（２９）と、ソースを前記
キャパシタ（２９）に接続され、ゲートを前記高電位電
源電圧入力端子（２５）に接続されたｐＭＯＳトランジ
スタ（２８）と、一端を前記ｐＭＯＳトランジスタ（２
８）のドレインに接続され、他端を前記低電位電源電圧
入力端子（２６）に接続された抵抗（３０）とを備え、
前記ｐＭＯＳトランジスタ（２８）のドレインに高電位
電源電圧降下検出信号を得るように構成されていること
を特徴とする高電位電源電圧降下検出回路。
【請求項３】ドレイン及びゲートを高電位電源電圧が入
力される高電位電源電圧入力端子（２５）に接続された
第１及び第２のｎＭＯＳトランジスタ（２７、３３）
と、一端を前記第１のｎＭＯＳトランジスタ（２７）の
ソースに接続され、他端を低電位電源電圧が入力される
低電位電源電圧入力端子（２６）に接続されたキャパシ
タ（２９）と、ソースを前記キャパシタ（２９）に接続
され、ゲートを前記第２のｎＭＯＳトランジスタ（３
３）のソースに接続されたｐＭＯＳトランジスタ（２
８）と、一端を前記ｐＭＯＳトランジスタ（２８）のド
レインに接続され、他端を前記低電位電源電圧入力端子
（２６）に接続された第１の抵抗（３０）と、一端を前
記第２のｎＭＯＳトランジスタ（３３）のソースに接続
され、他端を前記低電位電源電圧入力端子（２６）に接
続された第２の抵抗（３４）とを備え、前記ｐＭＯＳト
ランジスタ（２８）のドレインに高電位電源電圧降下検
出信号を得るように構成されていることを特徴とする高
電位電源電圧降下検出回路。
【請求項４】ドレイン及びゲートを高電位電源電圧が入
力される高電位電源電圧入力端子（２５）に接続された
第１及び第２のｎＭＯＳトランジスタ（２７、３３）
と、一端を前記第１のｎＭＯＳトランジスタ（２７）の
ソースに接続され、他端を低電位電源電圧が入力される
低電位電源電圧入力端子（２６）に接続されたキャパシ
タ（２９）と、ソースを前記キャパシタ（２９）に接続
され、ゲートを前記第２のｎＭＯＳトランジスタ（３
３）のソースに接続されたｐＭＯＳトランジスタ（２
８）と、一端を前記ｐＭＯＳトランジスタ（２８）のド
レインに接続され、他端を前記低電位電源電圧入力端子
（２６）に接続された第１の抵抗（３０）と、一端を前
記第２のｎＭＯＳトランジスタ（３３）のソースに接続
され、他端を前記低電位電源電圧入力端子（２６）に接
続された第２の抵抗（３４）と、一端を前記高電位電源
電圧入力端子（２５）に接続され、他端を前記ｐＭＯＳ
トランジスタ（２８）のゲートに接続された第２のキャ
パシタ（３６）とを備え、前記ｐＭＯＳトランジスタ
（２８）のドレインに高電位電源電圧降下検出信号を得
るように構成されていることを特徴とする高電位電源電
圧降下検出回路。