JPH06104445A - 電力用ｍｏｓトランジスタ及びその製造方法 - Google Patents
電力用ｍｏｓトランジスタ及びその製造方法Info
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- JPH06104445A JPH06104445A JP5210844A JP21084493A JPH06104445A JP H06104445 A JPH06104445 A JP H06104445A JP 5210844 A JP5210844 A JP 5210844A JP 21084493 A JP21084493 A JP 21084493A JP H06104445 A JPH06104445 A JP H06104445A
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 閾値電圧の低いＤＭＯＳトランジスタのため
のダイの寸法を小さくし、そしてコストを低減させ、よ
り均一な閾値電圧を提供することを目的とする。 【構成】 基板層３２と、基板層上の第１導電型の第１
不純物濃度の比較的高濃度にドープされたエピタキシャ
ル層３０と、主面を有し、かつ比較的高濃度にドープさ
れたエピタキシャル層の上の第１不純物濃度よりも低い
第１導電型の第２不純物濃度の比較的低濃度にドープさ
れたエピタキシャル層３１と、主面から比較的高濃度に
ドープされたエピタキシャル層内へ延在する第２導電型
のボディ領域３３と、ボディ領域内の比較的低濃度にド
ープされたエピタキシャル層内に主面に沿ったチャネル
領域４０を画定する第１導電型のソース領域３８と、主
面の上のゲート絶縁層３９と、チャネル領域の上に少な
くともその一部分が配置され、かつゲート絶縁層によっ
てチャネル領域から絶縁されているゲートとを有する。
のダイの寸法を小さくし、そしてコストを低減させ、よ
り均一な閾値電圧を提供することを目的とする。 【構成】 基板層３２と、基板層上の第１導電型の第１
不純物濃度の比較的高濃度にドープされたエピタキシャ
ル層３０と、主面を有し、かつ比較的高濃度にドープさ
れたエピタキシャル層の上の第１不純物濃度よりも低い
第１導電型の第２不純物濃度の比較的低濃度にドープさ
れたエピタキシャル層３１と、主面から比較的高濃度に
ドープされたエピタキシャル層内へ延在する第２導電型
のボディ領域３３と、ボディ領域内の比較的低濃度にド
ープされたエピタキシャル層内に主面に沿ったチャネル
領域４０を画定する第１導電型のソース領域３８と、主
面の上のゲート絶縁層３９と、チャネル領域の上に少な
くともその一部分が配置され、かつゲート絶縁層によっ
てチャネル領域から絶縁されているゲートとを有する。
Description
【０００１】
【産業上の利用分野】本発明は、エピタキシャル層内に
形成された、低い閾値電圧を有するＤＭＯＳトランジス
タに関する。
形成された、低い閾値電圧を有するＤＭＯＳトランジス
タに関する。
【０００２】
【従来の技術】図１ａは、二重拡散金属酸化膜（ＤＭＯ
Ｓ）トランジスタ構造の一部分の断面図である。Ｎ−型
エピタキシャル層が、Ｎ＋型基板の上に配置されてい
る。Ｐ型ボディ領域３が、Ｎ−型エピタキシャル層の主
面４から、Ｎ−型エピタキシャル層内に延在して、Ｎ−
型エピタキシャル領域１が形成されている。Ｎ＋型ソー
ス領域５が、主面４からＰボディ領域３内へ延在し、そ
れによって、Ｐ型ボディ領域３のチャネル領域３Ａが、
主面４に沿ったＮ＋ソース領域５とＮ−型エピタキシャ
ル領域１との間に形成されている。ゲート６がチャネル
領域３Ａの上に配置されていて、ゲート酸化膜７がゲー
ト６が、Ｎ＋型ソース領域５と、Ｐ型チャネル領域３Ａ
と、Ｎ−型エピタキシャル領域１とから隔離されてい
る。ソース電極Ｓがソース領域に接続され、ゲート電極
Ｇがゲートに接続され、ドレイン電極Ｄが基板の裏面に
接続されている。
Ｓ）トランジスタ構造の一部分の断面図である。Ｎ−型
エピタキシャル層が、Ｎ＋型基板の上に配置されてい
る。Ｐ型ボディ領域３が、Ｎ−型エピタキシャル層の主
面４から、Ｎ−型エピタキシャル層内に延在して、Ｎ−
型エピタキシャル領域１が形成されている。Ｎ＋型ソー
ス領域５が、主面４からＰボディ領域３内へ延在し、そ
れによって、Ｐ型ボディ領域３のチャネル領域３Ａが、
主面４に沿ったＮ＋ソース領域５とＮ−型エピタキシャ
ル領域１との間に形成されている。ゲート６がチャネル
領域３Ａの上に配置されていて、ゲート酸化膜７がゲー
ト６が、Ｎ＋型ソース領域５と、Ｐ型チャネル領域３Ａ
と、Ｎ−型エピタキシャル領域１とから隔離されてい
る。ソース電極Ｓがソース領域に接続され、ゲート電極
Ｇがゲートに接続され、ドレイン電極Ｄが基板の裏面に
接続されている。
【０００３】動作時には、閾値電圧以上の大きさの正の
電圧がゲート６に印加され、チャネル領域が反転し、電
流が、ドレイン電極Ｄから、Ｎ＋型基板２、Ｎ−型エピ
タキシャル領域１、反転したチャネル領域３Ａ、及びＮ
＋型ソース領域５を通って、ソース電極Ｓへ至る電流路
を流れる。この電流路は、抵抗値ＲDSを有する。図１ａ
に示すように、抵抗値ＲDSは、エピタキシャル領域の抵
抗値ＲEPIと、Ｐ型ボディ領域とＮ−型エピタキシャル
層との間の抵抗値ＲJFETと、Ｐ型ボディ領域とＮ＋ソー
ス領域との間の抵抗値ＲACCと、チャネル領域の抵抗値
ＲCHとの合計である。
電圧がゲート６に印加され、チャネル領域が反転し、電
流が、ドレイン電極Ｄから、Ｎ＋型基板２、Ｎ−型エピ
タキシャル領域１、反転したチャネル領域３Ａ、及びＮ
＋型ソース領域５を通って、ソース電極Ｓへ至る電流路
を流れる。この電流路は、抵抗値ＲDSを有する。図１ａ
に示すように、抵抗値ＲDSは、エピタキシャル領域の抵
抗値ＲEPIと、Ｐ型ボディ領域とＮ−型エピタキシャル
層との間の抵抗値ＲJFETと、Ｐ型ボディ領域とＮ＋ソー
ス領域との間の抵抗値ＲACCと、チャネル領域の抵抗値
ＲCHとの合計である。
【０００４】低電圧で駆動されるデジタル論理回路によ
って電力用ＤＭＯＳトランジスタを制御する場合を含
む、多くの応用例では、ＤＭＯＳトランジスタの閾値電
圧が低いことが望まれる。それほど高濃度にドープされ
ていないボディ領域３を提供するなどの幾つかの方法に
よって、チャネル領域が反転する閾値電圧を下げること
ができる。ボディ領域が高濃度にドープされていないほ
ど、より低い正の電圧をゲート６に印加することで、チ
ャネル領域内のより少ない正孔をチャネル領域外へ駆動
して、チャネル領域を反転させることができる。
って電力用ＤＭＯＳトランジスタを制御する場合を含
む、多くの応用例では、ＤＭＯＳトランジスタの閾値電
圧が低いことが望まれる。それほど高濃度にドープされ
ていないボディ領域３を提供するなどの幾つかの方法に
よって、チャネル領域が反転する閾値電圧を下げること
ができる。ボディ領域が高濃度にドープされていないほ
ど、より低い正の電圧をゲート６に印加することで、チ
ャネル領域内のより少ない正孔をチャネル領域外へ駆動
して、チャネル領域を反転させることができる。
【０００５】しかし、ＤＭＯＳトランジスタではソース
ドレイン間の抵抗ＲDSを減少させることも重要である。
例えば、エピタキシャル層のＮ型不純物濃度を増加させ
て、エピタキシャル領域１の導電率を高め、それによっ
てＲDSの要素であるＲEPI、ＲJFET、及びＲACCの値を減
少させることによって、ＲDSの値を減少させることもで
きる。図２ａは、図１ａに示されたトランジスタ構造の
主面４のＮ型及びＰ型不純物濃度を表している。Ｐ型ボ
ディ領域３は、Ｎ−型エピタキシャル層内に形成されて
いるので、Ｐ型ボディ領域３は、エピタキシャル領域１
と等しい濃度のバックグラウンド（background）のＮ型
不純物を有する。同様に、ソース領域５はＰ型ボディ領
域内に形成されているので、チャネル領域３Ａと等しい
濃度のＰ型不純物をドープされ、かつエピタキシャル領
域１と等しい濃度のＮ型不純物をドープされている。
ドレイン間の抵抗ＲDSを減少させることも重要である。
例えば、エピタキシャル層のＮ型不純物濃度を増加させ
て、エピタキシャル領域１の導電率を高め、それによっ
てＲDSの要素であるＲEPI、ＲJFET、及びＲACCの値を減
少させることによって、ＲDSの値を減少させることもで
きる。図２ａは、図１ａに示されたトランジスタ構造の
主面４のＮ型及びＰ型不純物濃度を表している。Ｐ型ボ
ディ領域３は、Ｎ−型エピタキシャル層内に形成されて
いるので、Ｐ型ボディ領域３は、エピタキシャル領域１
と等しい濃度のバックグラウンド（background）のＮ型
不純物を有する。同様に、ソース領域５はＰ型ボディ領
域内に形成されているので、チャネル領域３Ａと等しい
濃度のＰ型不純物をドープされ、かつエピタキシャル領
域１と等しい濃度のＮ型不純物をドープされている。
【０００６】Ｐ型ボディ領域３へのドーピングを減少さ
せて、ＤＭＯＳトランジスタの閾値電圧を低くするとき
には、ボディ領域３のＰ型不純物濃度は、図２ａに示す
Ｐ型ボディ領域の不純物濃度レベル２０程度の比較的低
いレベルとなる。しかし、ＤＭＯＳトランジスタのＲDS
の値は、できるだけ小さい方が好ましい。しかし、トラ
ンジスタのＲDSの値は、Ｎ型不純物濃度がエピタキシャ
ル層内の各部分で異なるために、所望通りには減少させ
ることができないことが多い。
せて、ＤＭＯＳトランジスタの閾値電圧を低くするとき
には、ボディ領域３のＰ型不純物濃度は、図２ａに示す
Ｐ型ボディ領域の不純物濃度レベル２０程度の比較的低
いレベルとなる。しかし、ＤＭＯＳトランジスタのＲDS
の値は、できるだけ小さい方が好ましい。しかし、トラ
ンジスタのＲDSの値は、Ｎ型不純物濃度がエピタキシャ
ル層内の各部分で異なるために、所望通りには減少させ
ることができないことが多い。
【０００７】ボディ領域３及びソース領域５は、典型的
にはイオン注入によって形成される。イオン注入を実行
することによって、かなり均一な濃度で不純物を注入す
ることができる。これに対し、ドープされたエピタキシ
ャル層が成長すると、不純物濃度は、エピタキシャル層
内の各部分で異なる。バッチ反応炉（batch reactor）
内で成長したエピタキシャル層の不純物濃度は±約１０
％の範囲内で異なる。単一ウエハ炉（single wafer rea
ctor）内で成長したエピタキシャル層の不純物濃度は、
±約５％の範囲内で異なる。このような不純物濃度は、
同じウエハのトランジスタごとに異なるか、または各ウ
エハごとに異なる。
にはイオン注入によって形成される。イオン注入を実行
することによって、かなり均一な濃度で不純物を注入す
ることができる。これに対し、ドープされたエピタキシ
ャル層が成長すると、不純物濃度は、エピタキシャル層
内の各部分で異なる。バッチ反応炉（batch reactor）
内で成長したエピタキシャル層の不純物濃度は±約１０
％の範囲内で異なる。単一ウエハ炉（single wafer rea
ctor）内で成長したエピタキシャル層の不純物濃度は、
±約５％の範囲内で異なる。このような不純物濃度は、
同じウエハのトランジスタごとに異なるか、または各ウ
エハごとに異なる。
【０００８】従って、もしエピタキシャル領域１のＮ型
不純物濃度（図２ａのレベル２１）が増加して、ボディ
領域３のＰ型不純物濃度に対して大きな割合を占めるよ
うになるならば、エピタキシャル層のＮ−型不純物濃度
の各部分での相違もまた、ボディ領域３の全体の不純物
濃度に対して大きな割合を占めることになる。そして、
エピタキシャル層のドーピングが局部的に不均一なため
に、Ｐボディ領域の不純物濃度が不規則となり、Ｐ型ボ
ディ領域とＮ−型エピタキシャル領域１との間の逆バイ
アスされたＰＮ接合がソース領域の内側に向かってデプ
リート（deplete）する、予想できないデプレッション外
形（depletion contours）が発生する。エピタキシャル
領域１が高濃度にＮ型にドープされるほど、Ｐ型ボディ
領域は、ＰＮ接合部の等しい逆バイアス電圧に対して、
ソース領域の内側に向かってより深くデプリートする。
全てのボディ領域がパンチスルーを起こさずに所望の逆
バイアス電圧に耐えなければならないので、より高濃度
にドープされたエピタキシャル層に形成されたＰボディ
領域が、所定の逆バイアス電圧でパンチスルーを起こす
ことを防止するためには、ウエハ全体の全てのボディ領
域のＰ型ドーピングを増加させなければならない。
不純物濃度（図２ａのレベル２１）が増加して、ボディ
領域３のＰ型不純物濃度に対して大きな割合を占めるよ
うになるならば、エピタキシャル層のＮ−型不純物濃度
の各部分での相違もまた、ボディ領域３の全体の不純物
濃度に対して大きな割合を占めることになる。そして、
エピタキシャル層のドーピングが局部的に不均一なため
に、Ｐボディ領域の不純物濃度が不規則となり、Ｐ型ボ
ディ領域とＮ−型エピタキシャル領域１との間の逆バイ
アスされたＰＮ接合がソース領域の内側に向かってデプ
リート（deplete）する、予想できないデプレッション外
形（depletion contours）が発生する。エピタキシャル
領域１が高濃度にＮ型にドープされるほど、Ｐ型ボディ
領域は、ＰＮ接合部の等しい逆バイアス電圧に対して、
ソース領域の内側に向かってより深くデプリートする。
全てのボディ領域がパンチスルーを起こさずに所望の逆
バイアス電圧に耐えなければならないので、より高濃度
にドープされたエピタキシャル層に形成されたＰボディ
領域が、所定の逆バイアス電圧でパンチスルーを起こす
ことを防止するためには、ウエハ全体の全てのボディ領
域のＰ型ドーピングを増加させなければならない。
【０００９】エピタキシャル層の各領域で、不純物濃度
が異なると、同一のウエハのトランジスタの間で閾値電
圧が異なったり、異なるウエハのトランジスタの間で閾
値電圧が異なったりする。閾値電圧は、全てのＤＭＯＳ
トランジスタについて等しくなければならないので、従
来の閾値電圧の低いＤＭＯＳトランジスタでは、隣接す
るＰボディ領域との間のかなり広いエピタキシャル層を
用いて、電流路を広くすることによって、ＲJFET、ＲAC
C、及びＲEPIを減少させていた。従って、従来の閾値電
圧の低いＤＭＯＳトランジスタでは、大きなエピタキシ
ャル層が用いられ、閾値電圧を低く保ち、かつＲDSを減
少させていた。
が異なると、同一のウエハのトランジスタの間で閾値電
圧が異なったり、異なるウエハのトランジスタの間で閾
値電圧が異なったりする。閾値電圧は、全てのＤＭＯＳ
トランジスタについて等しくなければならないので、従
来の閾値電圧の低いＤＭＯＳトランジスタでは、隣接す
るＰボディ領域との間のかなり広いエピタキシャル層を
用いて、電流路を広くすることによって、ＲJFET、ＲAC
C、及びＲEPIを減少させていた。従って、従来の閾値電
圧の低いＤＭＯＳトランジスタでは、大きなエピタキシ
ャル層が用いられ、閾値電圧を低く保ち、かつＲDSを減
少させていた。
【００１０】
【発明が解決しようとする課題】本発明の目的は、均一
な低い閾値電圧を保ち、かつＲDSを減少させるために、
従来の閾値電圧の低いＤＭＯＳトランジスタ構造で必要
とされた比較的大量のシリコン領域を減少させ、閾値電
圧の低いＤＭＯＳトランジスタのためのダイの寸法を小
さくし、そしてコストを低減させるばかりでなく、より
均一な閾値電圧を提供することことである。
な低い閾値電圧を保ち、かつＲDSを減少させるために、
従来の閾値電圧の低いＤＭＯＳトランジスタ構造で必要
とされた比較的大量のシリコン領域を減少させ、閾値電
圧の低いＤＭＯＳトランジスタのためのダイの寸法を小
さくし、そしてコストを低減させるばかりでなく、より
均一な閾値電圧を提供することことである。
【００１１】
【課題を解決するための手段】上述の目的は、電力用Ｍ
ＯＳトランジスタであって、基板層と、前記基板層の上
に直接形成された、第１導電型の第１不純物濃度の比較
的高濃度にドープされたエピタキシャル層と、主面を有
し、かつ前記比較的高濃度にドープされたエピタキシャ
ル層の上に直接配置された、前記第１不純物濃度よりも
低い前記第１導電型の第２不純物濃度の比較的低濃度に
ドープされたエピタキシャル層と、前記主面から前記比
較的低濃度にドープされたエピタキシャル層を通って前
記比較的高濃度にドープされたエピタキシャル層内へ延
在する、前記第１導電型とは相異なる第２導電型のボデ
ィ領域と、前記ボディ領域内に配置され、かつ前記比較
的低濃度にドープされたエピタキシャル層内に前記主面
に沿ったチャネル領域を画定する前記第１導電型のソー
ス領域と、前記主面の上に直接配置されたゲート絶縁層
と、前記チャネル領域の上に少なくともその一部分が配
置され、かつ前記ゲート絶縁層によって前記チャネル領
域から絶縁されているゲートとを有することを特徴とす
る電力用ＭＯＳトランジスタと、電力用ＭＯＳトランジ
スタの製造方法であって、第１導電型の比較的高濃度に
ドープされたエピタキシャル層を基板層上に形成する過
程と、主面を有する前記第１導電型の比較的低濃度にド
ープされたエピタキシャル層を前記比較的高濃度にドー
プされたエピタキシャル層の上に直接形成する過程と、
前記比較的低濃度にドープされたエピタキシャル層を通
って前記比較的高濃度にドープされたエピタキシャル層
内に少なくとも部分的に延在する、前記第１導電型とは
相異なる第２導電型のボディ領域を形成する過程と、前
記ボディ領域内に前記第１導電型のソース領域を形成
し、それによって前記比較的低濃度にドープされたエピ
タキシャル層内に少なくとも部分的に配置され、かつ前
記主面に沿ったチャネル領域を形成する過程とを有する
ことを特徴とする電力用ＭＯＳトランジスタの製造方法
とを提供することによって達成される。
ＯＳトランジスタであって、基板層と、前記基板層の上
に直接形成された、第１導電型の第１不純物濃度の比較
的高濃度にドープされたエピタキシャル層と、主面を有
し、かつ前記比較的高濃度にドープされたエピタキシャ
ル層の上に直接配置された、前記第１不純物濃度よりも
低い前記第１導電型の第２不純物濃度の比較的低濃度に
ドープされたエピタキシャル層と、前記主面から前記比
較的低濃度にドープされたエピタキシャル層を通って前
記比較的高濃度にドープされたエピタキシャル層内へ延
在する、前記第１導電型とは相異なる第２導電型のボデ
ィ領域と、前記ボディ領域内に配置され、かつ前記比較
的低濃度にドープされたエピタキシャル層内に前記主面
に沿ったチャネル領域を画定する前記第１導電型のソー
ス領域と、前記主面の上に直接配置されたゲート絶縁層
と、前記チャネル領域の上に少なくともその一部分が配
置され、かつ前記ゲート絶縁層によって前記チャネル領
域から絶縁されているゲートとを有することを特徴とす
る電力用ＭＯＳトランジスタと、電力用ＭＯＳトランジ
スタの製造方法であって、第１導電型の比較的高濃度に
ドープされたエピタキシャル層を基板層上に形成する過
程と、主面を有する前記第１導電型の比較的低濃度にド
ープされたエピタキシャル層を前記比較的高濃度にドー
プされたエピタキシャル層の上に直接形成する過程と、
前記比較的低濃度にドープされたエピタキシャル層を通
って前記比較的高濃度にドープされたエピタキシャル層
内に少なくとも部分的に延在する、前記第１導電型とは
相異なる第２導電型のボディ領域を形成する過程と、前
記ボディ領域内に前記第１導電型のソース領域を形成
し、それによって前記比較的低濃度にドープされたエピ
タキシャル層内に少なくとも部分的に配置され、かつ前
記主面に沿ったチャネル領域を形成する過程とを有する
ことを特徴とする電力用ＭＯＳトランジスタの製造方法
とを提供することによって達成される。
【００１２】
【作用】低い閾値電圧のＤＭＯＳトランジスタが開示さ
れており、そのトランジスタは、浅い比較的低濃度にド
ープされたエピタキシャル層内に配置されたチャネル領
域を有する。その浅いエピタキシャル層は低濃度にドー
プされているので、その浅いエピタキシャル層の不純物
濃度の範囲が最小にされている。従って、エピタキシャ
ル層の不純物濃度が不均一なために発生する、ウエハ上
での閾値電圧の相違が最小になり、デプレッション外形
の局部的な相違もまた最小になる。
れており、そのトランジスタは、浅い比較的低濃度にド
ープされたエピタキシャル層内に配置されたチャネル領
域を有する。その浅いエピタキシャル層は低濃度にドー
プされているので、その浅いエピタキシャル層の不純物
濃度の範囲が最小にされている。従って、エピタキシャ
ル層の不純物濃度が不均一なために発生する、ウエハ上
での閾値電圧の相違が最小になり、デプレッション外形
の局部的な相違もまた最小になる。
【００１３】しかしながら、ＲDSの値を減少させるため
に、浅い低濃度にドープされたエピタキシャル層が、比
較的高濃度にドープされたエピタキシャル層の上に配置
されている。この比較的高濃度にドープされたエピタキ
シャル層が、チャネル領域の下に配置され、かつ最もパ
ンチスルーが発生しやすい領域には配置されていないの
で、この比較的高濃度にドープされたエピタキシャル層
は、閾値電圧の相違の原因とはならず、かつボディ領域
でパンチスルーが起きる逆バイアス電圧の相違の原因に
もならない。比較的高濃度にドープされたエピタキシャ
ル層は、浅い低濃度にドープされたエピタキシャル層の
底面から下側の高濃度にドープされた基板層の上部へ向
かって下向きに延在する。
に、浅い低濃度にドープされたエピタキシャル層が、比
較的高濃度にドープされたエピタキシャル層の上に配置
されている。この比較的高濃度にドープされたエピタキ
シャル層が、チャネル領域の下に配置され、かつ最もパ
ンチスルーが発生しやすい領域には配置されていないの
で、この比較的高濃度にドープされたエピタキシャル層
は、閾値電圧の相違の原因とはならず、かつボディ領域
でパンチスルーが起きる逆バイアス電圧の相違の原因に
もならない。比較的高濃度にドープされたエピタキシャ
ル層は、浅い低濃度にドープされたエピタキシャル層の
底面から下側の高濃度にドープされた基板層の上部へ向
かって下向きに延在する。
【００１４】浅い低濃度にドープされたエピタキシャル
層は少なくとも２つの方法によって形成される。（１）
イオン注入法によって、比較的高い濃度にドープされた
エピタキシャル層の浅い表面層をカウンタドープ（coun
terdope）して、下側の比較的高濃度にドープされたエ
ピタキシャル層の上に、より低濃度にドープされた浅い
表面層を形成する。（２）二重エピタキシャル形成法
（double epitaxial formation method）によって、浅
い比較的低濃度にドープされたエピタキシャル層が、下
側の比較的高濃度にドープされたエピタキシャル層の上
に形成される。
層は少なくとも２つの方法によって形成される。（１）
イオン注入法によって、比較的高い濃度にドープされた
エピタキシャル層の浅い表面層をカウンタドープ（coun
terdope）して、下側の比較的高濃度にドープされたエ
ピタキシャル層の上に、より低濃度にドープされた浅い
表面層を形成する。（２）二重エピタキシャル形成法
（double epitaxial formation method）によって、浅
い比較的低濃度にドープされたエピタキシャル層が、下
側の比較的高濃度にドープされたエピタキシャル層の上
に形成される。
【００１５】本発明によれば、均一な低い閾値電圧を保
ちながら、ＲDSを減少させるために、従来の閾値電圧の
低いＤＭＯＳトランジスタ構造で必要とされた比較的大
量のシリコン領域を減少させることができる。従って、
本発明は閾値電圧の低いＤＭＯＳトランジスタのための
ダイの寸法を小さくするとができ、そしてコストを低減
させるばかりでなく、より均一な閾値電圧を提供するこ
ともできる。
ちながら、ＲDSを減少させるために、従来の閾値電圧の
低いＤＭＯＳトランジスタ構造で必要とされた比較的大
量のシリコン領域を減少させることができる。従って、
本発明は閾値電圧の低いＤＭＯＳトランジスタのための
ダイの寸法を小さくするとができ、そしてコストを低減
させるばかりでなく、より均一な閾値電圧を提供するこ
ともできる。
【００１６】
【実施例】図２は、本発明に基づく閾値電圧の低いＤＭ
ＯＳトランジスタの断面図である。Ｎ−型エピタキシャ
ル層３０Ａが、Ｎ＋型基板３２の上に配置されている。
Ｎ−型エピタキシャル層３０Ａよりも低い濃度にＮ型を
ドープされた浅いＮ−型エピタキシャル層３０Ｂが、エ
ピタキシャル層３０Ａの上に直接配置されている。第１
のＰ型ボディ領域３３Ａと、第２のＰ型ボディ領域３３
Ｂとが、浅いエピタキシャル層３０Ｂの主面３４から２
つのエピタキシャル層３０Ａ及び３０Ｂ内に延在してい
る。従って、Ｎ−型エピタキシャル領域３１Ａは、ボデ
ィ領域３３Ａと３３Ｂとの周りに部分的に横方向に配置
され、かつ浅いＮ−型エピタキシャル領域３１Ｂが、隣
接する２つのＰ型ボディ領域の間に形成されるように、
Ｎ−型エピタキシャル領域３１Ａが形成されている。上
から眺めると、浅いＮ−型エピタキシャル領域３１Ｂ
は、格子状の網の形となっている。他の実施例では、浅
いＮ−型エピタキシャル領域３１Ｂは、櫛状の形となっ
ている。図２の破線４１は、ボディ領域３３Ａ及び３３
Ｂと、ソース領域５Ａ及び５Ｂとを通過して延在し、低
濃度にドープされたエピタキシャル層３０ＢのＮ−型の
ドーピングが、ボディ領域３３Ａ及び３３Ｂの表面層の
バックグラウンドドーピングとしても働くことを表して
いる。
ＯＳトランジスタの断面図である。Ｎ−型エピタキシャ
ル層３０Ａが、Ｎ＋型基板３２の上に配置されている。
Ｎ−型エピタキシャル層３０Ａよりも低い濃度にＮ型を
ドープされた浅いＮ−型エピタキシャル層３０Ｂが、エ
ピタキシャル層３０Ａの上に直接配置されている。第１
のＰ型ボディ領域３３Ａと、第２のＰ型ボディ領域３３
Ｂとが、浅いエピタキシャル層３０Ｂの主面３４から２
つのエピタキシャル層３０Ａ及び３０Ｂ内に延在してい
る。従って、Ｎ−型エピタキシャル領域３１Ａは、ボデ
ィ領域３３Ａと３３Ｂとの周りに部分的に横方向に配置
され、かつ浅いＮ−型エピタキシャル領域３１Ｂが、隣
接する２つのＰ型ボディ領域の間に形成されるように、
Ｎ−型エピタキシャル領域３１Ａが形成されている。上
から眺めると、浅いＮ−型エピタキシャル領域３１Ｂ
は、格子状の網の形となっている。他の実施例では、浅
いＮ−型エピタキシャル領域３１Ｂは、櫛状の形となっ
ている。図２の破線４１は、ボディ領域３３Ａ及び３３
Ｂと、ソース領域５Ａ及び５Ｂとを通過して延在し、低
濃度にドープされたエピタキシャル層３０ＢのＮ−型の
ドーピングが、ボディ領域３３Ａ及び３３Ｂの表面層の
バックグラウンドドーピングとしても働くことを表して
いる。
【００１７】Ｎ＋型ソース領域５Ａは、主面３４からＰ
型ボディ領域３３Ａ内に延在しているので、Ｐ型ボディ
領域３３Ａのチャネル領域４０Ａは、Ｎ＋型ソース領域
５ＡとＮ−型の浅いエピタキシャル領域３１Ｂとの間に
延在している。同様に、Ｎ＋型ソース領域５Ｂは、主面
３４からＰ型ボディ領域３３Ｂ内に延在しているので、
Ｐ型ボディ領域３３Ｂのチャネル領域４０Ｂは、Ｎ＋型
ソース領域５ＢとＮ−型の浅いエピタキシャル領域３１
Ｂとの間に延在している。
型ボディ領域３３Ａ内に延在しているので、Ｐ型ボディ
領域３３Ａのチャネル領域４０Ａは、Ｎ＋型ソース領域
５ＡとＮ−型の浅いエピタキシャル領域３１Ｂとの間に
延在している。同様に、Ｎ＋型ソース領域５Ｂは、主面
３４からＰ型ボディ領域３３Ｂ内に延在しているので、
Ｐ型ボディ領域３３Ｂのチャネル領域４０Ｂは、Ｎ＋型
ソース領域５ＢとＮ−型の浅いエピタキシャル領域３１
Ｂとの間に延在している。
【００１８】多結晶シリコンゲート構造３６が、チャネ
ル領域４０Ａ及び４０Ｂの上に配置され、ゲート酸化膜
層３７によって、ソース領域５Ａ及び５Ｂと、チャネル
領域４０Ａ及び４０Ｂと、浅い低濃度にドープされたエ
ピタキシャル領域３１Ｂとから隔離されている。金属製
のソース電極３８が、トランジスタの上に配置され、か
つ絶縁層３９によってゲート３６から絶縁されると共
に、ソース領域５Ａ及び５ＢとＰ型ボディ領域３３Ａ及
び３３Ｂとに接続されている。金属製のドレイン電極４
２が、基板３２の裏面に配置されている。
ル領域４０Ａ及び４０Ｂの上に配置され、ゲート酸化膜
層３７によって、ソース領域５Ａ及び５Ｂと、チャネル
領域４０Ａ及び４０Ｂと、浅い低濃度にドープされたエ
ピタキシャル領域３１Ｂとから隔離されている。金属製
のソース電極３８が、トランジスタの上に配置され、か
つ絶縁層３９によってゲート３６から絶縁されると共
に、ソース領域５Ａ及び５ＢとＰ型ボディ領域３３Ａ及
び３３Ｂとに接続されている。金属製のドレイン電極４
２が、基板３２の裏面に配置されている。
【００１９】図２に示された実施例では、ボディ領域３
３Ａ及びソース領域５Ａが形成され、Ｎ−型のエピタキ
シャル領域３１ＡとＰ型ボディ領域３３Ａとの間のＰＮ
接合部と、Ｐ型ボディ領域３３Ａとソース領域５Ａとの
境界との間の距離Ａ−Ａ′が、距離Ｂ−Ｂ′及び距離Ｃ
−Ｃ′よりも小さくなるように形成されている。従っ
て、逆バイアス状態でのパンチスルーは、Ｐボディ領域
３３Ａのこの最も薄い部分で最初に発生する。従って、
ある実施例では、低濃度にドープされたエピタキシャル
領域３１Ｂは、点Ａ及び点Ａ′の間のボディ領域のこの
最も薄い部分を含むだけの厚さの浅い表面領域となって
いる。とはいえ、パンチスルーはボディ領域の他の部分
でも起こることもある。他の実施例では、Ｎ−型エピタ
キシャル領域３１Ｂは、主面３４からより深く延在して
いるので、ソース領域５Ａ及び５Ｂは、浅い低濃度にド
ープされたエピタキシャル層３０Ｂ内に全体が配置され
ている。更に他の実施例では、エピタキシャル領域３１
Ｂは更に深く延在しており、例えば、各実施例のエピタ
キシャル層３０Ｂの底面が点Ｃ′点Ｄ′点Ｅ′及び点
Ｆ′に達する。例えば、図３は、浅いエピタキシャル層
３１Ｂが点Ｄ′の深さまで延在する本発明の実施例の断
面図を表している。
３Ａ及びソース領域５Ａが形成され、Ｎ−型のエピタキ
シャル領域３１ＡとＰ型ボディ領域３３Ａとの間のＰＮ
接合部と、Ｐ型ボディ領域３３Ａとソース領域５Ａとの
境界との間の距離Ａ−Ａ′が、距離Ｂ−Ｂ′及び距離Ｃ
−Ｃ′よりも小さくなるように形成されている。従っ
て、逆バイアス状態でのパンチスルーは、Ｐボディ領域
３３Ａのこの最も薄い部分で最初に発生する。従って、
ある実施例では、低濃度にドープされたエピタキシャル
領域３１Ｂは、点Ａ及び点Ａ′の間のボディ領域のこの
最も薄い部分を含むだけの厚さの浅い表面領域となって
いる。とはいえ、パンチスルーはボディ領域の他の部分
でも起こることもある。他の実施例では、Ｎ−型エピタ
キシャル領域３１Ｂは、主面３４からより深く延在して
いるので、ソース領域５Ａ及び５Ｂは、浅い低濃度にド
ープされたエピタキシャル層３０Ｂ内に全体が配置され
ている。更に他の実施例では、エピタキシャル領域３１
Ｂは更に深く延在しており、例えば、各実施例のエピタ
キシャル層３０Ｂの底面が点Ｃ′点Ｄ′点Ｅ′及び点
Ｆ′に達する。例えば、図３は、浅いエピタキシャル層
３１Ｂが点Ｄ′の深さまで延在する本発明の実施例の断
面図を表している。
【００２０】本発明のトランジスタ構造は、イオン注入
法を用いて実現される。この方法に基づけば、Ｎ型エピ
タキシャル層が、Ｎ＋型基板の様な基板上に形成され
る。例えば、Ｎ型エピタキシャル層は、バレル反応炉内
で、９８％のＨ2、２％のＳｉＨＣｌ3及びＰＨ3の雰囲
気中で、温度１１５０℃で、５〜１８分間、厚さ５〜１
８μｍになるまで成長させられ、６×１０15〜６×１０
16 atoms／cm3 の範囲のＮ型不純物濃度を有する。次
に、浅いエピタキシャル層が、イオン加速電圧４０ｋｅ
Ｖで、ドーズ量１．０×１０12〜２．０×１０12 atoms
／cm2 のＰ型イオン（ホウ素）をエピタキシャル層の主
面に注入することによって形成され、ホウ素イオンは
０．１４μｍの深さまで注入される。次に、ゲート酸化
層が、エピタキシャル層の主面の上に、温度１０００〜
１０５０℃で２０〜４０分間熱成長させられ、注入され
たＰ型イオンは、Ｎ型エピタキシャル層内に拡散し、深
さ約０．５〜１．０μｍの浅いＮ−型の低濃度にドープ
されたエピタキシャル層が形成される。
法を用いて実現される。この方法に基づけば、Ｎ型エピ
タキシャル層が、Ｎ＋型基板の様な基板上に形成され
る。例えば、Ｎ型エピタキシャル層は、バレル反応炉内
で、９８％のＨ2、２％のＳｉＨＣｌ3及びＰＨ3の雰囲
気中で、温度１１５０℃で、５〜１８分間、厚さ５〜１
８μｍになるまで成長させられ、６×１０15〜６×１０
16 atoms／cm3 の範囲のＮ型不純物濃度を有する。次
に、浅いエピタキシャル層が、イオン加速電圧４０ｋｅ
Ｖで、ドーズ量１．０×１０12〜２．０×１０12 atoms
／cm2 のＰ型イオン（ホウ素）をエピタキシャル層の主
面に注入することによって形成され、ホウ素イオンは
０．１４μｍの深さまで注入される。次に、ゲート酸化
層が、エピタキシャル層の主面の上に、温度１０００〜
１０５０℃で２０〜４０分間熱成長させられ、注入され
たＰ型イオンは、Ｎ型エピタキシャル層内に拡散し、深
さ約０．５〜１．０μｍの浅いＮ−型の低濃度にドープ
されたエピタキシャル層が形成される。
【００２１】本発明のトランジスタ構造はまた、二重エ
ピタキシャル形成法（double eptaxial formation meth
od）によっても実現される。Ｎ型のエピタキシャル層
が、Ｎ＋型基板のような基板上に成長させられる。すで
に説明したように、例えば、このエピタキシャル層は、
バレル反応炉内で、４〜１７μｍの厚さを有するまで、
９８％のＨ2、２％のＳｉＨＣｌ3及びＡｓＨ3の雰囲気
中で、温度１１５０℃で、４〜１７分間成長させられ、
６×１０15〜６×１０16 atoms／cm3 の範囲のＮ型不純
物濃度を有する。次に、浅い比較的低濃度にドープされ
たＮ−型エピタキシャル層が、下側のエピタキシャル層
の上に成長させられる。例えば、この浅いＮ−型エピタ
キシャル層は、１〜２μｍの厚さになるまで、９８％の
Ｈ2、２％のＡＨ3及びＳｉＨＣｌ3の雰囲気中で、温度
１１５０℃で１〜２分間成長させられ、４×１０15〜１
×１０16 atoms／cm3 の範囲のＮ型不純物濃度を有す
る。ＡＨ3を用いるとき、後続の加熱サイクルでのアウ
トディフュージョン（outdiffusion）が最小にされる。
ピタキシャル形成法（double eptaxial formation meth
od）によっても実現される。Ｎ型のエピタキシャル層
が、Ｎ＋型基板のような基板上に成長させられる。すで
に説明したように、例えば、このエピタキシャル層は、
バレル反応炉内で、４〜１７μｍの厚さを有するまで、
９８％のＨ2、２％のＳｉＨＣｌ3及びＡｓＨ3の雰囲気
中で、温度１１５０℃で、４〜１７分間成長させられ、
６×１０15〜６×１０16 atoms／cm3 の範囲のＮ型不純
物濃度を有する。次に、浅い比較的低濃度にドープされ
たＮ−型エピタキシャル層が、下側のエピタキシャル層
の上に成長させられる。例えば、この浅いＮ−型エピタ
キシャル層は、１〜２μｍの厚さになるまで、９８％の
Ｈ2、２％のＡＨ3及びＳｉＨＣｌ3の雰囲気中で、温度
１１５０℃で１〜２分間成長させられ、４×１０15〜１
×１０16 atoms／cm3 の範囲のＮ型不純物濃度を有す
る。ＡＨ3を用いるとき、後続の加熱サイクルでのアウ
トディフュージョン（outdiffusion）が最小にされる。
【００２２】二重エピタキシャル形成法またはイオン注
入法の何れの方法に於ても、Ｐ型のボディ領域はイオン
注入される。多結晶シリコンからなるゲートが、注入マ
スクとして用いられるので、Ｐ型ボディ領域は、多結晶
シリコンゲートと自己整合している。浅いエピタキシャ
ル層及び下側のエピタキシャル層の不純物濃度が、上述
された値の時、Ｐ型ボディ領域は、ドーズ量約６×１０
13〜１．２×１０14 atoms／cm2 のＰ型不純物（ホウ
素）をドープされる。
入法の何れの方法に於ても、Ｐ型のボディ領域はイオン
注入される。多結晶シリコンからなるゲートが、注入マ
スクとして用いられるので、Ｐ型ボディ領域は、多結晶
シリコンゲートと自己整合している。浅いエピタキシャ
ル層及び下側のエピタキシャル層の不純物濃度が、上述
された値の時、Ｐ型ボディ領域は、ドーズ量約６×１０
13〜１．２×１０14 atoms／cm2 のＰ型不純物（ホウ
素）をドープされる。
【００２３】二重エピタキシャル層形成法を用いること
によって、イオン注入法を用いた場合に比べて、浅いエ
ピタキシャル層内の不純物濃度の不均一性をより小さく
することができる。イオン注入法では、浅いエピタキシ
ャル層は、比較的高い不純物濃度を有するように形成さ
れる。従って、この浅いエピタキシャル層では、不純物
濃度は比較的広い範囲で不均一となる。相異なる導電型
の不純物をイオン注入して、浅いエピタキシャル層の全
体の不純物濃度を減少させた場合、浅いエピタキシャル
層が最初に低い不純物濃度で成長させられた場合とは異
なり、不純物濃度の不均一性を比較的狭い範囲にするこ
とはできない。
によって、イオン注入法を用いた場合に比べて、浅いエ
ピタキシャル層内の不純物濃度の不均一性をより小さく
することができる。イオン注入法では、浅いエピタキシ
ャル層は、比較的高い不純物濃度を有するように形成さ
れる。従って、この浅いエピタキシャル層では、不純物
濃度は比較的広い範囲で不均一となる。相異なる導電型
の不純物をイオン注入して、浅いエピタキシャル層の全
体の不純物濃度を減少させた場合、浅いエピタキシャル
層が最初に低い不純物濃度で成長させられた場合とは異
なり、不純物濃度の不均一性を比較的狭い範囲にするこ
とはできない。
【００２４】これまで本発明を、種々の実施例に関して
説明してきたが、この説明は本発明を限定することを意
図するのものではない。例えば、本発明は、Ｐ型エピタ
キシャル層を用いたＮチャネルトランジスタに適用する
こともできる。本発明を実施するために特別な装置が必
要とされることはない。添付の請求項によってのみ限定
される本発明の技術的視点を逸脱することなしに、これ
まで説明してきた実施例の種々の変形、変更が可能なこ
とは当業者には明らかである。
説明してきたが、この説明は本発明を限定することを意
図するのものではない。例えば、本発明は、Ｐ型エピタ
キシャル層を用いたＮチャネルトランジスタに適用する
こともできる。本発明を実施するために特別な装置が必
要とされることはない。添付の請求項によってのみ限定
される本発明の技術的視点を逸脱することなしに、これ
まで説明してきた実施例の種々の変形、変更が可能なこ
とは当業者には明らかである。
【００２５】
【発明の効果】本発明によれば、均一な低い閾値電圧を
保ちながら、ＲDSを減少させるために、従来の閾値電圧
の低いＤＭＯＳトランジスタ構造で必要とされた比較的
大量のシリコン領域を減少させることができる。従っ
て、本発明は閾値電圧の低いＤＭＯＳトランジスタのた
めのダイの寸法を小さくするとができ、そしてコストを
低減させるばかりでなく、より均一な閾値電圧を提供す
ることもできる。
保ちながら、ＲDSを減少させるために、従来の閾値電圧
の低いＤＭＯＳトランジスタ構造で必要とされた比較的
大量のシリコン領域を減少させることができる。従っ
て、本発明は閾値電圧の低いＤＭＯＳトランジスタのた
めのダイの寸法を小さくするとができ、そしてコストを
低減させるばかりでなく、より均一な閾値電圧を提供す
ることもできる。
【図１】図ａ及び図ｂからなり、図ａは、従来のＤＭＯ
Ｓトランジスタ構造の一部の断面図であり、図ｂは、図
ａのトランジスタ構造の各領域の相対的な不純物濃度を
表すグラフである。
Ｓトランジスタ構造の一部の断面図であり、図ｂは、図
ａのトランジスタ構造の各領域の相対的な不純物濃度を
表すグラフである。
【図２】本発明に基づく閾値電圧が低いＤＭＯＳトラン
ジスタ構造の第１実施例の断面図である。
ジスタ構造の第１実施例の断面図である。
【図３】本発明に基づく閾値電圧の低いＤＭＯＳトラン
ジスタ構造の第２実施例の断面図である。
ジスタ構造の第２実施例の断面図である。
１ Ｎ−型エピタキシャル領域 ２ Ｎ＋型基板 ３ Ｐ型ボディ領域 ３Ａ チャネル領域 ４ Ｎ−型エピタキシャル層の主面４ ５ Ｎ＋型ソース領域５ ５Ａ、５Ｂ ソース領域 ６ ゲート ７ ゲート酸化膜 Ｓ ソース電極 Ｇ ゲート電極 Ｄ ドレイン電極 ２０ Ｐ型ボディ領域の不純物濃度レベル ２１ エピタキシャル領域１のＮ型不純物濃度 ３０Ａ Ｎ−型エピタキシャル層 ３０Ｂ 浅いＮ−型エピタキシャル層 ３１Ａ Ｎ−型エピタキシャル領域 ３１Ｂ 浅いＮ−型エピタキシャル領域 ３２ Ｎ＋型基板 ３３Ａ 第１のＰ型ボディ領域 ３３Ｂ 第２のＰ型ボディ領域 ３４ 浅いエピタキシャル層３０Ｂの主面 ３６ 多結晶シリコンゲート構造 ３７ ゲート酸化膜層３７ ３８ ソース電極 ３９ 絶縁層 ４０Ａ、４０Ｂ チャネル領域 ４１ 破線 ４２ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハムザ・イルマズ アメリカ合衆国カリフォルニア州95070・ サラトガ・パセオプエブロ 18549 (72)発明者 マイク・エフ・チャング アメリカ合衆国カリフォルニア州95014・ クーペルティーノ・エスブラニーアベニュ ー 10343
Claims (14)
- 【請求項１】 電力用ＭＯＳトランジスタであって、 基板層と、 前記基板層の上に直接形成された、第１導電型の第１不
純物濃度の比較的高濃度にドープされたエピタキシャル
層と、 主面を有し、かつ前記比較的高濃度にドープされたエピ
タキシャル層の上に直接配置された、前記第１不純物濃
度よりも低い前記第１導電型の第２不純物濃度の比較的
低濃度にドープされたエピタキシャル層と、 前記主面から前記比較的低濃度にドープされたエピタキ
シャル層を通って前記比較的高濃度にドープされたエピ
タキシャル層内へ延在する、前記第１導電型とは相異な
る第２導電型のボディ領域と、 前記ボディ領域内に配置され、かつ前記比較的低濃度に
ドープされたエピタキシャル層内に前記主面に沿ったチ
ャネル領域を画定する前記第１導電型のソース領域と、 前記主面の上に直接配置されたゲート絶縁層と、 前記チャネル領域の上に少なくともその一部分が配置さ
れ、かつ前記ゲート絶縁層によって前記チャネル領域か
ら絶縁されているゲートとを有することを特徴とする電
力用ＭＯＳトランジスタ。 - 【請求項２】 前記第１不純物濃度の範囲が前記第２
不純物濃度の範囲よりも広いことを特徴とする請求項１
に記載の電力用ＭＯＳトランジスタ。 - 【請求項３】 前記ボディ領域が、前記比較的低濃度
にドープされたエピタキシャル層の前記第２不純物濃度
よりも概ね高い前記第２導電型の不純物濃度を有するこ
とを特徴とする請求項１に記載の電力用ＭＯＳトランジ
スタ。 - 【請求項４】 前記ボディ領域の前記不純物濃度が、
前記比較的高濃度にドープされたエピタキシャル層の前
記第１不純物濃度に概ね等しいことを特徴とする請求項
３に記載の電力用ＭＯＳトランジスタ。 - 【請求項５】 前記ソース領域の一部分が、前記チャ
ネル領域に当接すると共に、前記比較的低濃度にドープ
されたエピタキシャル層内のみに配置されていることを
特徴とする請求項１に記載の電力用ＭＯＳトランジス
タ。 - 【請求項６】 前記ソース領域が前記比較的低濃度に
ドープされたエピタキシャル層内のみに配置されている
ことを特徴とする請求項５に記載の電力用ＭＯＳトラン
ジスタ。 - 【請求項７】 電力用ＭＯＳトランジスタであって、 基板層と、 前記基板層の上に直接配置された、第１導電型の第１不
純物濃度の比較的高濃度にドープされたエピタキシャル
層と、 主面を有し、かつ前記比較的高濃度にドープされたエピ
タキシャル層の上に直接配置され、かつ前記比較的高濃
度にドープされたエピタキシャル層のカウンタドープさ
れたイオン注入領域である、前記第１不純物濃度よりも
低い前記第１導電型の第２不純物濃度の比較的低濃度に
ドープされたエピタキシャル層と、 前記主面から前記比較的低濃度にドープされたエピタキ
シャル層内へ延在する、前記第１導電型とは相異なる第
２導電型のボディ領域と、 前記ボディ領域内に配置され、かつ前記比較的低濃度に
ドープされたエピタキシャル層内に前記主面に沿ったチ
ャネル領域を画定する前記第１導電型のソース領域と、 前記主面の上に直接配置されたゲート絶縁層と、 前記チャネル領域の上に少なくともその一部分が配置さ
れ、かつ前記ゲート絶縁層によって前記チャネル領域か
ら絶縁されているゲートとを有することを特徴とする電
力用ＭＯＳトランジスタ。 - 【請求項８】 前記比較的低濃度にドープされたエピ
タキシャル層が、前記第２不純物濃度で形成されたこと
を特徴とする請求項１に記載の電力用ＭＯＳトランジス
タ。 - 【請求項９】 電力用ＭＯＳトランジスタの製造方法
であって、 第１導電型の比較的高濃度にドープされたエピタキシャ
ル層を基板層上に形成する過程と、 主面を有する前記第１導電型の比較的低濃度にドープさ
れたエピタキシャル層を前記比較的高濃度にドープされ
たエピタキシャル層の上に直接形成する過程と、 前記比較的低濃度にドープされたエピタキシャル層を通
って前記比較的高濃度にドープされたエピタキシャル層
内に少なくとも部分的に延在する、前記第１導電型とは
相異なる第２導電型のボディ領域を形成する過程と、 前記ボディ領域内に前記第１導電型のソース領域を形成
し、それによって前記比較的低濃度にドープされたエピ
タキシャル層内に少なくとも部分的に配置され、かつ前
記主面に沿ったチャネル領域を形成する過程とを有する
ことを特徴とする電力用ＭＯＳトランジスタの製造方
法。 - 【請求項１０】 前記比較的低濃度にドープされたエ
ピタキシャル層を形成する過程が、 前記比較的高濃度にドープされたエピタキシャル層の不
純物濃度よりも低い前記第１導電型の不純物濃度のエピ
タキシャル層を形成する過程を有することを特徴とする
請求項９に記載の電力用ＭＯＳトランジスタの製造方
法。 - 【請求項１１】 前記ソース領域が前記比較的高濃度
にドープされたエピタキシャル層内に延在しないことを
特徴とする請求項１０に記載の電力用ＭＯＳトランジス
タの製造方法。 - 【請求項１２】 前記比較的低濃度にドープされたエ
ピタキシャル層を形成する前記過程が、 前記比較的高濃度にドープされたエピタキシャル層の浅
い層に、前記第２導電型の不純物を注入する過程を有す
ることを特徴とする請求項９に記載の電力用ＭＯＳトラ
ンジスタの製造方法。 - 【請求項１３】 前記ソース領域が、前記比較的高濃
度にドープされたエピタキシャル層内に延在しないこと
を特徴とする請求項１２に記載の電力用ＭＯＳトランジ
スタの製造方法。 - 【請求項１４】 電力用ＭＯＳトランジスタであっ
て、 基板層と、 Ｎ型の第１不純物濃度を有するように前記基板層の上に
直接形成された第１のエピタキシャルシリコン層と、 主面を有し、かつ前記第１不純物濃度よりも低いＮ型の
第２不純物濃度を有するように前記第１のエピタキシャ
ルシリコン層の上に直接形成された第２のエピタキシャ
ルシリコン層と、 前記主面から前記第２のエピタキシャルシリコン層を通
って前記第１のエピタキシャルシリコン層内に延在して
前記第２のエピタキシャルシリコン層内のエピタキシャ
ルシリコン領域を画定し、かつ第１の横方向の外側周縁
部と第２の横方向の外側周縁部とを画定するＰ型ボディ
領域と、 前記ボディ領域内に配置され、前記第２のエピタキシャ
ルシリコン層内にその全体が配置され、かつ前記第２の
エピタキシャルシリコン層の前記エピタキシャルシリコ
ン領域と間の横方向の最小距離を決めるＮ型ソース領域
と、 前記主面の上に直接配置されたゲート絶縁層と、 前記ゲート絶縁層の上に少なくともその一部分が配置さ
れたゲートとを有し、 前記第１及び第２の横方向の外側周縁部が、互いに平行
な第１及び第２の水平面上に各々配置され、かつ前記第
２のエピタキシャル層内に配置され、 前記第１の横方向の外側周縁部が前記第２の横方向の外
側周縁部よりも大きい円周を有し、 前記第２の横方向の外側周縁部を含む前記第２の水平面
が、前記第１の横方向の外側周縁部を含む前記第１の水
平面よりも前記主面から遠くに配置され、 前記第１及び前記第２の水平面が前記主面にほぼ並行し
ていることを特徴とする電力用ＭＯＳトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US92533692A | 1992-08-04 | 1992-08-04 | |
| US07/925,336 | 1992-08-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104445A true JPH06104445A (ja) | 1994-04-15 |
Family
ID=25451572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5210844A Pending JPH06104445A (ja) | 1992-08-04 | 1993-08-02 | 電力用ｍｏｓトランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5479037A (ja) |
| EP (1) | EP0583911A1 (ja) |
| JP (1) | JPH06104445A (ja) |
| KR (1) | KR940004847A (ja) |
| DE (1) | DE583911T1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013145023A1 (ja) * | 2012-03-30 | 2015-08-03 | 株式会社日立製作所 | 電界効果型炭化珪素トランジスタ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5558313A (en) * | 1992-07-24 | 1996-09-24 | Siliconix Inorporated | Trench field effect transistor with reduced punch-through susceptibility and low RDSon |
| US5910669A (en) * | 1992-07-24 | 1999-06-08 | Siliconix Incorporated | Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof |
| EP0696054B1 (en) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
| EP0735591B1 (en) * | 1995-03-31 | 1999-09-08 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Improved DMOS device structure, and related manufacturing process |
| US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
| US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
| US5872374A (en) * | 1996-03-29 | 1999-02-16 | Motorola, Inc. | Vertical semiconductor device |
| US6025231A (en) * | 1997-02-18 | 2000-02-15 | Texas Instruments Incorporated | Self aligned DMOS transistor and method of fabrication |
| JP3502531B2 (ja) | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
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| US6492232B1 (en) | 1998-06-15 | 2002-12-10 | Motorola, Inc. | Method of manufacturing vertical semiconductor device |
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| EP1407476A4 (en) * | 2000-08-08 | 2007-08-29 | Advanced Power Technology | POWER MOS MODULE WITH ASYMMETRIC CHANNEL STRUCTURE |
| CN101228636B (zh) * | 2005-07-25 | 2010-06-16 | 飞思卡尔半导体公司 | 功率半导体器件以及制造功率半导体器件的方法 |
| US7800135B2 (en) | 2005-07-25 | 2010-09-21 | Jean-Michel Reynes | Power semiconductor device and method of manufacturing a power semiconductor device |
| US20120126341A1 (en) * | 2010-11-23 | 2012-05-24 | Microchip Technology Incorporated | Using low pressure epi to enable low rdson fet |
| CN119997582B (zh) * | 2025-04-16 | 2025-07-04 | 湖北九峰山实验室 | 一种基于4H-SiC的3C-SiC复合外延结构及器件结构 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4078947A (en) * | 1976-08-05 | 1978-03-14 | International Business Machines Corporation | Method for forming a narrow channel length MOS field effect transistor |
| US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| JPS5567161A (en) * | 1978-11-14 | 1980-05-21 | Seiko Epson Corp | Semiconductor memory storage |
| US5008725C2 (en) * | 1979-05-14 | 2001-05-01 | Internat Rectifer Corp | Plural polygon source pattern for mosfet |
| US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
| US4680853A (en) * | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| JPS57188877A (en) * | 1981-05-18 | 1982-11-19 | Nec Corp | Semiconductor device and manufacture thereof |
| US4599118A (en) * | 1981-12-30 | 1986-07-08 | Mostek Corporation | Method of making MOSFET by multiple implantations followed by a diffusion step |
| US4803532A (en) * | 1982-11-27 | 1989-02-07 | Nissan Motor Co., Ltd. | Vertical MOSFET having a proof structure against puncture due to breakdown |
| JPS62176168A (ja) * | 1986-01-30 | 1987-08-01 | Nippon Denso Co Ltd | 縦型ｍｏｓトランジスタ |
| US5138422A (en) * | 1987-10-27 | 1992-08-11 | Nippondenso Co., Ltd. | Semiconductor device which includes multiple isolated semiconductor segments on one chip |
| JP2771172B2 (ja) * | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP2832101B2 (ja) * | 1991-09-20 | 1998-12-02 | シャープ株式会社 | パワートランジスタ |
| JPH07153469A (ja) * | 1993-11-29 | 1995-06-16 | Sanyo Electric Co Ltd | 固体電解質型燃料電池 |
-
1993
- 1993-08-02 JP JP5210844A patent/JPH06104445A/ja active Pending
- 1993-08-02 KR KR1019930014929A patent/KR940004847A/ko not_active Abandoned
- 1993-08-03 DE DE0583911T patent/DE583911T1/de active Pending
- 1993-08-03 EP EP93306133A patent/EP0583911A1/en not_active Withdrawn
- 1993-10-01 US US08/131,114 patent/US5479037A/en not_active Expired - Lifetime
-
1997
- 1997-07-17 US US08/895,004 patent/US5770503A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR940004847A (ko) | 1994-03-16 |
| DE583911T1 (de) | 1994-11-17 |
| US5770503A (en) | 1998-06-23 |
| US5479037A (en) | 1995-12-26 |
| EP0583911A1 (en) | 1994-02-23 |
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