JPH06104672A - クランプ回路 - Google Patents
クランプ回路Info
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- JPH06104672A JPH06104672A JP4252850A JP25285092A JPH06104672A JP H06104672 A JPH06104672 A JP H06104672A JP 4252850 A JP4252850 A JP 4252850A JP 25285092 A JP25285092 A JP 25285092A JP H06104672 A JPH06104672 A JP H06104672A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
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Abstract
(57)【要約】
【目的】 クランプ回路の電流−電圧特性を急峻にし、
かつ任意のクランプ電位を設定することができるように
することを目的とする。 【構成】 クランプ回路は、定電流源（５）およびカレ
ントミラー回路（３，４）からなる定電流回路と、定電
流回路からの一定電流を受けるトリミング可能な抵抗
（２）と、このトリミング可能な抵抗が発生する電圧を
ゲートに受けてクランプノード（２００）を流れる電流
を調整するクランプ用ＭＯＳトランジスタ（１）を含
む。
かつ任意のクランプ電位を設定することができるように
することを目的とする。 【構成】 クランプ回路は、定電流源（５）およびカレ
ントミラー回路（３，４）からなる定電流回路と、定電
流回路からの一定電流を受けるトリミング可能な抵抗
（２）と、このトリミング可能な抵抗が発生する電圧を
ゲートに受けてクランプノード（２００）を流れる電流
を調整するクランプ用ＭＯＳトランジスタ（１）を含
む。
Description
【０００１】
【産業上の利用分野】この発明はクランプ回路に関し、
特に、半導体デバイス内部で発生される電圧を一定電圧
にクランプするための回路構成に関する。
特に、半導体デバイス内部で発生される電圧を一定電圧
にクランプするための回路構成に関する。
【０００２】
【従来の技術】近年の半導体素子（デバイス）は、シス
テムの構築を容易にするために単一電源構成（通常接地
電位である電源電位の他に１種類の電源電圧を利用する
構成）とされる。一方、半導体メモリなどの半導体デバ
イスにおいては、外部または内部電源電圧Ｖｃｃと異な
る電位を必要とされることが多い。このような場合、半
導体デバイス内部において電源電圧Ｖｃｃから必要とさ
れる電位を発生する。
テムの構築を容易にするために単一電源構成（通常接地
電位である電源電位の他に１種類の電源電圧を利用する
構成）とされる。一方、半導体メモリなどの半導体デバ
イスにおいては、外部または内部電源電圧Ｖｃｃと異な
る電位を必要とされることが多い。このような場合、半
導体デバイス内部において電源電圧Ｖｃｃから必要とさ
れる電位を発生する。
【０００３】図９は、半導体メモリの一般的構成を示す
図である。図９においては、半導体メモリとして、ダイ
ナミック・ランダム・アクセス・メモリの構成が示され
る。
図である。図９においては、半導体メモリとして、ダイ
ナミック・ランダム・アクセス・メモリの構成が示され
る。
【０００４】図９において、半導体メモリは、行および
列のマトリクス状に配列された複数のダイナミック型メ
モリセルを有するメモリセルアレイ１００と、外部から
与えられるアドレス信号Ａ０〜Ａｎに従って内部アドレ
ス信号を発生するアドレスバッファ１０２と、アドレス
バッファ１０２からの内部行アドレス信号をデコードし
て、メモリセルアレイ１００における対応の行を選択す
る信号を発生するロウデコーダ１０４と、ロウデコーダ
１０４からの行選択信号に応答して、メモリセルアレイ
１００内の対応の行へワード線駆動信号を伝達するワー
ドドライバ１０６と、アドレスバッファ１０２からの内
部列アドレス信号をデコードしてメモリセルアレイ１０
０における対応の列を選択する信号を発生するコラムデ
コーダ１１０と、メモリセルアレイ１００の選択行に接
続されるメモリセルの記憶データを検知し増幅するセン
スアンプと、コラムデコーダ１１０からの列選択信号に
応答してメモリセルアレイ１００の対応の列を内部デー
タ線へ接続するＩＯゲートとを含む。図９においてはセ
ンスアンプとＩＯゲートとを１つのブロック１０８で示
す。
列のマトリクス状に配列された複数のダイナミック型メ
モリセルを有するメモリセルアレイ１００と、外部から
与えられるアドレス信号Ａ０〜Ａｎに従って内部アドレ
ス信号を発生するアドレスバッファ１０２と、アドレス
バッファ１０２からの内部行アドレス信号をデコードし
て、メモリセルアレイ１００における対応の行を選択す
る信号を発生するロウデコーダ１０４と、ロウデコーダ
１０４からの行選択信号に応答して、メモリセルアレイ
１００内の対応の行へワード線駆動信号を伝達するワー
ドドライバ１０６と、アドレスバッファ１０２からの内
部列アドレス信号をデコードしてメモリセルアレイ１０
０における対応の列を選択する信号を発生するコラムデ
コーダ１１０と、メモリセルアレイ１００の選択行に接
続されるメモリセルの記憶データを検知し増幅するセン
スアンプと、コラムデコーダ１１０からの列選択信号に
応答してメモリセルアレイ１００の対応の列を内部デー
タ線へ接続するＩＯゲートとを含む。図９においてはセ
ンスアンプとＩＯゲートとを１つのブロック１０８で示
す。
【０００５】半導体メモリはさらに、メモリ外部とデー
タの入出力を行なうための入出力回路１１２と、外部か
ら与えられる制御信号／ＲＡＳ、／ＣＡＳ、および／Ｗ
Ｅに従って各種内部制御信号を発生するクロック制御回
路１１４と、半導体メモリが形成される半導体基板へ所
定のバイアス電圧ＶＢＢを印加するためのＶＢＢ発生回
路１１６と、メモリセルアレイ１００の選択行へ伝達さ
れる電源電圧Ｖｃｃより高い昇圧信号Ｖｐｐを発生する
Ｖｐｐ発生回路１１８とを含む。
タの入出力を行なうための入出力回路１１２と、外部か
ら与えられる制御信号／ＲＡＳ、／ＣＡＳ、および／Ｗ
Ｅに従って各種内部制御信号を発生するクロック制御回
路１１４と、半導体メモリが形成される半導体基板へ所
定のバイアス電圧ＶＢＢを印加するためのＶＢＢ発生回
路１１６と、メモリセルアレイ１００の選択行へ伝達さ
れる電源電圧Ｖｃｃより高い昇圧信号Ｖｐｐを発生する
Ｖｐｐ発生回路１１８とを含む。
【０００６】信号／ＲＡＳは、ロウアドレスストローブ
信号であり、半導体メモリのメモリサイクルを決定する
とともに、アドレスバッファ１０２において行アドレス
信号を取込むタイミングを与える。信号／ＣＡＳは、コ
ラムアドレスストローブ信号であり、アドレスバッファ
１０２における列アドレス信号を取込むタイミングを与
えるとともに、半導体メモリの列選択に関連する回路の
動作タイミングを与える。信号／ＷＥはライトイネーブ
ル信号であり、半導体メモリがデータ読出モードである
かデータ書込モードであるかを決定する。クロック制御
回路１１４から発生される各種内部制御信号は様々な回
路部分へ与えられるが、図９においては、アドレスバッ
ファ１０２、ロウデコーダ１０４およびＶｐｐ発生回路
１１８へ与えられるように示される。次に動作について
簡単に説明する。
信号であり、半導体メモリのメモリサイクルを決定する
とともに、アドレスバッファ１０２において行アドレス
信号を取込むタイミングを与える。信号／ＣＡＳは、コ
ラムアドレスストローブ信号であり、アドレスバッファ
１０２における列アドレス信号を取込むタイミングを与
えるとともに、半導体メモリの列選択に関連する回路の
動作タイミングを与える。信号／ＷＥはライトイネーブ
ル信号であり、半導体メモリがデータ読出モードである
かデータ書込モードであるかを決定する。クロック制御
回路１１４から発生される各種内部制御信号は様々な回
路部分へ与えられるが、図９においては、アドレスバッ
ファ１０２、ロウデコーダ１０４およびＶｐｐ発生回路
１１８へ与えられるように示される。次に動作について
簡単に説明する。
【０００７】図９に示す半導体メモリは、ダイナミック
・ランダム・アクセス・メモリであり、アドレスバッフ
ァ１０２へは、行アドレス信号と列アドレス信号とが時
分割的に与えられる。アドレスバッファ１０２は、クロ
ック制御回路１１４から信号／ＲＡＳに応答して発生さ
れる内部制御信号に応答して外部アドレス信号を取込み
内部行アドレス信号を発生する。ロウデコーダ１０４は
この内部行アドレス信号をデコードしてメモリセルアレ
イ１００における行（ワード線）を選択する信号を発生
する。Ｖｐｐ発生回路１１８は、電源電圧Ｖｃｃ（図９
において、外部から与えられるように示される）を受
け、クロック制御回路１１４からの内部制御信号に応答
して昇圧信号Ｖｐｐを発生する。ワードドライバ１０６
は、ロウデコーダ１０４からの行選択信号が指定するメ
モリセルアレイ１００内の行（ワード線）上へＶｐｐ発
生回路１１８から与えられた昇圧信号Ｖｐｐを伝達す
る。これにより、メモリセルアレイ１００において１行
が選択状態となり、選択行に接続されるメモリセルの記
憶データが対応の列（ビット線）上へ伝達される。次い
で、ブロック１０８内に含まれるセンスアンプが活性化
され（クロック制御回路１１４からの制御信号によ
る）、各列上に伝達されたメモリセルの記憶データが増
幅される。
・ランダム・アクセス・メモリであり、アドレスバッフ
ァ１０２へは、行アドレス信号と列アドレス信号とが時
分割的に与えられる。アドレスバッファ１０２は、クロ
ック制御回路１１４から信号／ＲＡＳに応答して発生さ
れる内部制御信号に応答して外部アドレス信号を取込み
内部行アドレス信号を発生する。ロウデコーダ１０４は
この内部行アドレス信号をデコードしてメモリセルアレ
イ１００における行（ワード線）を選択する信号を発生
する。Ｖｐｐ発生回路１１８は、電源電圧Ｖｃｃ（図９
において、外部から与えられるように示される）を受
け、クロック制御回路１１４からの内部制御信号に応答
して昇圧信号Ｖｐｐを発生する。ワードドライバ１０６
は、ロウデコーダ１０４からの行選択信号が指定するメ
モリセルアレイ１００内の行（ワード線）上へＶｐｐ発
生回路１１８から与えられた昇圧信号Ｖｐｐを伝達す
る。これにより、メモリセルアレイ１００において１行
が選択状態となり、選択行に接続されるメモリセルの記
憶データが対応の列（ビット線）上へ伝達される。次い
で、ブロック１０８内に含まれるセンスアンプが活性化
され（クロック制御回路１１４からの制御信号によ
る）、各列上に伝達されたメモリセルの記憶データが増
幅される。
【０００８】一方、アドレスバッファ１０２は、またク
ロック制御回路１１４から信号／ＣＡＳに応答して発生
される内部制御信号に応答して外部アドレス信号から内
部列アドレス信号を発生する。コラムデコーダ１１０は
アドレスバッファ１０２からの内部列アドレス信号をデ
コードし、列選択信号を発生する。列選択信号発生時に
おいてはすでにブロック１０８内のセンスアンプにより
各メモリセルのデータが検知・増幅されており、各列上
のデータは安定状態となっている。ブロック１０８内の
ＩＯゲートがコラムデコーダ１１０からの列選択信号に
応答して導通し、メモリセルアレイ１００内の対応の列
を入出力回路１１２へ接続する。入出力回路１１２は、
クロック制御回路１１４からの制御信号に応答して、デ
ータ書込動作モード時においては外部書込データから内
部書込データを生成してブロック１０８へ伝達し、デー
タ読出動作モード時においてはブロック１０８内のＩＯ
ゲートから伝達された内部読出データから外部読出デー
タを生成する。
ロック制御回路１１４から信号／ＣＡＳに応答して発生
される内部制御信号に応答して外部アドレス信号から内
部列アドレス信号を発生する。コラムデコーダ１１０は
アドレスバッファ１０２からの内部列アドレス信号をデ
コードし、列選択信号を発生する。列選択信号発生時に
おいてはすでにブロック１０８内のセンスアンプにより
各メモリセルのデータが検知・増幅されており、各列上
のデータは安定状態となっている。ブロック１０８内の
ＩＯゲートがコラムデコーダ１１０からの列選択信号に
応答して導通し、メモリセルアレイ１００内の対応の列
を入出力回路１１２へ接続する。入出力回路１１２は、
クロック制御回路１１４からの制御信号に応答して、デ
ータ書込動作モード時においては外部書込データから内
部書込データを生成してブロック１０８へ伝達し、デー
タ読出動作モード時においてはブロック１０８内のＩＯ
ゲートから伝達された内部読出データから外部読出デー
タを生成する。
【０００９】以上の動作により、ロウデコーダ１０４お
よびコラムデコーダ１１０により選択された行および列
の交差部に対応して配置されたメモリセルに対するデー
タの書込または読出が行なわれる。次に、メモリセルア
レイ１００内の選択行上へ伝達される昇圧信号Ｖｐｐの
作用効果について説明する。
よびコラムデコーダ１１０により選択された行および列
の交差部に対応して配置されたメモリセルに対するデー
タの書込または読出が行なわれる。次に、メモリセルア
レイ１００内の選択行上へ伝達される昇圧信号Ｖｐｐの
作用効果について説明する。
【００１０】図１０は、ダイナミック型メモリセルの構
造を示す図である。図１０において、ダイナミック型メ
モリセル１２０は情報を電荷の形態で記憶するためのキ
ャパシタ１２４と、ワード線ＷＬ上の信号電位に応答し
てメモリセルキャパシタ１２４を対応のビット線（図１
０においてはビット線ＢＬ）へ接続するトランスファゲ
ート１２２を含む。メモリセルキャパシタ１２４の一方
電極（セルプレート）は所定の基準電位Ｖｃｐに接続さ
れる。ワード線ＷＬは図９に示すメモリセルアレイ１０
０の行に対応し、ビット線ＢＬおよび／ＢＬは列に対応
する。ビット線ＢＬおよび／ＢＬは対を構成し、１本の
ワード線と１対のビット線ＢＬ，／ＢＬとの交差部にメ
モリセル１２０が配置される。図１０においてはワード
線ＷＬとビット線ＢＬとの交差部にメモリセル１２０が
配置された状態が示される。通常、隣接ワード線とビッ
ト線／ＢＬとの交差部に別のダイナミック型メモリセル
が配置される。次に図１０に示すダイナミック型メモリ
セルのデータのセンス動作について図１１に示す動作波
形図を参照して説明する。
造を示す図である。図１０において、ダイナミック型メ
モリセル１２０は情報を電荷の形態で記憶するためのキ
ャパシタ１２４と、ワード線ＷＬ上の信号電位に応答し
てメモリセルキャパシタ１２４を対応のビット線（図１
０においてはビット線ＢＬ）へ接続するトランスファゲ
ート１２２を含む。メモリセルキャパシタ１２４の一方
電極（セルプレート）は所定の基準電位Ｖｃｐに接続さ
れる。ワード線ＷＬは図９に示すメモリセルアレイ１０
０の行に対応し、ビット線ＢＬおよび／ＢＬは列に対応
する。ビット線ＢＬおよび／ＢＬは対を構成し、１本の
ワード線と１対のビット線ＢＬ，／ＢＬとの交差部にメ
モリセル１２０が配置される。図１０においてはワード
線ＷＬとビット線ＢＬとの交差部にメモリセル１２０が
配置された状態が示される。通常、隣接ワード線とビッ
ト線／ＢＬとの交差部に別のダイナミック型メモリセル
が配置される。次に図１０に示すダイナミック型メモリ
セルのデータのセンス動作について図１１に示す動作波
形図を参照して説明する。
【００１１】ワード線ＷＬが選択されると、ワード線Ｗ
Ｌ上に図９に示すワードドライバ１０６から昇圧信号Ｖ
ｐｐが伝達される。これにより、メモリセル１２０にお
けるトランスファゲート１２２が導通し、メモリセルキ
ャパシタ１２４がビット線ＢＬと結合される。ビット線
ＢＬおよび／ＢＬはスタンバイ時においては中間電位
（Ｖｃｃ／２）にプリチャージされており、ワード線Ｗ
Ｌの電位が立上がる前はフローティング状態とされてい
る。これによりビット線ＢＬとメモリセルキャパシタ１
２４との間で電荷の移動が生じ、ビット線ＢＬの電位が
メモリセルキャパシタ１２４の蓄積データに従って変化
する。図１１においては、メモリセル１２０がデータ
“０”を記憶しており、ビット線ＢＬの電位が低下する
状態が示される。他方のビット線／ＢＬは、選択された
メモリセルは接続されていないため、プリチャージ電位
Ｖｃｃ／２を保持する。
Ｌ上に図９に示すワードドライバ１０６から昇圧信号Ｖ
ｐｐが伝達される。これにより、メモリセル１２０にお
けるトランスファゲート１２２が導通し、メモリセルキ
ャパシタ１２４がビット線ＢＬと結合される。ビット線
ＢＬおよび／ＢＬはスタンバイ時においては中間電位
（Ｖｃｃ／２）にプリチャージされており、ワード線Ｗ
Ｌの電位が立上がる前はフローティング状態とされてい
る。これによりビット線ＢＬとメモリセルキャパシタ１
２４との間で電荷の移動が生じ、ビット線ＢＬの電位が
メモリセルキャパシタ１２４の蓄積データに従って変化
する。図１１においては、メモリセル１２０がデータ
“０”を記憶しており、ビット線ＢＬの電位が低下する
状態が示される。他方のビット線／ＢＬは、選択された
メモリセルは接続されていないため、プリチャージ電位
Ｖｃｃ／２を保持する。
【００１２】次いで、センスアンプが活性化され、ビッ
ト線ＢＬ、／ＢＬ間の電位差を差動的に増幅する。次い
でデータの書込または読出がこのメモリセル１２０に対
して行なわれた後に、１つのメモリサイクルが完了し、
ワード線ＷＬの電位が“Ｌ”へ立下がる。
ト線ＢＬ、／ＢＬ間の電位差を差動的に増幅する。次い
でデータの書込または読出がこのメモリセル１２０に対
して行なわれた後に、１つのメモリサイクルが完了し、
ワード線ＷＬの電位が“Ｌ”へ立下がる。
【００１３】ダイナミック型メモリセル１２０内のトラ
ンスファゲート１２２は、図１０に示すように、通常、
ｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）で構成される。したがって、トランスフ
ァゲート１２２は、そのゲートへ与えられた電位から自
身のしきい値電圧を引いた電圧を通過させることができ
る。ワード線ＷＬの電位が電源電圧Ｖｃｃレベルであれ
ば、メモリセルキャパシタ１２４へは、電圧Ｖｃｃ−Ｖ
ｔｈが伝達される。ここで、Ｖｔｈはトランスファゲー
ト１２２のしきい値電圧である。
ンスファゲート１２２は、図１０に示すように、通常、
ｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）で構成される。したがって、トランスフ
ァゲート１２２は、そのゲートへ与えられた電位から自
身のしきい値電圧を引いた電圧を通過させることができ
る。ワード線ＷＬの電位が電源電圧Ｖｃｃレベルであれ
ば、メモリセルキャパシタ１２４へは、電圧Ｖｃｃ−Ｖ
ｔｈが伝達される。ここで、Ｖｔｈはトランスファゲー
ト１２２のしきい値電圧である。
【００１４】半導体メモリの記憶容量が大きくなるにつ
れ、メモリセルのサイズが小さくなる。メモリセルキャ
パシタに十分な電荷を格納するためには、蓄積電荷量Ｑ
は、キャパシタンスＣ、伝達された電位をＶとすると、 Ｑ＝Ｃ・（Ｖ−Ｖｃｐ） の関係で示されるように、できるだけ伝達される電圧Ｖ
を大きくする必要がある。このため、ワード線ＷＬの電
位を電源電圧Ｖｃｃよりもさらに昇圧し、電源電圧Ｖｃ
ｃをメモリセルキャパシタ１２４へ伝達することを図
る。また、ワード線ＷＬの電位の立上がり時に昇圧信号
Ｖｐｐを伝達することにより、ワード線ＷＬの電位の立
上がり速度を速くし、高速でメモリセル１２０の記憶デ
ータをビット線ＢＬ上へ伝達することを図る。
れ、メモリセルのサイズが小さくなる。メモリセルキャ
パシタに十分な電荷を格納するためには、蓄積電荷量Ｑ
は、キャパシタンスＣ、伝達された電位をＶとすると、 Ｑ＝Ｃ・（Ｖ−Ｖｃｐ） の関係で示されるように、できるだけ伝達される電圧Ｖ
を大きくする必要がある。このため、ワード線ＷＬの電
位を電源電圧Ｖｃｃよりもさらに昇圧し、電源電圧Ｖｃ
ｃをメモリセルキャパシタ１２４へ伝達することを図
る。また、ワード線ＷＬの電位の立上がり時に昇圧信号
Ｖｐｐを伝達することにより、ワード線ＷＬの電位の立
上がり速度を速くし、高速でメモリセル１２０の記憶デ
ータをビット線ＢＬ上へ伝達することを図る。
【００１５】このような昇圧電圧Ｖｐｐは、ブートスト
ラップ容量による容量結合を利用する昇圧回路またはキ
ャパシタのチャージポンプ動作を利用する昇圧回路など
を利用して、電源電圧Ｖｃｃからオンチップで発生され
る。
ラップ容量による容量結合を利用する昇圧回路またはキ
ャパシタのチャージポンプ動作を利用する昇圧回路など
を利用して、電源電圧Ｖｃｃからオンチップで発生され
る。
【００１６】図１２は、図９に示すＶＢＢ発生回路から
発生される基板バイアス電圧の作用効果を示す図であ
る。図１２においては、１つのＭＯＳトランジスタの断
面構造が示される。図１２において、ＭＯＳトランジス
タは、Ｐ型半導体基板（またはＰウェル）１４０の表面
に形成される高不純物濃度のＮ型不純物領域１４２およ
び１４４と、不純物領域１４２および１４４の間の基板
表面上にゲート絶縁膜１４５を介して形成されるゲート
電極１４６を含む。
発生される基板バイアス電圧の作用効果を示す図であ
る。図１２においては、１つのＭＯＳトランジスタの断
面構造が示される。図１２において、ＭＯＳトランジス
タは、Ｐ型半導体基板（またはＰウェル）１４０の表面
に形成される高不純物濃度のＮ型不純物領域１４２およ
び１４４と、不純物領域１４２および１４４の間の基板
表面上にゲート絶縁膜１４５を介して形成されるゲート
電極１４６を含む。
【００１７】図１２に示すＭＯＳトランジスタは、ｎチ
ャネル型トランジスタであり、ゲート電極１４６に
“Ｈ”の電圧を印加すると、ゲート電極１４６下のチャ
ネル領域１４７に反転層が形成され、不純物領域１４２
および１４４がチャネル領域１４７表面の低抵抗の反転
層を介して接続される。これによりＭＯＳトランジスタ
がオン状態となる。このようなＭＯＳトランジスタのし
きい値電圧Ｖｔｈは、チャネル領域１４７の表面不純物
濃度により変化する。表面不純物濃度には製造プロセス
の各種パラメータに依存してばらつきが生じる。
ャネル型トランジスタであり、ゲート電極１４６に
“Ｈ”の電圧を印加すると、ゲート電極１４６下のチャ
ネル領域１４７に反転層が形成され、不純物領域１４２
および１４４がチャネル領域１４７表面の低抵抗の反転
層を介して接続される。これによりＭＯＳトランジスタ
がオン状態となる。このようなＭＯＳトランジスタのし
きい値電圧Ｖｔｈは、チャネル領域１４７の表面不純物
濃度により変化する。表面不純物濃度には製造プロセス
の各種パラメータに依存してばらつきが生じる。
【００１８】このような不純物濃度のばらつきによるし
きい値電圧のばらつきを抑制するために、半導体基板１
４０に一定電位のバイアス電位ＶＢＢが印加される。通
常、−２ないし−３Ｖの負電圧がＰ型半導体基板１４０
に対し印加される。これによりＭＯＳトランジスタのし
きい値電圧の安定化を図る。また、このバイアス電圧Ｖ
ＢＢを印加することにより、不純物領域１４２および１
４４と半導体基板１４０との間に形成される接合容量を
小さくし、ＭＯＳトランジスタの動作速度を改善する。
きい値電圧のばらつきを抑制するために、半導体基板１
４０に一定電位のバイアス電位ＶＢＢが印加される。通
常、−２ないし−３Ｖの負電圧がＰ型半導体基板１４０
に対し印加される。これによりＭＯＳトランジスタのし
きい値電圧の安定化を図る。また、このバイアス電圧Ｖ
ＢＢを印加することにより、不純物領域１４２および１
４４と半導体基板１４０との間に形成される接合容量を
小さくし、ＭＯＳトランジスタの動作速度を改善する。
【００１９】また、ＭＯＳトランジスタは、隣接素子と
は素子分離領域（素子分離酸化膜）１４８により電気的
に分離される。素子分離領域１４８上には信号線１５０
が配設される。この構成において、配線層１５０に印加
される電圧により素子分離領域１４８下に反転層が形成
され、寄生ＭＯＳトランジスタが導通状態となるのを防
止する機能をまたバイアス電圧ＶＢＢが備える。
は素子分離領域（素子分離酸化膜）１４８により電気的
に分離される。素子分離領域１４８上には信号線１５０
が配設される。この構成において、配線層１５０に印加
される電圧により素子分離領域１４８下に反転層が形成
され、寄生ＭＯＳトランジスタが導通状態となるのを防
止する機能をまたバイアス電圧ＶＢＢが備える。
【００２０】このような基板バイアス電圧ＶＢＢもま
た、半導体メモリにおいては、電源電圧Ｖｃｃから、チ
ャージポンプ回路（キャパシタを利用する）などの回路
を利用してオンチップで発生される。
た、半導体メモリにおいては、電源電圧Ｖｃｃから、チ
ャージポンプ回路（キャパシタを利用する）などの回路
を利用してオンチップで発生される。
【００２１】半導体メモリにおいてオンチップで発生さ
れる電圧信号としては、上述のようなワード線昇圧信号
および基板バイアス電圧の他に、シェアードセンスアン
プ構成におけるセンスアンプ接続制御信号がある。
れる電圧信号としては、上述のようなワード線昇圧信号
および基板バイアス電圧の他に、シェアードセンスアン
プ構成におけるセンスアンプ接続制御信号がある。
【００２２】図１３は、半導体メモリにおけるシェアー
ドセンスアンプ配置を示す図である。図１３において、
センスアンプ１６０は、メモリブロックＭＢＡのビット
線対ＢＬＡ，／ＢＬＡとメモリブロックＭＢＢのビット
線対ＢＬＢ，／ＢＬＢに共有される。メモリブロックＭ
ＢＡのビット線対ＢＬＡ，／ＢＬＡとセンスアンプ１６
０とは接続ゲート１６２により接続され、センスアンプ
１６０とメモリブロックＭＢＢのビット線対ＢＬＢ，／
ＢＬＢが接続ゲート１６４により接続される。次に、図
１３に示すシェアードセンスアンプを用いたメモリセル
データのセンス動作についてその動作波形図である図１
４を参照して説明する。
ドセンスアンプ配置を示す図である。図１３において、
センスアンプ１６０は、メモリブロックＭＢＡのビット
線対ＢＬＡ，／ＢＬＡとメモリブロックＭＢＢのビット
線対ＢＬＢ，／ＢＬＢに共有される。メモリブロックＭ
ＢＡのビット線対ＢＬＡ，／ＢＬＡとセンスアンプ１６
０とは接続ゲート１６２により接続され、センスアンプ
１６０とメモリブロックＭＢＢのビット線対ＢＬＢ，／
ＢＬＢが接続ゲート１６４により接続される。次に、図
１３に示すシェアードセンスアンプを用いたメモリセル
データのセンス動作についてその動作波形図である図１
４を参照して説明する。
【００２３】信号／ＲＡＳが立下がると１つのメモリサ
イクルが始まる。信号／ＲＡＳの立下がりに応答して、
行アドレス信号のデコード動作およびワード線選択動作
が行なわれる。これと並行して、選択ワード線を含むメ
モリブロックのみがセンスアンプ１６０に接続され、他
方のメモリブロックはセンスアンプ１６０から切離され
る。これ以前の状態においては、センスアンプ１６０は
ビット線ＢＬＡ、／ＢＬＡ、ＢＬＢおよび／ＢＬＢと接
続されている。このセンスアンプ１６０とビット線対Ｂ
ＬＡ，／ＢＬＡおよびＢＬＢ，／ＢＬＢとの接続／切離
し制御は制御信号φＡおよびφＢにより行なわれる。
イクルが始まる。信号／ＲＡＳの立下がりに応答して、
行アドレス信号のデコード動作およびワード線選択動作
が行なわれる。これと並行して、選択ワード線を含むメ
モリブロックのみがセンスアンプ１６０に接続され、他
方のメモリブロックはセンスアンプ１６０から切離され
る。これ以前の状態においては、センスアンプ１６０は
ビット線ＢＬＡ、／ＢＬＡ、ＢＬＢおよび／ＢＬＢと接
続されている。このセンスアンプ１６０とビット線対Ｂ
ＬＡ，／ＢＬＡおよびＢＬＢ，／ＢＬＢとの接続／切離
し制御は制御信号φＡおよびφＢにより行なわれる。
【００２４】制御信号φＡおよびφＢの発生態様として
は種々の方法が考えられている。図１４（ｉ）に示すよ
うに、スタンバイ時においては、制御信号φＡおよびφ
Ｂがともに昇圧信号Ｖｐｐレベルを維持し、非選択メモ
リブロック（選択ワード線を含まないメモリブロック）
に対する制御信号φＡが接地電位Ｖｓｓレベルに立下が
る。これにより一方のメモリブロックのビット線対のみ
がセンスアンプ１６０に接続される。
は種々の方法が考えられている。図１４（ｉ）に示すよ
うに、スタンバイ時においては、制御信号φＡおよびφ
Ｂがともに昇圧信号Ｖｐｐレベルを維持し、非選択メモ
リブロック（選択ワード線を含まないメモリブロック）
に対する制御信号φＡが接地電位Ｖｓｓレベルに立下が
る。これにより一方のメモリブロックのビット線対のみ
がセンスアンプ１６０に接続される。
【００２５】またこの構成に代えて、図１４（ｉｉ）に
示すように、スタンバイ時においては制御信号φＡおよ
びφＢがともに電源電圧Ｖｃｃレベルにあり、選択メモ
リブロックに対する制御信号が昇圧信号Ｖｐｐレベルと
なり、非選択メモリブロックに対する制御信号が接地電
位Ｖｓｓレベルとなる。いずれの方法においても、選択
メモリブロックに対しては昇圧信号Ｖｐｐの制御信号に
より接続ゲートが導通状態となり、ビット線対とセンス
アンプ１６０とを接続する。
示すように、スタンバイ時においては制御信号φＡおよ
びφＢがともに電源電圧Ｖｃｃレベルにあり、選択メモ
リブロックに対する制御信号が昇圧信号Ｖｐｐレベルと
なり、非選択メモリブロックに対する制御信号が接地電
位Ｖｓｓレベルとなる。いずれの方法においても、選択
メモリブロックに対しては昇圧信号Ｖｐｐの制御信号に
より接続ゲートが導通状態となり、ビット線対とセンス
アンプ１６０とを接続する。
【００２６】この選択メモリセルブロックとセンスアン
プ１６０との接続および非選択メモリセルブロックとセ
ンスアンプ１６０との切離しの後、センスアンプ活性化
信号φＳＡが活性状態となり、センスアンプ１６０がセ
ンス動作を行なう。これにより選択ワード線に接続され
るメモリセルのデータが検知増幅される。
プ１６０との接続および非選択メモリセルブロックとセ
ンスアンプ１６０との切離しの後、センスアンプ活性化
信号φＳＡが活性状態となり、センスアンプ１６０がセ
ンス動作を行なう。これにより選択ワード線に接続され
るメモリセルのデータが検知増幅される。
【００２７】上述のように、センス動作時において接続
ゲート１６２または１６４に対し昇圧信号Ｖｐｐレベル
の信号φＡまたはφＢを与えることにより接続ゲート１
６２または１６４における信号の伝送損失（接続ゲート
を構成するＭＯＳトランジスタのしきい値電圧による）
をなくし、確実に電源電圧Ｖｃｃレベルの信号をビット
線上へ伝達することを図る。
ゲート１６２または１６４に対し昇圧信号Ｖｐｐレベル
の信号φＡまたはφＢを与えることにより接続ゲート１
６２または１６４における信号の伝送損失（接続ゲート
を構成するＭＯＳトランジスタのしきい値電圧による）
をなくし、確実に電源電圧Ｖｃｃレベルの信号をビット
線上へ伝達することを図る。
【００２８】上述のようなシェアードセンスアンプ構成
では、メモリセルアレイブロックを２つに分割している
ため、各メモリセルアレイにおけるビット線の長さが短
くなり、ビット線容量を小さくすることができ、高速で
十分な読出電圧をビット線上へ伝達することができる。
では、メモリセルアレイブロックを２つに分割している
ため、各メモリセルアレイにおけるビット線の長さが短
くなり、ビット線容量を小さくすることができ、高速で
十分な読出電圧をビット線上へ伝達することができる。
【００２９】図１５は、図１３に示すシェアードセンス
アンプ配置における各制御信号を発生するための構成を
概略的に示す図である。図１５において、シェアードセ
ンス制御信号発生系は、外部からの信号／ＲＡＳを受
け、内部ＲＡＳ信号を発生するＲＡＳバッファ１７０
と、ＲＡＳバッファ１７０からの内部ＲＡＳ信号を受
け、所定のタイミングでセンスアンプ活性化信号φＳＡ
を発生するセンスアンプ活性化回路１７２と、ＲＡＳバ
ッファ１７０からの内部ＲＡＳ信号に応答して、所定の
タイミングで昇圧信号Ｖｐｐを発生するＶｐｐ発生回路
１７６と、内部ＲＡＳ信号と内部アドレス信号ＲＡと昇
圧信号Ｖｐｐとに応答して、切離し制御信号φＡおよび
φＢを発生する切離し制御回路１７４を含む。内部アド
レス信号ＲＡとしては、たとえば内部行アドレス信号の
上位ビットが利用される。この行アドレス信号の所定数
の上位ビットＲＡにより、選択ワード線を含むメモリブ
ロックを識別することができる。Ｖｐｐ発生回路１７６
は、また電源電圧Ｖｃｃから昇圧信号Ｖｐｐをオンチッ
プで発生する。
アンプ配置における各制御信号を発生するための構成を
概略的に示す図である。図１５において、シェアードセ
ンス制御信号発生系は、外部からの信号／ＲＡＳを受
け、内部ＲＡＳ信号を発生するＲＡＳバッファ１７０
と、ＲＡＳバッファ１７０からの内部ＲＡＳ信号を受
け、所定のタイミングでセンスアンプ活性化信号φＳＡ
を発生するセンスアンプ活性化回路１７２と、ＲＡＳバ
ッファ１７０からの内部ＲＡＳ信号に応答して、所定の
タイミングで昇圧信号Ｖｐｐを発生するＶｐｐ発生回路
１７６と、内部ＲＡＳ信号と内部アドレス信号ＲＡと昇
圧信号Ｖｐｐとに応答して、切離し制御信号φＡおよび
φＢを発生する切離し制御回路１７４を含む。内部アド
レス信号ＲＡとしては、たとえば内部行アドレス信号の
上位ビットが利用される。この行アドレス信号の所定数
の上位ビットＲＡにより、選択ワード線を含むメモリブ
ロックを識別することができる。Ｖｐｐ発生回路１７６
は、また電源電圧Ｖｃｃから昇圧信号Ｖｐｐをオンチッ
プで発生する。
【００３０】以上のように、半導体メモリにおいては、
様々な電圧レベルの信号が電源電圧Ｖｃｃからオンチッ
プで発生されている。またダイナミック・ランダム・ア
クセス・メモリに限らず、フラッシュメモリなどのＥＥ
ＰＲＯＭ（電気的に書込消去可能な半導体記憶装置）に
おいてもプログラム動作時に必要とされるプログラム電
圧が電源電圧Ｖｃｃからオンチップで発生されている。
様々な電圧レベルの信号が電源電圧Ｖｃｃからオンチッ
プで発生されている。またダイナミック・ランダム・ア
クセス・メモリに限らず、フラッシュメモリなどのＥＥ
ＰＲＯＭ（電気的に書込消去可能な半導体記憶装置）に
おいてもプログラム動作時に必要とされるプログラム電
圧が電源電圧Ｖｃｃからオンチップで発生されている。
【００３１】電源電圧Ｖｃｃからオンチップで昇圧信号
Ｖｐｐおよび基板バイアス電圧ＶＢＢを発生する場合、
動作マージンを確保するために、あるレベル以上（また
は以下；負電圧の場合）の電圧が必要とされる。
Ｖｐｐおよび基板バイアス電圧ＶＢＢを発生する場合、
動作マージンを確保するために、あるレベル以上（また
は以下；負電圧の場合）の電圧が必要とされる。
【００３２】一方において、半導体メモリなどの半導体
デバイスにおいては、高集積化が進み、構成要素のサイ
ズがますます微細化されている。したがって、構成要素
の耐圧の観点から、必要以上の電圧が印加されるのを防
止する必要がある。たとえば、ワード線駆動信号として
昇圧信号Ｖｐｐを印加した場合、必要以上の高圧がワー
ド線に印加された場合、ワード線破壊（ワード線の断
線、層間絶縁膜の絶縁破壊）などが生じる。
デバイスにおいては、高集積化が進み、構成要素のサイ
ズがますます微細化されている。したがって、構成要素
の耐圧の観点から、必要以上の電圧が印加されるのを防
止する必要がある。たとえば、ワード線駆動信号として
昇圧信号Ｖｐｐを印加した場合、必要以上の高圧がワー
ド線に印加された場合、ワード線破壊（ワード線の断
線、層間絶縁膜の絶縁破壊）などが生じる。
【００３３】また負電圧の基板バイアス電圧ＶＢＢの場
合においても、ＰＮ接合が逆バイアス状態にあり必要以
上に基板バイアス電圧ＶＢＢの負電位が小さくなると、
ＰＮ接合の逆バイアス状態がさらに大きくなり、ＰＮ接
合の破壊が生じることが考えられる（Ｎ領域に“Ｈ”の
信号が印加された場合）。
合においても、ＰＮ接合が逆バイアス状態にあり必要以
上に基板バイアス電圧ＶＢＢの負電位が小さくなると、
ＰＮ接合の逆バイアス状態がさらに大きくなり、ＰＮ接
合の破壊が生じることが考えられる（Ｎ領域に“Ｈ”の
信号が印加された場合）。
【００３４】必要以上のレベルの電圧が発生されるのを
防止するために、一般に図１６に示すようにクランプ回
路が設けられる。図１６においては、昇圧信号Ｖｐｐを
発生するＶｐｐ発生回路１８０が発生する昇圧信号Ｖｐ
ｐの電圧レベルをクランプするための構成が一例として
示される。基板バイアス電圧ＶＢＢを発生する回路にお
いても同様である。クランプ回路１８２は、Ｖｐｐ発生
回路１８０から発生される昇圧信号Ｖｐｐのレベルが所
定電圧レベル以上に上昇するのを防止する機能を備え
る。
防止するために、一般に図１６に示すようにクランプ回
路が設けられる。図１６においては、昇圧信号Ｖｐｐを
発生するＶｐｐ発生回路１８０が発生する昇圧信号Ｖｐ
ｐの電圧レベルをクランプするための構成が一例として
示される。基板バイアス電圧ＶＢＢを発生する回路にお
いても同様である。クランプ回路１８２は、Ｖｐｐ発生
回路１８０から発生される昇圧信号Ｖｐｐのレベルが所
定電圧レベル以上に上昇するのを防止する機能を備え
る。
【００３５】図１７は、図１６に示すクランプ回路の具
体的構成を示す図である。図１７において、クランプ回
路は、ノード２００と基準電位である接地電位（ＧＮ
Ｄ）を供給するノードとの間に直列に接続されるＭＯＳ
トランジスタ８ａ〜８ｎを含む。ＭＯＳトランジスタ８
ａ〜８ｎの各々はダイオード接続され、それぞれ自身の
しきい値電圧Ｖｔｈの電圧降下を生じさせる。ノード２
００は、昇圧信号Ｖｐｐが伝達される信号線に結合され
る。次に図１７に示すクランプ回路の動作を、図１８に
示す電圧−電流特性を参照して説明する。図１８におい
て、縦軸は電流Ｉを示し、横軸に電圧Ｖを示す。曲線ａ
は、１個のＭＯＳトランジスタの電圧−電流特性を示
し、曲線ｂは、図１７に示すクランプ回路における電圧
−電流特性を示す。
体的構成を示す図である。図１７において、クランプ回
路は、ノード２００と基準電位である接地電位（ＧＮ
Ｄ）を供給するノードとの間に直列に接続されるＭＯＳ
トランジスタ８ａ〜８ｎを含む。ＭＯＳトランジスタ８
ａ〜８ｎの各々はダイオード接続され、それぞれ自身の
しきい値電圧Ｖｔｈの電圧降下を生じさせる。ノード２
００は、昇圧信号Ｖｐｐが伝達される信号線に結合され
る。次に図１７に示すクランプ回路の動作を、図１８に
示す電圧−電流特性を参照して説明する。図１８におい
て、縦軸は電流Ｉを示し、横軸に電圧Ｖを示す。曲線ａ
は、１個のＭＯＳトランジスタの電圧−電流特性を示
し、曲線ｂは、図１７に示すクランプ回路における電圧
−電流特性を示す。
【００３６】ＭＯＳトランジスタ８ａ〜８ｎの各々はゲ
ート端子とドレイン端子とが接続され、すべて飽和領域
で動作している。飽和領域におけるＭＯＳトランジスタ
の電圧−電流特性は図１８に示す曲線ａで与えられる。
すなわち、１個のＭＯＳトランジスタを流れる電流をＩ
ｄｓとすると、電圧−電流特性は、 Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）2 で与えられる。ここで、Ｉｄｓは、ドレイン電流を示
し、Ｖｇｓは、ゲート−ソース間電圧を示し、Ｖｔｈは
しきい値電圧を示す。係数βは、ＭＯＳトランジスタの
形状等により決定される定数である。すなわち、１個の
ＭＯＳトランジスタにおける電圧−電流特性は二乗特性
となる。
ート端子とドレイン端子とが接続され、すべて飽和領域
で動作している。飽和領域におけるＭＯＳトランジスタ
の電圧−電流特性は図１８に示す曲線ａで与えられる。
すなわち、１個のＭＯＳトランジスタを流れる電流をＩ
ｄｓとすると、電圧−電流特性は、 Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）2 で与えられる。ここで、Ｉｄｓは、ドレイン電流を示
し、Ｖｇｓは、ゲート−ソース間電圧を示し、Ｖｔｈは
しきい値電圧を示す。係数βは、ＭＯＳトランジスタの
形状等により決定される定数である。すなわち、１個の
ＭＯＳトランジスタにおける電圧−電流特性は二乗特性
となる。
【００３７】図１７に示すクランプ回路に用いられるＭ
ＯＳトランジスタ８ａ〜８ｎの数をＮとすると、ノード
２００から接地電位（基準電位供給ノード）ＧＮＤへ流
れる電流Ｉは、各ＭＯＳトランジスタ８ａ〜８ｎのしき
い値電圧Ｖｔｈがすべて等しいとすると、 Ｉ＝β・（Ｖ／Ｎ−Ｖｔｈ）2 ＝（β／Ｎ2 ）・（Ｖ−Ｎ・Ｖｔｈ）2 となる。ＭＯＳトランジスタ８ａ〜８ｎのオン抵抗が等
しく、それぞれに印加されるドレイン−ソース間電圧は
同一とし、またＭＯＳトランジスタ８ａ〜８ｎそれぞれ
を流れる電流値が同一であるという条件により上述の式
を導き出すことができる。
ＯＳトランジスタ８ａ〜８ｎの数をＮとすると、ノード
２００から接地電位（基準電位供給ノード）ＧＮＤへ流
れる電流Ｉは、各ＭＯＳトランジスタ８ａ〜８ｎのしき
い値電圧Ｖｔｈがすべて等しいとすると、 Ｉ＝β・（Ｖ／Ｎ−Ｖｔｈ）2 ＝（β／Ｎ2 ）・（Ｖ−Ｎ・Ｖｔｈ）2 となる。ＭＯＳトランジスタ８ａ〜８ｎのオン抵抗が等
しく、それぞれに印加されるドレイン−ソース間電圧は
同一とし、またＭＯＳトランジスタ８ａ〜８ｎそれぞれ
を流れる電流値が同一であるという条件により上述の式
を導き出すことができる。
【００３８】上述の式において、ノード２００における
電圧Ｖが、Ｖ＞Ｎ・Ｖｔｈとなると、電流Ｉが流れる。
すなわち、従来のクランプ回路は、構成要素であるＭＯ
Ｓトランジスタ８ａ〜８ｎの各々のしきい値電圧Ｖｔｈ
のＮ倍を基準電圧とし、ノード２００における電圧Ｖが
この値Ｎ・Ｖｔｈを越えるとノード２００から電流を接
地電位ＧＮＤへと流し、ノード２００における電位を低
下させる。これによりノード２００における電圧Ｖの不
要な上昇を防止する。
電圧Ｖが、Ｖ＞Ｎ・Ｖｔｈとなると、電流Ｉが流れる。
すなわち、従来のクランプ回路は、構成要素であるＭＯ
Ｓトランジスタ８ａ〜８ｎの各々のしきい値電圧Ｖｔｈ
のＮ倍を基準電圧とし、ノード２００における電圧Ｖが
この値Ｎ・Ｖｔｈを越えるとノード２００から電流を接
地電位ＧＮＤへと流し、ノード２００における電位を低
下させる。これによりノード２００における電圧Ｖの不
要な上昇を防止する。
【００３９】
【発明が解決しようとする課題】しかしながら、上述の
ように、ＭＯＳトランジスタをただ直列に接続した場
合、１つのＭＯＳトランジスタに印加される電圧はＶ／
Ｎとなる。したがって、前述の式に見られるように、こ
のクランプ回路の電圧−電流特性はまた、図１８の曲線
ｂに示すような、単体のＭＯＳトランジスタのそれより
もなだらかな特性となる。すなわち、図１７に示すクラ
ンプ回路においては、ノード２００における電圧Ｖの変
化に対する電流Ｉの変化量が単体のＭＯＳトランジスタ
の１／Ｎ2 となり、ノード２００における電圧Ｖの変化
に従って急速に電流を流すことができない。このため、
ノード２００における電圧Ｖの変化に高速で応答するこ
とができず、クランプ動作時における電流量が不足した
り、また不必要時にリーク電流が流れるという問題が生
じる。
ように、ＭＯＳトランジスタをただ直列に接続した場
合、１つのＭＯＳトランジスタに印加される電圧はＶ／
Ｎとなる。したがって、前述の式に見られるように、こ
のクランプ回路の電圧−電流特性はまた、図１８の曲線
ｂに示すような、単体のＭＯＳトランジスタのそれより
もなだらかな特性となる。すなわち、図１７に示すクラ
ンプ回路においては、ノード２００における電圧Ｖの変
化に対する電流Ｉの変化量が単体のＭＯＳトランジスタ
の１／Ｎ2 となり、ノード２００における電圧Ｖの変化
に従って急速に電流を流すことができない。このため、
ノード２００における電圧Ｖの変化に高速で応答するこ
とができず、クランプ動作時における電流量が不足した
り、また不必要時にリーク電流が流れるという問題が生
じる。
【００４０】また、クランプ電位は、ＭＯＳトランジス
タのしきい値電圧Ｖｔｈの整数倍で決定されるため、ク
ランプ電位として離散的な値しか実現することができ
ず、任意のクランプ電位を容易に設定することができな
いという問題が生じる。
タのしきい値電圧Ｖｔｈの整数倍で決定されるため、ク
ランプ電位として離散的な値しか実現することができ
ず、任意のクランプ電位を容易に設定することができな
いという問題が生じる。
【００４１】またクランプ回路に含まれるＭＯＳトラン
ジスタの数が増加するにつれ、接地電位ＧＮＤから離れ
るＭＯＳトランジスタほど基板効果の影響が大きくな
り、しきい値電圧Ｖｔｈか大きくなる。すなわち、ＭＯ
Ｓトランジスタ８ａ〜８ｎそれぞれにおいて、基板電位
を一定とした場合、そのソース電位は接地電位ＧＮＤか
ら遠ざかるにつれて上昇し、ソース電位と基板電位との
差が大きくなる。これにより実効的に基板バイアス電圧
が大きくなり、ＭＯＳトランジスタのしきい値電圧が上
昇する。このため、さらにクランプ電位を微調整するの
が困難であるという問題が生じる。
ジスタの数が増加するにつれ、接地電位ＧＮＤから離れ
るＭＯＳトランジスタほど基板効果の影響が大きくな
り、しきい値電圧Ｖｔｈか大きくなる。すなわち、ＭＯ
Ｓトランジスタ８ａ〜８ｎそれぞれにおいて、基板電位
を一定とした場合、そのソース電位は接地電位ＧＮＤか
ら遠ざかるにつれて上昇し、ソース電位と基板電位との
差が大きくなる。これにより実効的に基板バイアス電圧
が大きくなり、ＭＯＳトランジスタのしきい値電圧が上
昇する。このため、さらにクランプ電位を微調整するの
が困難であるという問題が生じる。
【００４２】それゆえ、この発明の目的は、所望のクラ
ンプ電位を容易に設定することができかつクランプされ
るべき電圧の変動に正確に追随してクランプ動作を高速
で正確に実行することのできるクランプ回路を提供する
ことである。
ンプ電位を容易に設定することができかつクランプされ
るべき電圧の変動に正確に追随してクランプ動作を高速
で正確に実行することのできるクランプ回路を提供する
ことである。
【００４３】
【課題を解決するための手段】請求項１に係るクランプ
回路は、クランプノード（第１のノード）と基準電位供
給ノードとの間に設けられ、この基準電位と異なる所定
の基準電圧を発生するための基準電圧発生手段と、クラ
ンプノードにその一方導通端子が接続され、その他方導
通端子が基準電位供給ノードに接続されかつその制御電
極ノードに基準電圧発生手段からの所定の基準電圧を受
けるクランプ用トランジスタ素子とを備える。
回路は、クランプノード（第１のノード）と基準電位供
給ノードとの間に設けられ、この基準電位と異なる所定
の基準電圧を発生するための基準電圧発生手段と、クラ
ンプノードにその一方導通端子が接続され、その他方導
通端子が基準電位供給ノードに接続されかつその制御電
極ノードに基準電圧発生手段からの所定の基準電圧を受
けるクランプ用トランジスタ素子とを備える。
【００４４】請求項２に係るクランプ回路は、クランプ
ノード（第１のノード）と基準電位を供給する第２のノ
ードとの間に設けられ、その出力ノードに一定の電流を
供給するための定電流供給手段と、トリミング抵抗要素
を含み、この定電流供給手段が供給する電流に応じた電
圧を発生する電圧発生手段と、１個の電界効果トランジ
スタ素子を含み、電圧発生手段が発生する電圧に応答し
てクランプノードと第２のノードとの間に流れる電流量
を調整し、それにより第１のノードの電位を所定電位に
クランプするクランプ手段とを備える。
ノード（第１のノード）と基準電位を供給する第２のノ
ードとの間に設けられ、その出力ノードに一定の電流を
供給するための定電流供給手段と、トリミング抵抗要素
を含み、この定電流供給手段が供給する電流に応じた電
圧を発生する電圧発生手段と、１個の電界効果トランジ
スタ素子を含み、電圧発生手段が発生する電圧に応答し
てクランプノードと第２のノードとの間に流れる電流量
を調整し、それにより第１のノードの電位を所定電位に
クランプするクランプ手段とを備える。
【００４５】
【作用】請求項１に係るクランプ回路においては、クラ
ンプノードをクランプするための手段として１個のトラ
ンジスタ素子が利用される。このトランジスタ素子は、
基準電圧をその制御電極ノードに受けている。これによ
り、制御電極ノードとクランプノードとの電位差に応じ
た電流を流すことができる。このとき、クランプ用手段
として１個のトランジスタ素子が用いられているため、
このトランジスタ素子を流れる電流の変化はクランプノ
ードの電位変化に応じた急峻なものとなり、高速かつ正
確にクランプノードの電位を所定電位にクランプする。
ンプノードをクランプするための手段として１個のトラ
ンジスタ素子が利用される。このトランジスタ素子は、
基準電圧をその制御電極ノードに受けている。これによ
り、制御電極ノードとクランプノードとの電位差に応じ
た電流を流すことができる。このとき、クランプ用手段
として１個のトランジスタ素子が用いられているため、
このトランジスタ素子を流れる電流の変化はクランプノ
ードの電位変化に応じた急峻なものとなり、高速かつ正
確にクランプノードの電位を所定電位にクランプする。
【００４６】請求項２に係るクランプ回路においては、
電圧発生手段が定電流に応じてその値がトリミング可能
な一定電圧を発生しており、クランプ手段が１つの電界
効果トランジスタにより構成されているため、クランプ
ノードの電位に応じて高速で変化する電流量をクランプ
ノードと基準電位ノード（第２のノード）との間に流す
ことができ、高速かつ正確にクランプノードに現われる
電位変化に応じてクランプ動作を行なうことができる。
電圧発生手段が定電流に応じてその値がトリミング可能
な一定電圧を発生しており、クランプ手段が１つの電界
効果トランジスタにより構成されているため、クランプ
ノードの電位に応じて高速で変化する電流量をクランプ
ノードと基準電位ノード（第２のノード）との間に流す
ことができ、高速かつ正確にクランプノードに現われる
電位変化に応じてクランプ動作を行なうことができる。
【００４７】
【実施例】図１はこの発明の一実施例であるクランプ回
路の構成を示す図である。図１に示すクランプ回路は第
１のノードまたはクランプノードであるノード２００に
現われる昇圧信号Ｖｐｐの電位レベルをクランプする。
図１において、クランプ回路は、ノード２００と基準電
位（接地電位ＧＮＤ）を供給するノードとの間に設けら
れ、ノード２００に現われる電位Ｖを所定の電位レベル
にクランプするためのクランプ用のトランジスタ１と、
クランプ用トランジスタ１のゲート電圧ＶＧを与えるた
めのトリミング可能な抵抗２と、抵抗２に一定の電流Ｉ
ｏを供給するためのトランジスタ３、４および定電流源
５を含む。
路の構成を示す図である。図１に示すクランプ回路は第
１のノードまたはクランプノードであるノード２００に
現われる昇圧信号Ｖｐｐの電位レベルをクランプする。
図１において、クランプ回路は、ノード２００と基準電
位（接地電位ＧＮＤ）を供給するノードとの間に設けら
れ、ノード２００に現われる電位Ｖを所定の電位レベル
にクランプするためのクランプ用のトランジスタ１と、
クランプ用トランジスタ１のゲート電圧ＶＧを与えるた
めのトリミング可能な抵抗２と、抵抗２に一定の電流Ｉ
ｏを供給するためのトランジスタ３、４および定電流源
５を含む。
【００４８】クランプ用トランジスタ１は、そのソース
と基板が結合され、かつソースがノード２００に接続さ
れ、そのドレインが基準電位供給ノード（以下、単に接
地電位ＧＮＤと称す）に接続されるｐチャネルＭＯＳト
ランジスタにより構成される。
と基板が結合され、かつソースがノード２００に接続さ
れ、そのドレインが基準電位供給ノード（以下、単に接
地電位ＧＮＤと称す）に接続されるｐチャネルＭＯＳト
ランジスタにより構成される。
【００４９】抵抗２は、たとえばポリシリコン抵抗など
のトリミング可能な抵抗で構成され、その抵抗値は所望
の値Ｒに設定される。トリミング方法としてはレーザア
ニール方法などが利用可能である。また、抵抗２は、複
数の抵抗素子が並列に配置され、各抵抗がヒューズ素子
を介して接地電位ＧＮＤに接続されており、このヒュー
ス素子をレーザブローすることによりその抵抗値Ｒが所
定の値に設定される構成が利用されてもよい。抵抗２
は、ノード２１０（トランジスタ１のゲート）と接地電
位ＧＮＤとの間に接続され、そこを流れる電流Ｉｏと抵
抗値Ｒとの積Ｉｏ・Ｒの一定電圧ＶＧをトランジスタ１
のゲートへ与える。
のトリミング可能な抵抗で構成され、その抵抗値は所望
の値Ｒに設定される。トリミング方法としてはレーザア
ニール方法などが利用可能である。また、抵抗２は、複
数の抵抗素子が並列に配置され、各抵抗がヒューズ素子
を介して接地電位ＧＮＤに接続されており、このヒュー
ス素子をレーザブローすることによりその抵抗値Ｒが所
定の値に設定される構成が利用されてもよい。抵抗２
は、ノード２１０（トランジスタ１のゲート）と接地電
位ＧＮＤとの間に接続され、そこを流れる電流Ｉｏと抵
抗値Ｒとの積Ｉｏ・Ｒの一定電圧ＶＧをトランジスタ１
のゲートへ与える。
【００５０】トランジスタ３は、ｐチャネルＭＯＳトラ
ンジスタで構成され、その基板およびソースが共通接続
されかつソースがノード２００へ接続され、ドレインが
ノード２１０に接続され、ゲートがトランジスタ４のゲ
ートおよびドレインに接続される。
ンジスタで構成され、その基板およびソースが共通接続
されかつソースがノード２００へ接続され、ドレインが
ノード２１０に接続され、ゲートがトランジスタ４のゲ
ートおよびドレインに接続される。
【００５１】トランジスタ４はｐチャネルＭＯＳトラン
ジスタで構成され、そのソースおよび基板が共通接続さ
れかつソースがノード２００に接続され、そのドレイン
がトランジスタ３のゲートおよびトランジスタ４のゲー
トに接続されるとともに定電流源５に接続される。トラ
ンジスタ３および４はカレントミラー回路を構成する。
図１に示す構成においては、トランジスタ３および４は
同じ電流Ｉｏを供給するように示される。定電流源５
は、トランジスタ４から一定の電流Ｉｏを引き抜く。
ジスタで構成され、そのソースおよび基板が共通接続さ
れかつソースがノード２００に接続され、そのドレイン
がトランジスタ３のゲートおよびトランジスタ４のゲー
トに接続されるとともに定電流源５に接続される。トラ
ンジスタ３および４はカレントミラー回路を構成する。
図１に示す構成においては、トランジスタ３および４は
同じ電流Ｉｏを供給するように示される。定電流源５
は、トランジスタ４から一定の電流Ｉｏを引き抜く。
【００５２】図２は、図１に示す定電流源の構成の一例
を示す図であり、その基本形は、たとえば「超ＬＳＩの
ためのアナログ集積回路設計技術（下）」、ＰＲグレイ
他著、培風館発行に示されている。
を示す図であり、その基本形は、たとえば「超ＬＳＩの
ためのアナログ集積回路設計技術（下）」、ＰＲグレイ
他著、培風館発行に示されている。
【００５３】図２において、定電流源５は、電源電圧Ｖ
ｃｃ供給ノード（以下、単に電源電圧Ｖｃｃと称す）に
そのソースが接続され、そのゲートがノード２４０に接
続され、そのドレインがノード２４２に接続されるｐチ
ャネルＭＯＳトランジスタ２２０と、その一方端が電源
電圧Ｖｃｃに接続され、その他方端がノード２４０に接
続される抵抗２２２と、ノード２４０にそのソースが接
続され、そのドレインがノード２４４に接続され、その
ゲートがノード２４２に接続されるｐチャネルＭＯＳト
ランジスタ２４４と、そのドレインがノード２４２に接
続され、そのゲートがノード２４４に接続され、そのソ
ースが接地電位ＧＮＤに接続されるｎチャネルＭＯＳト
ランジスタ２２６と、そのドレインがノード２４４に接
続され、そのゲートがノード２４４に接続され、そのソ
ースが接地電位ＧＮＤに接続されるｎチャネルＭＯＳト
ランジスタ２２８と、そのゲートがノード２４４に接続
され、そのドレインが接地電位ＧＮＤに接続され、その
ソースに一定電流Ｉｏを受けるｎチャネルＭＯＳトラン
ジスタ２３０を含む。図１に示すクランプ回路の動作説
明の前に、簡単に図２に示す定電流源５の動作について
説明する。
ｃｃ供給ノード（以下、単に電源電圧Ｖｃｃと称す）に
そのソースが接続され、そのゲートがノード２４０に接
続され、そのドレインがノード２４２に接続されるｐチ
ャネルＭＯＳトランジスタ２２０と、その一方端が電源
電圧Ｖｃｃに接続され、その他方端がノード２４０に接
続される抵抗２２２と、ノード２４０にそのソースが接
続され、そのドレインがノード２４４に接続され、その
ゲートがノード２４２に接続されるｐチャネルＭＯＳト
ランジスタ２４４と、そのドレインがノード２４２に接
続され、そのゲートがノード２４４に接続され、そのソ
ースが接地電位ＧＮＤに接続されるｎチャネルＭＯＳト
ランジスタ２２６と、そのドレインがノード２４４に接
続され、そのゲートがノード２４４に接続され、そのソ
ースが接地電位ＧＮＤに接続されるｎチャネルＭＯＳト
ランジスタ２２８と、そのゲートがノード２４４に接続
され、そのドレインが接地電位ＧＮＤに接続され、その
ソースに一定電流Ｉｏを受けるｎチャネルＭＯＳトラン
ジスタ２３０を含む。図１に示すクランプ回路の動作説
明の前に、簡単に図２に示す定電流源５の動作について
説明する。
【００５４】トランジスタ２２６および２２８はカレン
トミラー回路を構成し、またトランジスタ２２８とトラ
ンジスタ２３０とはカレントミラー回路を構成する。
今、抵抗２２２に電流ＩＡが流れた場合を考える。ノー
ド２４０の電位はこの電流ＩＡに応じてＶｃｃ−ＩＡ・
Ｒ２２２となる。ここで、Ｒ２２２は抵抗２２２の抵抗
値を示す。
トミラー回路を構成し、またトランジスタ２２８とトラ
ンジスタ２３０とはカレントミラー回路を構成する。
今、抵抗２２２に電流ＩＡが流れた場合を考える。ノー
ド２４０の電位はこの電流ＩＡに応じてＶｃｃ−ＩＡ・
Ｒ２２２となる。ここで、Ｒ２２２は抵抗２２２の抵抗
値を示す。
【００５５】今、電流ＩＡが所定値よりも小さくなった
場合を考える。この場合、ノード２４０の電位が上昇
し、トランジスタ２２０のコンダクタンスが小さくな
り、ノード２４２の電位が低下する。これにより、トラ
ンジスタ２２４のコンダクタンスが大きくなり、抵抗２
２２を流れる電流を増加させ、ノード２４０の電位を低
下させる。これにより再びトランジスタ２２０のコンダ
クタンスが大きくなり、ノード２４２の電位を上昇さ
せ、トランジスタ２２４のコンダクタンスを小さくす
る。これにより抵抗２２２には常時一定の電流が流れ
る。トランジスタ２２４を流れる電流はノード２４４を
介してトランジスタ２２８へ与えられる。ノード２４４
はトランジスタ２２６、２２８および２３０のゲートに
接続されている。これによりトランジスタ２２６、２２
８および２３０には同じ電流が流れる（トランジスタ２
２６、２２８、２３０のサイズが同一の時）。
場合を考える。この場合、ノード２４０の電位が上昇
し、トランジスタ２２０のコンダクタンスが小さくな
り、ノード２４２の電位が低下する。これにより、トラ
ンジスタ２２４のコンダクタンスが大きくなり、抵抗２
２２を流れる電流を増加させ、ノード２４０の電位を低
下させる。これにより再びトランジスタ２２０のコンダ
クタンスが大きくなり、ノード２４２の電位を上昇さ
せ、トランジスタ２２４のコンダクタンスを小さくす
る。これにより抵抗２２２には常時一定の電流が流れ
る。トランジスタ２２４を流れる電流はノード２４４を
介してトランジスタ２２８へ与えられる。ノード２４４
はトランジスタ２２６、２２８および２３０のゲートに
接続されている。これによりトランジスタ２２６、２２
８および２３０には同じ電流が流れる（トランジスタ２
２６、２２８、２３０のサイズが同一の時）。
【００５６】したがって、ノード２４４を流れる電流と
ノード２４２を流れる電流とは同じとなり、最終的に、
抵抗２２２を流れる電流とトランジスタ２２０を流れる
電流は同じとなる。通常、抵抗２２２を流れる電流Ｉ
Ａ、すなわちノード２４４を流れる電流Ｉは、トランジ
スタ２２０のしきい値電圧をＶｔｈｐとしたとき、 Ｉ＝｜Ｖｔｈｐ｜／Ｒ２２２ で与えられる。この電流Ｉと同一または対応する大きさ
の一定電流がトランジスタ２３０を介して流れる。
ノード２４２を流れる電流とは同じとなり、最終的に、
抵抗２２２を流れる電流とトランジスタ２２０を流れる
電流は同じとなる。通常、抵抗２２２を流れる電流Ｉ
Ａ、すなわちノード２４４を流れる電流Ｉは、トランジ
スタ２２０のしきい値電圧をＶｔｈｐとしたとき、 Ｉ＝｜Ｖｔｈｐ｜／Ｒ２２２ で与えられる。この電流Ｉと同一または対応する大きさ
の一定電流がトランジスタ２３０を介して流れる。
【００５７】上述のような構成はしきい値電圧基準型バ
イアス回路と呼ばれている。上述の電流の近似式は、バ
イアス電流ＩＡが十分小さく、またトランジスタ２２
０、２２４、２２６および２２８のゲート幅とゲート長
の比（Ｗ／Ｌ）を大きく選ぶことにより実現される。
イアス回路と呼ばれている。上述の電流の近似式は、バ
イアス電流ＩＡが十分小さく、またトランジスタ２２
０、２２４、２２６および２２８のゲート幅とゲート長
の比（Ｗ／Ｌ）を大きく選ぶことにより実現される。
【００５８】図３は、図１に示すクランプ用トランジス
タのソース電圧およびゲート電圧とクランプされるべき
電圧との関係を示す図である。図３において、縦軸はク
ランプ用トランジスタ１のソース電圧ＶＳおよびゲート
電圧ＶＧを示し、横軸にノード２００におけるクランプ
されるべき電圧Ｖを示す。以下、図１および図３を参照
してクランプ回路の動作について説明する。
タのソース電圧およびゲート電圧とクランプされるべき
電圧との関係を示す図である。図３において、縦軸はク
ランプ用トランジスタ１のソース電圧ＶＳおよびゲート
電圧ＶＧを示し、横軸にノード２００におけるクランプ
されるべき電圧Ｖを示す。以下、図１および図３を参照
してクランプ回路の動作について説明する。
【００５９】トランジスタ４には定電流源５により一定
電流Ｉｏが流れる。トランジスタ３および４のゲート電
圧は同一であり、カレントミラー回路を構成するＭＯＳ
トランジスタ３および４がともに飽和領域で動作してい
る場合には、ＭＯＳトランジスタ３を介して定電流源５
が与える電流Ｉｏと同一の一定電流Ｉｏが供給される。
これにより、ノード２１０における電圧ＶＧは、ＶＧ＝
Ｉｏ・Ｒとなる。ＭＯＳトランジスタが飽和領域で動作
する条件は、 ｜ＶＤＳ｜≧｜ＶＧＳ−Ｖｔｈ｜ で与えられる。ここで、ＶＤＳは、ＭＯＳトランジスタ
のドレイン−ソース間電圧を示し、ＶＧＳは、ゲート−
ソース間電圧を示し、Ｖｔｈはしきい値電圧を示す。
電流Ｉｏが流れる。トランジスタ３および４のゲート電
圧は同一であり、カレントミラー回路を構成するＭＯＳ
トランジスタ３および４がともに飽和領域で動作してい
る場合には、ＭＯＳトランジスタ３を介して定電流源５
が与える電流Ｉｏと同一の一定電流Ｉｏが供給される。
これにより、ノード２１０における電圧ＶＧは、ＶＧ＝
Ｉｏ・Ｒとなる。ＭＯＳトランジスタが飽和領域で動作
する条件は、 ｜ＶＤＳ｜≧｜ＶＧＳ−Ｖｔｈ｜ で与えられる。ここで、ＶＤＳは、ＭＯＳトランジスタ
のドレイン−ソース間電圧を示し、ＶＧＳは、ゲート−
ソース間電圧を示し、Ｖｔｈはしきい値電圧を示す。
【００６０】ノード２００へ与えられる電圧Ｖが低くな
ると、トランジスタ３は非飽和領域で動作する。すなわ
ちノード２００へ与えられる電圧Ｖが、 Ｖ＜ＶＧ＋｜Ｖｔｈｐ｜ となると、ＭＯＳトランジスタ３のゲート−ソース間電
圧が小さくなり、ＭＯＳトランジスタ３は非飽和領域で
動作し、その流れる電流量を定電流源５が与える一定電
流Ｉｏよりも小さくする。通常、非飽和領域においてＭ
ＯＳトランジスタが供給する電流ＩＤＳは、 ＩＤＳ＝β｛２（ＶＧＳ−Ｖｔｈ）ＶＤＳ−ＶＤＳ｝ で与えられる。ＭＯＳトランジスタ３が非飽和領域で動
作した場合、ノード２１０の電圧ＶＧは、 ＶＧ〜Ｖ となる。ただしトランジスタ３における電圧降下は無視
している。
ると、トランジスタ３は非飽和領域で動作する。すなわ
ちノード２００へ与えられる電圧Ｖが、 Ｖ＜ＶＧ＋｜Ｖｔｈｐ｜ となると、ＭＯＳトランジスタ３のゲート−ソース間電
圧が小さくなり、ＭＯＳトランジスタ３は非飽和領域で
動作し、その流れる電流量を定電流源５が与える一定電
流Ｉｏよりも小さくする。通常、非飽和領域においてＭ
ＯＳトランジスタが供給する電流ＩＤＳは、 ＩＤＳ＝β｛２（ＶＧＳ−Ｖｔｈ）ＶＤＳ−ＶＤＳ｝ で与えられる。ＭＯＳトランジスタ３が非飽和領域で動
作した場合、ノード２１０の電圧ＶＧは、 ＶＧ〜Ｖ となる。ただしトランジスタ３における電圧降下は無視
している。
【００６１】すなわち、ＭＯＳトランジスタ３は、ノー
ド２００からノード２１０へ電流を供給するため、ノー
ド２１０の電位ＶＧがノード２００へ与えられる電圧Ｖ
よりも低いときにのみ電流を供給する。したがって、ノ
ード２１０に現われる電圧ＶＧは、ノード２００へ与え
られる電圧Ｖの値に応じて〜Ｖまたは一定電圧Ｉｏ・Ｒ
となる。
ド２００からノード２１０へ電流を供給するため、ノー
ド２１０の電位ＶＧがノード２００へ与えられる電圧Ｖ
よりも低いときにのみ電流を供給する。したがって、ノ
ード２１０に現われる電圧ＶＧは、ノード２００へ与え
られる電圧Ｖの値に応じて〜Ｖまたは一定電圧Ｉｏ・Ｒ
となる。
【００６２】ＭＯＳトランジスタ１はそのゲートがノー
ド２１０に接続されており、電圧ＶＧを受ける。また、
ＭＯＳトランジスタ１は、そのソースはノード２００に
接続されており、電圧Ｖを受ける。したがって、ＭＯＳ
トランジスタ１のゲート電圧ＶＧおよびソース電圧ＶＳ
は図３に示すようになる。すなわちゲート電圧ＶＧはノ
ード２００の電圧Ｖが一定値（Ｉｏ・Ｒ；ただしトラン
ジスタ３における電圧降下は無視する）を越えるとほぼ
一定値を保持する。一方、ソース電圧ＶＳはノード２０
０の電圧Ｖに応じて変化する。
ド２１０に接続されており、電圧ＶＧを受ける。また、
ＭＯＳトランジスタ１は、そのソースはノード２００に
接続されており、電圧Ｖを受ける。したがって、ＭＯＳ
トランジスタ１のゲート電圧ＶＧおよびソース電圧ＶＳ
は図３に示すようになる。すなわちゲート電圧ＶＧはノ
ード２００の電圧Ｖが一定値（Ｉｏ・Ｒ；ただしトラン
ジスタ３における電圧降下は無視する）を越えるとほぼ
一定値を保持する。一方、ソース電圧ＶＳはノード２０
０の電圧Ｖに応じて変化する。
【００６３】ＭＯＳトランジスタ１のゲート−ソース間
電圧は、図３に示す２曲線（ＶＳおよびＶＧ）間の電位
差（ＶＧ−ＶＳ）で与えられる。ソースを基準にするた
め、この電位差（ＶＧ−ＶＳ）は通常は負の値である。
電圧は、図３に示す２曲線（ＶＳおよびＶＧ）間の電位
差（ＶＧ−ＶＳ）で与えられる。ソースを基準にするた
め、この電位差（ＶＧ−ＶＳ）は通常は負の値である。
【００６４】ＭＯＳトランジスタ１は、このゲート−ソ
ース間電圧の絶対値、すなわち｜ＶＧ−ＶＳ｜＝｜ＶＧ
−Ｖ｜がそのしきい値電圧Ｖｔｈｐの絶対値、｜Ｖｔｈ
ｐ｜よりも大きくなるとオン状態となり電流Ｉを流す。
この電流Ｉは、 Ｉ＝β・（｜ＶＧ−Ｖ｜−｜Ｖｔｈｐ｜）2 ＝β｛Ｖ−（ＶＧ＋｜Ｖｔｈｐ｜）｝2 で与えられる。したがって、図４に示すように、ノード
２００に与えられる電圧Ｖが電圧値ＶＧ＋｜Ｖｔｈｐ｜
を越えるとトランジスタ１を介して自乗特性に従った電
流Ｉが流れる。これにより、ノード２００における電圧
Ｖは電圧値ＶＧ＋｜Ｖｔｈｐ｜を越えない範囲にクラン
プされることになる。
ース間電圧の絶対値、すなわち｜ＶＧ−ＶＳ｜＝｜ＶＧ
−Ｖ｜がそのしきい値電圧Ｖｔｈｐの絶対値、｜Ｖｔｈ
ｐ｜よりも大きくなるとオン状態となり電流Ｉを流す。
この電流Ｉは、 Ｉ＝β・（｜ＶＧ−Ｖ｜−｜Ｖｔｈｐ｜）2 ＝β｛Ｖ−（ＶＧ＋｜Ｖｔｈｐ｜）｝2 で与えられる。したがって、図４に示すように、ノード
２００に与えられる電圧Ｖが電圧値ＶＧ＋｜Ｖｔｈｐ｜
を越えるとトランジスタ１を介して自乗特性に従った電
流Ｉが流れる。これにより、ノード２００における電圧
Ｖは電圧値ＶＧ＋｜Ｖｔｈｐ｜を越えない範囲にクラン
プされることになる。
【００６５】ここで、図４において、縦軸は電流Ｉを示
し、横軸電圧Ｖを示す。上述のように、クランプトラン
ジスタとして１個のＭＯＳトランジスタを用いることに
より、このクランプ回路の電圧−電流特性は自乗特性と
なり、単体のＭＯＳトランジスタと同等の急峻な電圧−
電流特性が得られ、ノード２００における電圧Ｖの変化
に高速で追随することができ、正確に所定電位にクラン
プすることができる。
し、横軸電圧Ｖを示す。上述のように、クランプトラン
ジスタとして１個のＭＯＳトランジスタを用いることに
より、このクランプ回路の電圧−電流特性は自乗特性と
なり、単体のＭＯＳトランジスタと同等の急峻な電圧−
電流特性が得られ、ノード２００における電圧Ｖの変化
に高速で追随することができ、正確に所定電位にクラン
プすることができる。
【００６６】また、クランプ電位は、ノード２１０（Ｍ
ＯＳトランジスタ１のゲート）の電位ＶＧにより決定さ
れる。ノード２１０の電位はトリミング抵抗２の抵抗値
により決定される。したがって、クランプ電位を任意の
値に容易かつ正確に設定することができる。
ＯＳトランジスタ１のゲート）の電位ＶＧにより決定さ
れる。ノード２１０の電位はトリミング抵抗２の抵抗値
により決定される。したがって、クランプ電位を任意の
値に容易かつ正確に設定することができる。
【００６７】図５はこの発明の他の実施例であるクラン
プ回路の構成を示す図である。図５において、クランプ
回路は、接地電位ＧＮＤから電流Ｉをノード２１２へ供
給するためのクランプ用のｎチャネルＭＯＳトランジス
タ１１と、接地電位ＧＮＤとＭＯＳトランジスタ１１の
ゲートとの間に接続されるトリミング抵抗１２と、トリ
ミング抵抗１２を流れる電流量を調節するためのｎチャ
ネルＭＯＳトランジスタ１３と、一定の電流Ｉｏを供給
する定電流源１５と、定電流源１５からの一定電流Ｉｏ
を受けるｎチャネルＭＯＳトランジスタ１４を含む。Ｍ
ＯＳトランジスタ１４はゲートとドレインとが相互接続
されており、飽和領域で動作し、定電流源１５からの電
流Ｉｏと同じ電流を流す。ＭＯＳトランジスタ１３およ
び１４はカレントミラー回路を構成する。通常時、ＭＯ
Ｓトランジスタ１３には、ＭＯＳトランジスタ１４を流
れる電流Ｉｏと同じ電流Ｉｏが流れる。この状態におい
ては、ＭＯＳトランジスタ１１のゲート電圧ＶＧは、−
Ｉｏ・Ｒとなる。ここで接地電位ＧＮＤを０Ｖと想定す
る。ＭＯＳトランジスタ１１はそのソースがノード２１
２に接続されており、ノード２１２の電位Ｖとゲート電
圧ＶＧとの電位差に応じてオン／オフ状態となり、その
電位差に応じた電流をノード２１２へ供給する。
プ回路の構成を示す図である。図５において、クランプ
回路は、接地電位ＧＮＤから電流Ｉをノード２１２へ供
給するためのクランプ用のｎチャネルＭＯＳトランジス
タ１１と、接地電位ＧＮＤとＭＯＳトランジスタ１１の
ゲートとの間に接続されるトリミング抵抗１２と、トリ
ミング抵抗１２を流れる電流量を調節するためのｎチャ
ネルＭＯＳトランジスタ１３と、一定の電流Ｉｏを供給
する定電流源１５と、定電流源１５からの一定電流Ｉｏ
を受けるｎチャネルＭＯＳトランジスタ１４を含む。Ｍ
ＯＳトランジスタ１４はゲートとドレインとが相互接続
されており、飽和領域で動作し、定電流源１５からの電
流Ｉｏと同じ電流を流す。ＭＯＳトランジスタ１３およ
び１４はカレントミラー回路を構成する。通常時、ＭＯ
Ｓトランジスタ１３には、ＭＯＳトランジスタ１４を流
れる電流Ｉｏと同じ電流Ｉｏが流れる。この状態におい
ては、ＭＯＳトランジスタ１１のゲート電圧ＶＧは、−
Ｉｏ・Ｒとなる。ここで接地電位ＧＮＤを０Ｖと想定す
る。ＭＯＳトランジスタ１１はそのソースがノード２１
２に接続されており、ノード２１２の電位Ｖとゲート電
圧ＶＧとの電位差に応じてオン／オフ状態となり、その
電位差に応じた電流をノード２１２へ供給する。
【００６８】すなわち、ＭＯＳトランジスタ１１はノー
ド２１２の電圧ＶがＶＧ−Ｖｔｈｎと以下となるとオン
状態となり、電流Ｉをノード２１２へ供給する。すなわ
ち、ＭＯＳトランジスタ１１はノード２１２の電圧Ｖを
−Ｉｏ・Ｒ−Ｖｔｈｎの電位にクランプする。ここでＶ
ｔｈｎはＭＯＳトランジスタ１１のしきい値電圧であ
る。図５に示すクランプ回路の構成は、図１に示すクラ
ンプ回路の構成において、ＭＯＳトランジスタのチャネ
ルの導電形式を入換えることにより本質的に実現され
る。したがって、本質的に図１に示すクランプ回路と同
様のクランプ機能を行なう。すなわち、ＭＯＳトランジ
スタ１３が、ノード２１２の電圧Ｖの電位レベルに応じ
てトリミング抵抗１２を流れる電流量を調整し、これに
よりトランジスタ１１のゲート電圧ＶＧの電位レベルを
調節する。この構成においては、ノード２１２の電圧Ｖ
は所定の負電位レベルにクランプされる。図５に示すク
ランプ回路は負電位である基板バイアス電圧ＶＢＢを発
生する回路の出力部に設けられる。
ド２１２の電圧ＶがＶＧ−Ｖｔｈｎと以下となるとオン
状態となり、電流Ｉをノード２１２へ供給する。すなわ
ち、ＭＯＳトランジスタ１１はノード２１２の電圧Ｖを
−Ｉｏ・Ｒ−Ｖｔｈｎの電位にクランプする。ここでＶ
ｔｈｎはＭＯＳトランジスタ１１のしきい値電圧であ
る。図５に示すクランプ回路の構成は、図１に示すクラ
ンプ回路の構成において、ＭＯＳトランジスタのチャネ
ルの導電形式を入換えることにより本質的に実現され
る。したがって、本質的に図１に示すクランプ回路と同
様のクランプ機能を行なう。すなわち、ＭＯＳトランジ
スタ１３が、ノード２１２の電圧Ｖの電位レベルに応じ
てトリミング抵抗１２を流れる電流量を調整し、これに
よりトランジスタ１１のゲート電圧ＶＧの電位レベルを
調節する。この構成においては、ノード２１２の電圧Ｖ
は所定の負電位レベルにクランプされる。図５に示すク
ランプ回路は負電位である基板バイアス電圧ＶＢＢを発
生する回路の出力部に設けられる。
【００６９】図６は、図５に示す定電流源の具体的構成
の一例を示す図である。図６において、定電流源１５
は、電源電圧Ｖｃｃにそのソースが接続されてカレント
ミラー回路を構成するｐチャネルＭＯＳトランジスタ２
５０および２５２と、そのゲートがノード２６３に接続
され、その一方導通端子がノード２６１に接続され、か
つその他方導通端子がノード２６５に接続されるｎチャ
ネルＭＯＳトランジスタ２５４と、そのゲートがノード
２６５に接続され、その一方導通端子がノード２６３に
接続され、その他方導通端子が接地電位ＧＮＤに接続さ
れるｎチャネルＭＯＳトランジスタ２５６と、ノード２
６５と接地電位ＧＮＤとの間に接続される抵抗２５８
と、そのソースが電源電圧Ｖｃｃに接続され、そのゲー
トがノード２６１に接続され、そのドレインから電流Ｉ
ｏを出力するｐチャネルＭＯＳトランジス２６０を含
む。
の一例を示す図である。図６において、定電流源１５
は、電源電圧Ｖｃｃにそのソースが接続されてカレント
ミラー回路を構成するｐチャネルＭＯＳトランジスタ２
５０および２５２と、そのゲートがノード２６３に接続
され、その一方導通端子がノード２６１に接続され、か
つその他方導通端子がノード２６５に接続されるｎチャ
ネルＭＯＳトランジスタ２５４と、そのゲートがノード
２６５に接続され、その一方導通端子がノード２６３に
接続され、その他方導通端子が接地電位ＧＮＤに接続さ
れるｎチャネルＭＯＳトランジスタ２５６と、ノード２
６５と接地電位ＧＮＤとの間に接続される抵抗２５８
と、そのソースが電源電圧Ｖｃｃに接続され、そのゲー
トがノード２６１に接続され、そのドレインから電流Ｉ
ｏを出力するｐチャネルＭＯＳトランジス２６０を含
む。
【００７０】図６に示す定電流源１５の構成は、図２に
示す定電流源の構成において構成要素であるＭＯＳトラ
ンジスタの導電形式を入換えかつ電源電圧Ｖｃｃと接地
電位ＧＮＤと入換えることにより実現される。したがっ
て、図６に示す定電流源１５の動作は図２に示す定電流
源５の動作と同じであり、ＭＯＳトランジスタ２５０、
２５２、および２５４のフィードバック動作により、Ｍ
ＯＳトランジスタ２５６に抵抗２５８と同じ電流が流れ
る。トランジスタ２５２および２６０はカレントミラー
回路を構成しており、したがってＭＯＳトランジスタ２
６０から一定の電流Ｉｏが出力される。ここでノード２
６５の電位レベルはＭＯＳトランジスタ２５６のしきい
値電圧Ｖｔｈと同程度となる。この条件は先の図２に示
す定電流源においても説明したように、トランジスタ２
５０および２５２を流れるバイアス電流を十分少なく
し、また各ＭＯＳトランジスタのチャネル幅／チャネル
長（Ｗ／Ｌ）を大きく選ぶことにより実現される。
示す定電流源の構成において構成要素であるＭＯＳトラ
ンジスタの導電形式を入換えかつ電源電圧Ｖｃｃと接地
電位ＧＮＤと入換えることにより実現される。したがっ
て、図６に示す定電流源１５の動作は図２に示す定電流
源５の動作と同じであり、ＭＯＳトランジスタ２５０、
２５２、および２５４のフィードバック動作により、Ｍ
ＯＳトランジスタ２５６に抵抗２５８と同じ電流が流れ
る。トランジスタ２５２および２６０はカレントミラー
回路を構成しており、したがってＭＯＳトランジスタ２
６０から一定の電流Ｉｏが出力される。ここでノード２
６５の電位レベルはＭＯＳトランジスタ２５６のしきい
値電圧Ｖｔｈと同程度となる。この条件は先の図２に示
す定電流源においても説明したように、トランジスタ２
５０および２５２を流れるバイアス電流を十分少なく
し、また各ＭＯＳトランジスタのチャネル幅／チャネル
長（Ｗ／Ｌ）を大きく選ぶことにより実現される。
【００７１】図５に示すクランプ回路の構成においては
定電流源１５がＭＯＳトランジスタ１４と電源電圧Ｖｃ
ｃとの間に接続される。これは、昇圧信号Ｖｐｐは通常
６ないし８Ｖのレベルであるのに対し、基板バイアス電
圧ＶＢＢは概ね−２ないし−３Ｖとその絶対値が小さい
ためである。すなわち、たとえば図６に示す定電流源１
５の構成において、ＭＯＳトランジスタ２６０から安定
に一定電流Ｉｏを供給するためには、ｐチャネルＭＯＳ
トランジスタ２６０において、２・｜Ｖｔｈｐ｜の電位
差が必要とされる（トランジスタ２６０のゲート電位は
｜Ｖｔｈｐ｜だけ電源電圧から降下している）。このた
め、定電流源１５を接地電位ＧＮＤから電流を供給する
構成とすることができないためである。
定電流源１５がＭＯＳトランジスタ１４と電源電圧Ｖｃ
ｃとの間に接続される。これは、昇圧信号Ｖｐｐは通常
６ないし８Ｖのレベルであるのに対し、基板バイアス電
圧ＶＢＢは概ね−２ないし−３Ｖとその絶対値が小さい
ためである。すなわち、たとえば図６に示す定電流源１
５の構成において、ＭＯＳトランジスタ２６０から安定
に一定電流Ｉｏを供給するためには、ｐチャネルＭＯＳ
トランジスタ２６０において、２・｜Ｖｔｈｐ｜の電位
差が必要とされる（トランジスタ２６０のゲート電位は
｜Ｖｔｈｐ｜だけ電源電圧から降下している）。このた
め、定電流源１５を接地電位ＧＮＤから電流を供給する
構成とすることができないためである。
【００７２】しかしながら、ノード２１２に現われる負
電圧の絶対値が十分大きい場合には、ＭＯＳトランジス
タ１４と接地電位ＧＮＤとの間に定電流源１５を設ける
こともできる（図１の構成参照）。すなわち、定電流源
１５を電源電圧Ｖｃｃに接続する構成に換えて接地電位
ＧＮＤに接続する構成を利用することもできる。
電圧の絶対値が十分大きい場合には、ＭＯＳトランジス
タ１４と接地電位ＧＮＤとの間に定電流源１５を設ける
こともできる（図１の構成参照）。すなわち、定電流源
１５を電源電圧Ｖｃｃに接続する構成に換えて接地電位
ＧＮＤに接続する構成を利用することもできる。
【００７３】図７は、この発明のさらに他の実施例であ
るクランプ回路の構成を示す図である。図７に示すクラ
ンプ回路は図１に示すクランプ回路の変形である。すな
わち、図１に示すクランプ回路における定電流源５に代
えて、ｎチャネルＭＯＳトランジスタ６および７と、定
電流源２５とが設けられる。ｎチャネルＭＯＳトランジ
スタ７はそのゲートおよびドレインが共通接続され、ド
レインに定電流源２５からの一定電流Ｉｏを受け、その
ソースが接地電位ＧＮＤに接続される。ｎチャネルＭＯ
Ｓトランジスタ６は、そのドレインがｐチャネルＭＯＳ
トランジスタ４のゲートおよびドレインに接続され、そ
のソースが接地電位ＧＮＤに接続され、そのゲートがＭ
ＯＳトランジスタ７のゲートに接続される。すなわち、
ＭＯＳトランジスタ６および７はカレントミラー回路を
構成し、通常は、飽和領域で動作し、同一の電流Ｉｏを
流す。
るクランプ回路の構成を示す図である。図７に示すクラ
ンプ回路は図１に示すクランプ回路の変形である。すな
わち、図１に示すクランプ回路における定電流源５に代
えて、ｎチャネルＭＯＳトランジスタ６および７と、定
電流源２５とが設けられる。ｎチャネルＭＯＳトランジ
スタ７はそのゲートおよびドレインが共通接続され、ド
レインに定電流源２５からの一定電流Ｉｏを受け、その
ソースが接地電位ＧＮＤに接続される。ｎチャネルＭＯ
Ｓトランジスタ６は、そのドレインがｐチャネルＭＯＳ
トランジスタ４のゲートおよびドレインに接続され、そ
のソースが接地電位ＧＮＤに接続され、そのゲートがＭ
ＯＳトランジスタ７のゲートに接続される。すなわち、
ＭＯＳトランジスタ６および７はカレントミラー回路を
構成し、通常は、飽和領域で動作し、同一の電流Ｉｏを
流す。
【００７４】また、ｐチャネルＭＯＳトランジスタ３お
よび４は図１に示すクランプ回路と同様カレントミラー
回路を構成し、トリミング抵抗２に一定電流Ｉｏを供給
し、クランプ用トランジスタ１のゲート電位を所定電位
に設定する。この図７に示すクランプ回路の動作は図１
に示すものと同様である。
よび４は図１に示すクランプ回路と同様カレントミラー
回路を構成し、トリミング抵抗２に一定電流Ｉｏを供給
し、クランプ用トランジスタ１のゲート電位を所定電位
に設定する。この図７に示すクランプ回路の動作は図１
に示すものと同様である。
【００７５】図７に示す構成に従えば定電流回路（定電
流源２５およびＭＯＳトランジスタ７）を電源電位Ｖｃ
ｃと接地電位ＧＮＤとの間に構成することができる。電
源立上がり時においては、電源電圧Ｖｃｃが安定状態と
なった後に、昇圧信号Ｖｐｐが安定状態となる（昇圧信
号Ｖｐｐは電源電圧Ｖｃｃから生成される）。したがっ
て、図７に示すように定電流回路を電源電位Ｖｃｃから
接地電位ＧＮＤへ電流を供給する構成とすることによ
り、電源立上がり時において、電源電圧Ｖｃｃが安定状
態にあり、一方、昇圧信号Ｖｐｐが不安定状態の場合に
おいても、定電流源２５は安定に定電流Ｉｏを供給する
ことができ、不安定な昇圧信号Ｖｐｐに不必要にクラン
プがかかるのを防止することができ、クランプ回路を安
定に動作させることができる。図７に示す定電流源２５
としては、たとえば図６に示す定電流源の構成を利用す
ることができる。
流源２５およびＭＯＳトランジスタ７）を電源電位Ｖｃ
ｃと接地電位ＧＮＤとの間に構成することができる。電
源立上がり時においては、電源電圧Ｖｃｃが安定状態と
なった後に、昇圧信号Ｖｐｐが安定状態となる（昇圧信
号Ｖｐｐは電源電圧Ｖｃｃから生成される）。したがっ
て、図７に示すように定電流回路を電源電位Ｖｃｃから
接地電位ＧＮＤへ電流を供給する構成とすることによ
り、電源立上がり時において、電源電圧Ｖｃｃが安定状
態にあり、一方、昇圧信号Ｖｐｐが不安定状態の場合に
おいても、定電流源２５は安定に定電流Ｉｏを供給する
ことができ、不安定な昇圧信号Ｖｐｐに不必要にクラン
プがかかるのを防止することができ、クランプ回路を安
定に動作させることができる。図７に示す定電流源２５
としては、たとえば図６に示す定電流源の構成を利用す
ることができる。
【００７６】図８はこの発明のさらに他の実施例である
クランプ回路の構成を示す図である。図８に示すクラン
プ回路は図５に示すクランプ回路の変形である。図５に
示すクランプ回路と対応する部分には同一参照番号を付
す。図８に示すクランプ回路は、図５に示すクランプ回
路の定電流源１５に代えて、ｐチャネルＭＯＳトランジ
スタ１６および１７と、定電流源３５を含む。ｐチャネ
ルＭＯＳトランジスタ１７は、そのゲートおよびドレイ
ンが相互接続され、電源電圧Ｖｃｃから電流Ｉｏを定電
流源３５へ供給する。ｐチャネルＭＯＳトランジスタ１
６は、ｐチャネルＭＯＳトランジスタ１７とともにカレ
ントミラー回路を構成し、所定の電流Ｉｏをｎチャネル
ＭＯＳトランジスタ１４へ供給する。
クランプ回路の構成を示す図である。図８に示すクラン
プ回路は図５に示すクランプ回路の変形である。図５に
示すクランプ回路と対応する部分には同一参照番号を付
す。図８に示すクランプ回路は、図５に示すクランプ回
路の定電流源１５に代えて、ｐチャネルＭＯＳトランジ
スタ１６および１７と、定電流源３５を含む。ｐチャネ
ルＭＯＳトランジスタ１７は、そのゲートおよびドレイ
ンが相互接続され、電源電圧Ｖｃｃから電流Ｉｏを定電
流源３５へ供給する。ｐチャネルＭＯＳトランジスタ１
６は、ｐチャネルＭＯＳトランジスタ１７とともにカレ
ントミラー回路を構成し、所定の電流Ｉｏをｎチャネル
ＭＯＳトランジスタ１４へ供給する。
【００７７】この構成においても、定電流源３５は、Ｍ
ＯＳトランジスタ１７を介して電源電圧Ｖｃｃから電流
を受ける。したがって、電源投入時において、電源電圧
Ｖｃｃが安定すると、安定に一定の電流Ｉｏを生じさ
せ、カレントミラー動作により、ｐチャネルＭＯＳトラ
ンジスタ１６から一定の電流Ｉｏを引抜く。これによ
り、別のカレントミラー回路を構成するｎチャネルＭＯ
Ｓトランジスタ１３および１４においてもそれぞれ所定
の電流Ｉｏを生じさせることができる。したがって電源
投入時において、基板バイアス電圧ＶＢＢが安定しない
状態においても、安定に電流Ｉｏを発生させることがで
き、不安定な基板バイアス電圧ＶＢＢに対し不必要なク
ランプ動作を行なうことを防止することができ、安定に
動作するクランプ回路を得ることができる。図８に示す
定電流源３５としては図２に示す回路構成を利用するこ
とかできる。
ＯＳトランジスタ１７を介して電源電圧Ｖｃｃから電流
を受ける。したがって、電源投入時において、電源電圧
Ｖｃｃが安定すると、安定に一定の電流Ｉｏを生じさ
せ、カレントミラー動作により、ｐチャネルＭＯＳトラ
ンジスタ１６から一定の電流Ｉｏを引抜く。これによ
り、別のカレントミラー回路を構成するｎチャネルＭＯ
Ｓトランジスタ１３および１４においてもそれぞれ所定
の電流Ｉｏを生じさせることができる。したがって電源
投入時において、基板バイアス電圧ＶＢＢが安定しない
状態においても、安定に電流Ｉｏを発生させることがで
き、不安定な基板バイアス電圧ＶＢＢに対し不必要なク
ランプ動作を行なうことを防止することができ、安定に
動作するクランプ回路を得ることができる。図８に示す
定電流源３５としては図２に示す回路構成を利用するこ
とかできる。
【００７８】上述のように、クランプノード（２００ま
たは２１２）と別の経路において、電源電位Ｖｃｃと接
地電位ＧＮＤとの間に定電流回路を構成し、この定電流
回路から発生される定電流を利用してクランプ用トラン
ジスタのゲート電圧を調整することにより、電源投入時
においてクランプ電圧（ＶｐｐまたはＶＢＢ）が不安定
状態においても、安定に一定電流Ｉｏを供給することが
でき、不安定なクランプ電圧（ＶｐｐまたはＶＢＢ）に
起因する不安定な電流によるクランプ動作を防止するこ
とができ、安定にクランプ動作を実行することのできる
回路構成を得ることができる。
たは２１２）と別の経路において、電源電位Ｖｃｃと接
地電位ＧＮＤとの間に定電流回路を構成し、この定電流
回路から発生される定電流を利用してクランプ用トラン
ジスタのゲート電圧を調整することにより、電源投入時
においてクランプ電圧（ＶｐｐまたはＶＢＢ）が不安定
状態においても、安定に一定電流Ｉｏを供給することが
でき、不安定なクランプ電圧（ＶｐｐまたはＶＢＢ）に
起因する不安定な電流によるクランプ動作を防止するこ
とができ、安定にクランプ動作を実行することのできる
回路構成を得ることができる。
【００７９】なお上記実施例においては、クランプされ
るべき電圧としては、半導体メモリ内のワード線駆動信
号、プログラム用高電圧またはシェアードセンスアンプ
におけるセンスアンプ切離し／接続信号および基板バイ
アス電圧と説明したが、本発明のクランプ回路は、オン
チップまたは回路内で電源電圧Ｖｃｃから生成される電
圧であればすべて適用可能である。
るべき電圧としては、半導体メモリ内のワード線駆動信
号、プログラム用高電圧またはシェアードセンスアンプ
におけるセンスアンプ切離し／接続信号および基板バイ
アス電圧と説明したが、本発明のクランプ回路は、オン
チップまたは回路内で電源電圧Ｖｃｃから生成される電
圧であればすべて適用可能である。
【００８０】また、定電流源が供給する電流Ｉｏと異な
る値の一定電流がトリミング抵抗に流れる様に構成され
てもよい。
る値の一定電流がトリミング抵抗に流れる様に構成され
てもよい。
【００８１】
【発明の効果】以上のように、この発明に従えば、１個
のトランジスタ素子を用いてクランプ動作を行なうよう
に構成したため、急峻な立上がりを有する電圧−電流特
性を備えるクランプ回路を実現することができる。
のトランジスタ素子を用いてクランプ動作を行なうよう
に構成したため、急峻な立上がりを有する電圧−電流特
性を備えるクランプ回路を実現することができる。
【００８２】すなわち、請求項１に係るクランプ回路に
従えば、基準電位発生手段からの基準電位に応答してク
ランプノードを流れる電流を調整する１段のトランジス
タ素子を利用しているため、クランプノードにおける電
位変化に応答してクランプノードを流れる電流を高速に
変化させることができ、高速かつ正確に所定の電位にク
ランプすることのできるクランプ回路を得ることができ
る。
従えば、基準電位発生手段からの基準電位に応答してク
ランプノードを流れる電流を調整する１段のトランジス
タ素子を利用しているため、クランプノードにおける電
位変化に応答してクランプノードを流れる電流を高速に
変化させることができ、高速かつ正確に所定の電位にク
ランプすることのできるクランプ回路を得ることができ
る。
【００８３】請求項２のクランプ回路に従えば、定電流
供給手段からの定電流に従って電圧を発生するトリミン
グ抵抗を含む電圧発生手段と、この電圧発生手段が発生
した電圧に従ってクランプノードを流れる電流量を調整
するクランプ手段とを設けているため、トリミング抵抗
の抵抗値を適当な値に調整することにより任意のレベル
のクランプ電圧を容易に実現することが可能となり、ま
た１個の電界効果トランジスタをクランプ用トランジス
タとして利用しているため、急峻な電圧−電流特性を備
えるクランプ回路を実現することができる。
供給手段からの定電流に従って電圧を発生するトリミン
グ抵抗を含む電圧発生手段と、この電圧発生手段が発生
した電圧に従ってクランプノードを流れる電流量を調整
するクランプ手段とを設けているため、トリミング抵抗
の抵抗値を適当な値に調整することにより任意のレベル
のクランプ電圧を容易に実現することが可能となり、ま
た１個の電界効果トランジスタをクランプ用トランジス
タとして利用しているため、急峻な電圧−電流特性を備
えるクランプ回路を実現することができる。
【図１】この発明の一実施例であるクランプ回路の構成
を示す図である。
を示す図である。
【図２】図１に示す定電流源の具体的構成を示す図であ
る。
る。
【図３】図１に示すクランプ用ＭＯＳトランジスタのゲ
ート電圧およびソース電圧とクランプされるべき電圧と
の関係を示す図である。
ート電圧およびソース電圧とクランプされるべき電圧と
の関係を示す図である。
【図４】図１に示すクランプ用ＭＯＳトランジスタの電
流−電圧特性を示す図である。
流−電圧特性を示す図である。
【図５】この発明の他の実施例であるクランプ回路の構
成を示す図である。
成を示す図である。
【図６】図５に示す定電流源の具体的構成を示す図であ
る。
る。
【図７】この発明のさらに他の実施例であるクランプ回
路の構成を示す図である。
路の構成を示す図である。
【図８】この発明のさらに他の実施例であるクランプ回
路の構成を示す図である。
路の構成を示す図である。
【図９】半導体メモリの一般的構成を示す図である。
【図１０】図９に示す半導体メモリのメモリセル構造を
示す図である。
示す図である。
【図１１】図１０に示すメモリセルのデータ読出時の動
作を示す波形図である。
作を示す波形図である。
【図１２】半導体メモリにおける基板バイアス電圧の作
用を説明するための図である。
用を説明するための図である。
【図１３】従来の半導体メモリのシェアードセンスアン
プ配置を示す図である。
プ配置を示す図である。
【図１４】図１３に示すシェアードセンスアンプ配置の
半導体メモリのセンス時の動作を示す信号波形図であ
る。
半導体メモリのセンス時の動作を示す信号波形図であ
る。
【図１５】図１３に示す各制御信号を発生するための回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図１６】従来の半導体メモリにおける昇圧信号の発生
部の構成を示す図である。
部の構成を示す図である。
【図１７】従来のクランプ回路の構成を示す図である。
【図１８】従来のクランプ回路の電流−電圧特性および
１個のＭＯＳトランジスタの電圧−電流特性を示す図で
ある。
１個のＭＯＳトランジスタの電圧−電流特性を示す図で
ある。
１ クランプ用ＭＯＳトランジスタ ２ トリミング抵抗 ３ ｐチャネルＭＯＳトランジスタ ４ ｐチャネルＭＯＳトランジスタ ５ 定電流源 １１ クランプ用ＭＯＳトランジスタ １２ トリミング抵抗 １３ ｎチャネルＭＯＳトランジスタ １４ ｎチャネルＭＯＳトランジスタ １５ 定電流源 ６ ＭＯＳトランジスタ ７ ＭＯＳトランジスタ ２５ 定電流源 １６ ｐチャネルＭＯＳトランジスタ １７ ｎチャネルＭＯＳトランジスタ ３５ 定電流源 ２００ クランプノード ２１２ クランプノード
Claims (2)
- 【請求項１】 第１のノードに現われる電圧をクランプ
するための回路であって、 前記第１のノードと基準電位を供給するための基準電位
供給ノードとの間に設けられ、前記基準電位と異なる所
定の基準電圧を発生するための基準電圧発生手段と、 前記第１のノードにその一方導通端子が接続され、その
他方導通端子が前記基準電位供給ノードに接続され、か
つその制御電極ノードに前記基準電圧発生手段からの前
記所定の基準電圧を受けるクランプ用トランジスタ素子
とを備える、クランプ回路。 - 【請求項２】 第１のノードに現われる電圧をクランプ
するための回路であって、 前記第１のノードと基準電位を供給する第２のノードと
の間に設けられ、その出力ノードに一定の電流を供給す
るための定電流供給手段と、 トリミング抵抗要素を含み、前記出力ノードと前記第２
のノードとの間に設けられ、前記定電流供給手段が供給
する電流に応じた電圧を発生する電圧発生手段と、 １個の電界効果トランジスタを含み、前記電圧発生手段
が発生する電圧に応答して、前記第１のノードと前記第
２のノードとの間に流れる電流量を調節し、それにより
前記第１のノードの電位を所定電位にクランプするクラ
ンプ手段とを備える、クランプ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252850A JPH06104672A (ja) | 1992-09-22 | 1992-09-22 | クランプ回路 |
| DE4331895A DE4331895C2 (de) | 1992-09-22 | 1993-09-20 | Schaltung zum Halten einer Spannung |
| ITMI932025A IT1272657B (it) | 1992-09-22 | 1993-09-21 | Circuito livellatore per livellare una tensione di riferimento ad un livello predeterminato |
| US08/123,964 US5436552A (en) | 1992-09-22 | 1993-09-21 | Clamping circuit for clamping a reference voltage at a predetermined level |
| KR1019930019179A KR970006622B1 (ko) | 1992-09-22 | 1993-09-21 | 기준전압을 소정레벨에 클램핑 하는 클램프 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252850A JPH06104672A (ja) | 1992-09-22 | 1992-09-22 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104672A true JPH06104672A (ja) | 1994-04-15 |
Family
ID=17243048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252850A Pending JPH06104672A (ja) | 1992-09-22 | 1992-09-22 | クランプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5436552A (ja) |
| JP (1) | JPH06104672A (ja) |
| KR (1) | KR970006622B1 (ja) |
| DE (1) | DE4331895C2 (ja) |
| IT (1) | IT1272657B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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