JPH06104697A - プログラマブルデジタルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 回路を構成する部品数を削減し、安価なゴー
ストキャンセラを構成できるデジタルフィルタを得る。 【構成】 遅延レジスタ２０を６４０個接続し、シフト
レジスタ１８が構成されている。各遅延レジスタ２０の
出力端子にはそれぞれタップが設けられている。６４個
のセレクタ２４にはそれぞれ１６個のタップが接続され
ており、各セレクタ２４はこの１６個のタップから１個
のタップを選択し、そのタップの信号を対応する乗算器
２２に供給する。乗算器２２は、供給された信号と所定
の係数とを乗算する。この係数は乗算器２２に対応して
設けられている係数レジスタ２３に外部から設定され
る。選択レジスタ２６も、外部からその値が設定され、
この値によって、セレクタ２４がどのタップを選択する
かが決定される。したがって、６４０この遅延レジスタ
に対し、乗算器２２の個数を削減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルフィルタに関
する。特に、各係数がプログラマブルであるデジタルフ
ィルタであって、テレビジョン放送等のゴーストキャン
セラに用いられるプログラマブルデジタルフィルタに関
する。

【０００２】

【従来の技術】高層ビルなどの反射電波によって生ずる
ゴースト現象は、テレビジョン放送の初期より人々を悩
ませる大きな受信障害となってきた。この問題を解決す
るために、様々な対策が試みられてきたが、いずれも十
分な成果が得られず、ゴーストの除去は、テレビジョン
技術者にとっての積年の課題であった。

【０００３】１９８９年３月の電気通信技術審議会にお
いて、放送技術開発協議会（ＢＴＡ）が制定したゴース
トキャンセル用基準信号（ＧＣＲ）が、我が国の標準方
式として承認された。そして、同年秋より、このＧＣＲ
を用いたゴーストの除去をその特徴の一つとしたクリア
ビジョン放送が開始された。

【０００４】このクリアビジョン放送においては、上述
した基準信号（ＧＣＲ）が垂直帰線期間中に挿入されて
おり、テレビジョン受信機はこのＧＣＲを受信し、受信
機の中で作った基準信号と比較することにより、どのよ
うな反射波が生じているのかを判断することができる。
この判断に基づいて各係数が設定されたプログラマブル
デジタルフィルタを用いてビデオ信号を処理すれば、ゴ
ーストのないビデオ信号が得られる。なおビデオ信号は
このプログラマブルデジタルフィルタに入力する前にＡ
／Ｄコンバータによってデジタル化され、フィルタから
出力された後にＤ／Ａコンバータによってアナログ信号
に変換される。

【０００５】図８に、従来の典型的なゴーストキャンセ
ラの構成ブロック図が示されている。このゴーストキャ
ンセラは、図に示されているように、１２８タップのト
ランスバーサルフィルタ１０を５個組み合わせた構成で
ある。トランスバーサルフィルタ１０ａは、１２８タッ
プのＦＩＲフィルタを構成し、主に近接ゴーストの除去
を行う。また、トランスバーサルフィルタ１０ｂ〜１０
ｅは全体としてループを構成するように接続されており
ＩＩＲ型フィルタを構成する。このＩＩＲ型フィルタ
は、主に遠方ゴーストの除去を行う。

【０００６】図９に、トランスバーサルフィルタ１０の
回路構成図が示されている。図９に示されているよう
に、トランスバーサルフィルタ１０はそれ単体ではＦＩ
Ｒ型のデジタルフィルタである。また、その段数は上述
したように１２８段である。すなわち、遅延レジスタ、
乗算器、係数レジスタ及び加算器はそれぞれ１２８個備
えられている。したがって、図８に示されているゴース
トキャンセラは全体でタップ数がおよそ６４０個ある。

【０００７】また、ゴーストを形成する反射波は、その
遅れ時間としては最大水平走査時間まで検出できるの
で、ゴーストキャンセラとしてはその最大時間、すなわ
ち４０μ秒程度の信号遅延を実現できるデジタルフィル
タでなければならない。

【０００８】以上のことから、図８に示されているゴー
ストキャンセラの一段当たりの遅延時間はおよそ７０ｎ
秒に設定されている。そのため、このゴーストキャンセ
ラは、最大４４．８μ秒（７０ｎ秒×６４０）の遅延時
間を実現可能である。

【０００９】次に、実際の商品の例を挙げる。図１０に
は、実際のテレビチューナに使用されているゴーストキ
ャンセラの回路構成図が示されている（砂田ほか、：
“ゴースト除去チューナ「ゴーストクリア」ＧＣＴ−１
０００”、放送技術、ｐｐ１１７５−１１８２、１９８
９年１２月）。ここに示されているゴーストキャンセラ
は、図８に示されているゴーストキャンセラとほぼ同一
構成のゴーストキャンセラであり、各トランスバーサル
フィルタは、ゴーストの状況に応じて配置されるよう
に、それぞれの段間の遅延量が調節される。すなわち、
各段の間には可変遅延線が設けられており、これによっ
て、段間の遅延時間が調節されている。そして、各段の
係数演算は１６ビットＣＰＵを用いて行われている。

【００１０】

【発明が解決しようとする課題】従来のゴーストキャン
セラは以上のように構成されていたので、極めて多くの
タップを有するデジタルフィルタが必要である。例え
ば、図８に示されているゴーストキャンセラにおいては
１２８タップのトランスバーサルフィルタが５個必要で
あり、極めて高価な装置となってしまう。また、この１
２８タップのトランスバーサルフィルタは動作するとＣ
ＭＯＳでも１Ｗ以上の消費電力となるため、特殊なＩＣ
パッケージが必要であり、テレビジョン受信機の放熱設
計も特別なものが必要となる。

【００１１】本発明は、上記課題に鑑みなされたもの
で、その目的は、回路を構成する部品数を削減し、安価
なゴーストキャンセラを構成できるデジタルフィルタを
得ることである。

【００１２】

【課題を解決するための手段】第一の本発明は、上述の
課題を解決するために、入力信号を時間遅延させるシフ
トレジスタであって、複数のレジスタを直列に接続する
ことにより構成され、前記各レジスタの出力端にタップ
を備え、各タップからはそれぞれ遅延時間の異なる信号
が出力されるシフトレジスタと、前記複数のタップのう
ち、任意の個数のタップに接続され、この接続されたタ
ップのうちいずれか一個のタップを選択し、その選択し
たタップからの信号を出力する複数のセレクタと、前記
各セレクタ毎に設けられ、前記セレクタから出力される
信号に乗算される係数を保持する複数の係数レジスタ
と、前記各セレクタ毎に設けられ、前記各セレクタによ
り出力された信号と、前記各係数レジスタに保持されて
いる係数を乗算する複数の乗算器と、を備え、前記各係
数レジスタは、外部から供給された係数を保持し、前記
各セレクタは、接続されたタップのうちいずれか一個の
タップを、外部からの指令により選択することを特徴と
するプログラマブルデジタルフィルタである。

【００１３】したがって、乗算の対象となる所望の遅延
時間を有する信号をセレクタが任意に選択することがで
きる。

【００１４】第二の本発明は、上述の課題を解決するた
めに、第一の本発明のプログラマブルデジタルフィルタ
において、遅延時間が小さい信号が出力される低位側の
前記タップから、遅延時間が大きい信号が出力される高
位側の前記タップにかけて、前記タップが接続されてい
る前記セレクタの個数が順次減少していることを特徴と
するプログラマブルデジタルフィルタである。

【００１５】したがって、遅延時間の小さい方の信号は
より密に、乗算の対象として選択されることができる。

【００１６】第三の本発明は、上述の課題を解決するた
めに、入力信号を時間遅延させるシフトレジスタであっ
て、遅延時間を変更可能な可変長シフトレジスタを所定
個数個直列に接続することにより構成され、前記各可変
長レジスタの出力端にタップを備え、各タップからはそ
れぞれ遅延時間の異なる信号が出力されるシフトレジス
タと、前記タップ毎に設けられ、前記タップから出力さ
れる信号と乗算される計数を保持する係数レジスタと、
前記タップ毎に設けられ、そのタップからの出力信号
と、対応する前記係数レジスタに保持されている係数と
を乗算する乗算器と、を備え、前記係数レジスタは、外
部から供給された係数を保持し、前記可変長シフトレジ
スタの遅延時間は、外部からの指令により変更されるこ
とを特徴とするプログラマブルデジタルフィルタであ
る。

【００１７】したがって、可変長シフトレジスタの遅延
量を可変することにより、第一の本発明と同様に、乗算
の対象となる信号を任意に選択することが可能である。

【００１８】第四の本発明は、上述の課題を解決するた
めに、第三の本発明のプログラマブルデジタルフィルタ
において、可変長シフトレジスタを構成する２相クロッ
クの遅延レジスタが外部からの指令によってクロックを
選択できるようになっており、入力信号を遅延させずに
通過させるようにしていることを特徴とするプログラマ
ブルデジタルフィルタである。

【００１９】従って、第三の本発明と同様に、乗算の対
象となる信号を任意に選択することが可能である。

【００２０】

【作用】第一の本発明におけるセレクタは、外部からの
信号により所望のタップからの信号を選択する。したが
って、所望の遅延時間の信号のみを乗算の対象とするこ
とが可能である。

【００２１】第二の本発明におけるタップが接続するセ
レクタの個数は、低位側のタップのほうが高位側のタッ
プと比較して多くなっているので、低位側のタップのほ
うがより密に選択することが可能である。すなわち、遅
延時間の短いほうの信号は、遅延時間の多いほうの信号
と比較して、より多くの信号を乗算の対象とすることが
できる。

【００２２】第三の本発明における可変長シフトレジス
タが、外部からの指令によりその遅延時間が変更される
と、各可変長シフトレジスタの出力端に備えられている
るタップが出力する信号の遅延時間が変更される。すな
わち、乗算の対象となる信号の遅延時間を任意に選択す
ることが可能である。

【００２３】第四の本発明は、第三の本発明と同じく、
乗算の対象となる信号の遅延時間を任意に選択すること
が可能である。また、可変長シフトレジスタの遅延量を
セレクタで選択する方法では、８ビットの入力信号に対
し６４０タップ分のセレクタが最低５１２０個とバッフ
ァが５１２０ゲート必要となるが、本発明では１９２０
ゲートだけで実現できる。

【００２４】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００２５】実施例１ 図１は、本発明の実施例１によるプログラマブルデジタ
ルフィルタの部分回路図である。本実施例では、シフト
レジスタ１８に入力する入力信号は８ビットのパラレル
信号であり、シフトレジスタ１８を構成する各遅延レジ
スタ２０のビデオ信号の入出力は、全て８ビットのパラ
レル入出力で行われる。なお、図中シフトレジスタ１８
は、下位の部分の遅延レジスタ２０と、最上位（６４０
番目）の遅延レジスタ２０のみが図に示され、その他の
部分は省略されて、図示されていない。乗算器２２と係
数ａとは、それぞれ６４個ずつ備えられている。係数ａ
は８ビットの係数レジスタ２３の出力信号によって供給
され、乗算器２２にてビデオ信号と乗算される。各乗算
器２２からの乗算出力は、加算器によってその総和が求
められ、最終的なデジタルフィルタの出力として外部に
出力される。

【００２６】この係数ａの値は、（図示されていない）
外部から係数レジスタ２３に設定される。さらに、各乗
算器２２において前記係数ａと乗算されるビデオ信号
は、各乗算器２２に対応して設けられているセレクタ２
４によって選択される。セレクタ２４は各乗算器２２に
対し１個ずつ備えられており、全体で６４個備えられて
いる。各セレクタ２４は８ビットの入力端子を１６個有
しており、この入力端子には上述した遅延レジスタの出
力端子、すなわち出力タップのうち所定の１６個のタッ
プが接続されている。そして、セレクタ２４は、この接
続されている１６個のタップから、係数ａが乗算される
べきビデオ信号のタップを一個選択し、そのビデオ信号
を、対応している乗算器２２に供給する。各タップがど
のセレクタに接続されているかは、各タップ、各セレク
タ２４毎に設定されている。すなわち、セレクタ１４が
どのビデオ信号を選択の候補とするかは、ユーザが自由
に定めることはできない。ユーザはこの候補となるビデ
オ信号から所望のビデオ信号を選択するのである。

【００２７】このセレクタ２４がどのビデオ信号を選択
するかを決定するのが４ビットの選択レジスタ２６であ
り、ユーザは、このレジスタの値を書き替えることによ
りセレクタ２４に、所望の遅延時間のビデオ信号を選択
させることができる。この選択レジスタ２６の値は、本
プログラマブルデジタルフィルタが例えばテレビジョン
受信機のゴーストキャンセラに用いられた場合は、テレ
ビジョン受信機内の制御部によって、上記係数ａを保持
する係数レジスタ２３と同様に、反射波をキャンセルす
るように設定・制御されることになる。

【００２８】本実施例においては、６４０個ある遅延レ
ジスタ２０に対して、乗算器２２が６４個しか設けられ
ていない。そのため、６４０種類の遅延時間のビデオ信
号を同時に乗算の対象とすることはできない。しかしな
がら、６４個の各乗算器２２において乗算が行われるビ
デオ信号は、セレクタ２４によってそれぞれ１６個の候
補から選択されるので、後述するように全ての遅延時間
のビデオ信号が乗算器に入力される可能性がある。

【００２９】プログラマブルデジタルフィルタが、ゴー
ストキャンセラに用いられる場合、反射波の数は多くと
も数１０個程度である。したがって、従来のプログラマ
ブルデジタルフィルタの中の６４０個の上記係数ａは、
その多くが「０」であった。本実施例はこのような事実
に鑑みて乗算器の数（係数ａに等しい）を６４個に削減
したものである。すなわち、６４０種類の遅延時間のビ
デオ信号から６４個の信号を選択することができる。

【００３０】ところで、遅延レジスタの数まで６４個に
削減すると反射波を打ち消す時間精度が悪化するので、
遅延レジスタの個数自体は従来と同じ６４０個のままで
ある。そもそも、遅延レジスタの数まで６４個に削減す
ると、単に従来のデジタルフィルタの段数を減少したの
と同じである。

【００３１】そして、６４０個の遅延レジスタの出力信
号から乗算器に供給すべき６４個の信号は、セレクタ２
４によって選択されている。したがって、反射波をキャ
ンセルする精度を悪化させることなく（遅延レジスタの
数を減らさずに）、部品点数を削減することが可能であ
る。

【００３２】各セレクタ２４は、それぞれ特定の１６個
のビデオ信号から一つの信号を選択するわけであるが、
各セレクタ２４が候補とする信号（すなわちセレクタ２
４に接続されている信号）の設定の例を以下に示す。以
下に示す例においてＳn （ｎ＝１、…、６４０）はｎ番
目の遅延レジスタ２０のタップを表す。

【００３３】 セレクタ２４−１の入力 Ｓ1 〜Ｓ16 セレクタ２４−２の入力 Ｓ2 〜Ｓ17 セレクタ２４−３の入力 Ｓ3 〜Ｓ18 セレクタ２４−４の入力 Ｓ4 〜Ｓ19 セレクタ２４−５の入力 Ｓ6 〜Ｓ21 セレクタ２４−６の入力 Ｓ8 〜Ｓ23 セレクタ２４−７の入力 Ｓ10〜Ｓ25 セレクタ２４−８の入力 Ｓ12〜Ｓ27 セレクタ２４−９の入力 Ｓ15〜Ｓ30 セレクタ２４−１０の入力 Ｓ18〜Ｓ33 セレクタ２４−１１の入力 Ｓ21〜Ｓ36 セレクタ２４−１２の入力 Ｓ24〜Ｓ39 セレクタ２４−１３の入力 Ｓ28〜Ｓ43 セレクタ２４−１４の入力 Ｓ32〜Ｓ47 セレクタ２４−１５の入力 Ｓ36〜Ｓ51 セレクタ２４−１６の入力 Ｓ40〜Ｓ55 セレクタ２４−１７の入力 Ｓ45〜Ｓ70 セレクタ２４−１８の入力 Ｓ50〜Ｓ75 セレクタ２４−１９の入力 Ｓ55〜Ｓ80 セレクタ２４−２０の入力 Ｓ60〜Ｓ85 セレクタ２４−２１の入力 Ｓ66〜Ｓ81 セレクタ２４−２２の入力 Ｓ72〜Ｓ87 セレクタ２４−２３の入力 Ｓ78〜Ｓ93 セレクタ２４−２４の入力 Ｓ85〜Ｓ100 セレクタ２４−２５の入力 Ｓ92〜Ｓ107 セレクタ２４−２６の入力 Ｓ99〜Ｓ114 セレクタ２４−２７の入力 Ｓ107 〜Ｓ122 セレクタ２４−２８の入力 Ｓ115 〜Ｓ130 セレクタ２４−２９の入力 Ｓ123 〜Ｓ138 セレクタ２４−３０の入力 Ｓ132 〜Ｓ147 セレクタ２４−３１の入力 Ｓ141 〜Ｓ156 セレクタ２４−３２の入力 Ｓ150 〜Ｓ165 セレクタ２４−３３の入力 Ｓ160 〜Ｓ175 セレクタ２４−３４の入力 Ｓ170 〜Ｓ185 セレクタ２４−３５の入力 Ｓ180 〜Ｓ195 セレクタ２４−３６の入力 Ｓ191 〜Ｓ206 セレクタ２４−３７の入力 Ｓ202 〜Ｓ217 セレクタ２４−３８の入力 Ｓ213 〜Ｓ228 セレクタ２４−３９の入力 Ｓ225 〜Ｓ240 セレクタ２４−４０の入力 Ｓ241 〜Ｓ256 セレクタ２４−４１の入力 Ｓ257 〜Ｓ272 セレクタ２４−４２の入力 Ｓ273 〜Ｓ288 セレクタ２４−４３の入力 Ｓ289 〜Ｓ304 セレクタ２４−４４の入力 Ｓ305 〜Ｓ320 セレクタ２４−４５の入力 Ｓ321 〜Ｓ336 セレクタ２４−４６の入力 Ｓ337 〜Ｓ352 セレクタ２４−４７の入力 Ｓ353 〜Ｓ368 セレクタ２４−４８の入力 Ｓ369 〜Ｓ384 セレクタ２４−４９の入力 Ｓ385 〜Ｓ400 セレクタ２４−５０の入力 Ｓ401 〜Ｓ416 セレクタ２４−５１の入力 Ｓ417 〜Ｓ432 セレクタ２４−５２の入力 Ｓ433 〜Ｓ448 セレクタ２４−５３の入力 Ｓ449 〜Ｓ464 セレクタ２４−５４の入力 Ｓ465 〜Ｓ480 セレクタ２４−５５の入力 Ｓ481 〜Ｓ496 セレクタ２４−５６の入力 Ｓ497 〜Ｓ512 セレクタ２４−５７の入力 Ｓ513 〜Ｓ528 セレクタ２４−５８の入力 Ｓ529 〜Ｓ544 セレクタ２４−５９の入力 Ｓ545 〜Ｓ560 セレクタ２４−６０の入力 Ｓ561 〜Ｓ576 セレクタ２４−６１の入力 Ｓ577 〜Ｓ592 セレクタ２４−６２の入力 Ｓ593 〜Ｓ608 セレクタ２４−６３の入力 Ｓ609 〜Ｓ624 セレクタ２４−６４の入力 Ｓ625 〜Ｓ640 このように、各セレクタ２４はそれぞれ連続する１６個
のシフトレジスタの出力ビデオ信号を選択するが、段数
が上がるに連れて各セレクタが候補とする１６個のビデ
オ信号の各グループ間の距離が増加して行く。これによ
って、各タップが接続されているセレクタ２４の個数は
段数が上がるに連れて減少していく。

【００３４】例えば、上に示されているように、タップ
Ｓ15はセレクタ２４−１からセレクタ２４−９までの９
個のセレクタ２４に接続され、それぞれの候補となって
いるが、タップＳ100 はセレクタ２４−２４からセレク
タ２４−２６までの３個のセレクタ２４に接続されてい
る。そして、タップＳ229 以上のタップは一個のセレク
タ２４にのみ接続されている。

【００３５】これは、段数が上がるに連れて乗算の係数
ａは、一般的に小さくなるので、段数の低い部分に比較
して精度に対する影響が小さいためである。すなわち、
段数の低い部分についてはセレクタの候補を密に選択で
きるようにし、段数の高い部分ではセレクタの候補を粗
に選択するように設定されている。

【００３６】このように、セレクタの候補を限定してい
ることにより、例えば、遅延レジスタ２０のタップのＳ
1 、Ｓ2 、Ｓ3 、Ｓ4 の４個の出力信号は、同時に乗算
器に入力されることが可能であるが（それぞれ、一段
目、二段目、三段目、四段目の乗算器２２に入力す
る）、遅延レジスタ２０のタップＳ609 、Ｓ610 、Ｓ61
1 、Ｓ612 の４個の出力信号は、同時に乗算器２２に入
力されることはできない（これらのいずれか一個の信号
のみがセレクタ２４を介して６３段目の乗算器に入力さ
れる）。

【００３７】本実施例において特徴的なことは、乗算器
２２において乗算されるビデオ信号を、セレクタ２４に
よって６４０個の時間遅延されたビデオ信号から選択し
たことである。したがって、６４０個のビデオ信号毎に
乗算器２２を設けなくともビデオ信号のゴーストを効率
的にキャンセルすることが可能である。さらに、シフト
レジスタの段数の低い部分においては、短い時間遅延を
有し、かつ振幅の大きな反射波を多数個キャンセルする
ために、乗算器２２に入力されるビデオ信号がより密に
選択可能になっている。そのため、効果的なゴーストの
キャンセルが可能である。

【００３８】実施例２ 図２は、本発明の実施例２によるプログラマブルデジタ
ルフィルタの部分回路図である。本実施例においても、
入力信号は８ビットのパラレル信号である。

【００３９】本実施例においてシフトレジスタ１８は、
可変長シフトレジスタ３０を直列に接続されることによ
り構成されている。図２においては、下位の可変長シフ
トレジスタ３０と、最上位（６４番目）の可変長シフト
レジスタ３０−６４のみが図に示され、その他の部分は
省略され、図示されていない。本実施例において特徴的
なことは、６４０個の固定長のシフトレジスタの代わり
に６４個の可変長シフトレジスタ３０が用いられている
ことである。そして、それぞれの可変長シフトレジスタ
３０の出力信号が乗算器３２に供給されている。この可
変長シフトレジスタ３０は、その遅延時間を変更するこ
とが可能である。遅延時間の値は、各可変長シフトレジ
スタ３０毎に設けられている８ビットの遅延時間レジス
タ３６によって設定されており、可変長シフトレジスタ
３０の１段あたり、固定長の遅延レジスタの１段から１
６段までに相当する遅延時間を実現することができる。

【００４０】また、各乗算器３２において前記係数ａが
乗算されるビデオ信号を出力する可変長シフトレジスタ
３０は、各乗算器３２毎に定まっている。そして、この
可変長シフトレジスタ３０の遅延時間（シフト時間）を
変化させることにより、上記実施例１のように遅延時間
の異なるビデオ信号を選択したのと同一の効果を得るこ
とが可能である。図２から容易に理解されるように、ｎ
段目の乗算器３２に入力されるビデオ信号の遅延量（遅
延段数）は、１段目からｎ段目までの可変長シフトレジ
スタ３０の遅延時間の総和となる。なお、各遅延時間レ
ジスタ３６の値は、上述した実施例１と同様に、外部か
ら所定の値が書き込まれる。また、実施例１と同様に、
係数レジスタ３３も外部から所定の値が書き込まれる。

【００４１】乗算器３２と、係数ａを保持する係数レジ
スタ３３とは、上記実施例１と同様にそれぞれ６４個ず
つ備えられている。

【００４２】本実施例においては、可変長シフトレジス
タ３０の遅延量を調節することにより、各乗算器３２に
供給されるビデオ信号の遅延量を自由に設定することが
可能である。

【００４３】一般に、プログラマブルデジタルフィルタ
がゴーストキャンセラに用いられる場合、前述したよう
に反射波の数は多くとも数１０個程度であるので、本実
施例においても実施例１と同様に、性能を劣化させずに
乗算器３２の数（係数ａの個数に等しい）を６４個に削
減することが可能となっている。

【００４４】実施例１においては、各セレクタが選択す
る候補となる１６個の信号のグループ間の距離（段数の
差）は段数が上がるに連れて増加していった。一方、本
実施例においてはそのような段数による精度の相違は存
在しないが、各乗算器３２へ供給される信号間の距離
（段数の差）の最大値（１６個）が設定されている。す
なわち本実施例は、乗算器３２へ供給される信号が時間
的にほぼ均一に分布されていた場合に効率的にゴースト
をキャンセル可能なデジタルフィルタである。しかしも
ちろん、乗算器３２に供給される計数ａを適宜「０」に
することによってその信号を無視することができ、その
結果、無視された信号の前後の信号間の距離を１６段以
上とすることができることはいうまでもない。

【００４５】実施例３ 図３は本発明の実施例３によるプログラマブルデジタル
フィルタの部分回路のうち、可変長シフトレジスタ３０
の回路図の例、図４は可変長シフトレジスタを構成する
遅延レジスタ４１の回路図の例、図５は前段ビットラッ
チ及び後段ビットラッチの回路図の例、図６は第２クロ
ックの発生回路例、図７は第１クロックと第２クロック
の関係を示すタイミング図である。

【００４６】本実施例においても、入力信号は８ビット
のパラレル信号である。図３において可変長シフトレジ
スタ３０は、遅延レジスタ４１を直列に１０個接続する
ことにより構成されている。なお、図３においては遅延
レジスタ１、２、３、１０だけが図示され、他の部分は
省略され、図示されていない。図４において、遅延レジ
スタ４１は、前段ラッチ４２と後段ラッチ４５で構成さ
れ、さらに前段ラッチ４２は前段入力ゲート４３と前段
ビットラッチ４４で構成され、後段ラッチ４５は後段入
力ゲート４６と後段ビットラッチ４７で構成されてい
る。図４においては入力０、１、７の系統だけが図示さ
れ、他の部分は省略され、図示されていない。前段入力
ゲート４３は第１クロックが高レベルのとき導通し、そ
のときの入力状態が前段ビットラッチ４４に記憶され
る。第１クロックが低レベルになると、前段入力ゲート
４３は非導通になり、入力状態が変化しても前段ビット
ラッチ４４の記憶は保持される。同様に、後段入力ゲー
ト４６は、第２クロックが高レベルの時導通し、そのと
きの前段ビットラッチ４４の状態が後段ビットラッチ４
７に記憶される。第２クロックが低レベルになると、後
段入力ゲート４６は非導通になり、前段ビットラッチ４
４の状態が変化しても後段ビットラッチ４７の記憶は保
持される。

【００４７】図５において前段ビットラッチ４４及び後
段ビットラッチ４７は、通常インバータ４８と、その入
出力とループを形成する最小インバータ４９で構成さ
れ、状態を保持する。前段入力ゲート４３及び後段入力
ゲート４６が非導通になっても、それぞれ前段ビットラ
ッチ４４及び後段ビットラッチ４７は、その状態を保持
する。

【００４８】従って、第１クロックと第２クロックを逆
位相にすると、第１クロックで前段ラッチ４２に入力状
態を取り込み、第２クロックで後段ラッチ４５にシフト
して出力できる。この遅延レジスタ４１を１０個直列に
接続すると、１０バイトのシフトレジスタになる。とこ
ろが、第１クロックと第２クロックを同位相にすると、
第１クロックで前段ラッチ４２に入力状態を取り込んだ
と同時に、後段ラッチ４５にも同じ入力状態が取り込ま
れて出力される。１０個直列に接続した遅延レジスタ４
１のうち、通過すべき数の第２クロックを第１クロック
と同位相にすると、遅延時間を可変できる。

【００４９】本実施例においては、遅延レジスタ４１の
第２クロックを調整することにより各乗算器３２に供給
されるビデオ信号の遅延量を自由に設定することが可能
である。

【００５０】図４ならびに図５では、前段ラッチ４２及
び後段ラッチ４５を入力ゲートとインバータによるビッ
トラッチで構成する例を示したが、マスタースレーブ・
フリップフロップなどによっても構成できることはいう
までもない。

【００５１】図６において、第２クロックは遅延レジス
タ５１と基本クロックと３個のゲートによって構成され
ている。図中、第２クロックは遅延時間レジスタ５１と
基本クロックと３個のゲートによって構成される。図
中、第２クロック１、２、１０のみが図示され、その他
の部分は省略され、図示されていない。第２クロックを
基本クロックと同位相にするには、遅延時間レジスタ５
１の該当ビットを１、つまりＱを高レベルにし、Ｑを低
レベルにする。逆位相にするには、遅延時間レジスタ５
１の該当ビットを０、つまりＱを低レベルにし、Ｑを高
レベルにする。そのときのタイミング図を図７に示す。
回路例は図示されていないが、逆位相の第２クロックと
第１クロックは、記憶の通過を防ぐため同時に高レベル
にならないようにする。同位相の第２クロックは第１ク
ロックとほぼ同じタイミングにする。

【００５２】以上述べたように本実施例１、２及び３に
よれば、実質的に６４０個以上のタップを有するデジタ
ルフィルタでありながら、乗算器に供給される信号を前
記６４０個以上の信号から６４個を最大値として選択し
たため、乗算器及び加算器の個数を大幅に削減したゴー
ストキャンセラを提供することが可能である。

【００５３】特に、実施例１によれば、各乗算器２２に
供給されるビデオ信号を、時間遅延の短い低い段数のシ
フトレジスタからは密に選択可能としたので、より精度
の高いゴーストキャンセラを提供できるという効果を有
する。

【００５４】また、実施例２によれば、可変長シフトレ
ジスタ３０を用いたので、セレクタを用いずに、乗算器
３２の個数を削減できるという効果を有する。

【００５５】実施例３は、実施例２の可変長シフトレジ
スタ３０を２相クロックを使った遅延レジスタで構成
し、クロックの選択によって遅延レジスタを通過させ、
遅延時間を可変できる。セレクタ方式に比べて大幅に回
路を削減できるという効果がある。

【００５６】

【発明の効果】以上述べたように、第一の本発明のプロ
グラマブルデジタルフィルタによれば、外部からのコン
トローラ等からの指令により、必要な遅延時間の信号を
選択することが可能である。したがって、遅延レジスタ
すなわちタップの数に比べて、必要な信号が少ない場合
には、セレクタの個数をその信号の個数程度に減らすこ
とが可能である。同時に、乗算器や係数レジスタもこの
セレクタと同数であるため、乗算器や係数レジスタの個
数も大幅に削減することが可能である。

【００５７】従来、乗算器や係数レジスタがタップ毎に
設けられ、タップの個数と同数必要であったのに比べ、
大幅に構成を簡略化することができる。したがって、従
来、回路規模が大きすぎて、１チップに収納することが
できなかった大規模なプログラマブルデジタルフィルタ
も、本発明によれば、１チップに収納することができ
る。

【００５８】そのため、本発明のデジタルフィルタを用
いれば、より小型で安価なゴーストキャンセラが得られ
るという効果を有する。

【００５９】また、第二の本発明のプログラマブルデジ
タルフィルタによれば、第一の本発明に加えて、遅延時
間の短い低位側のタップから、長い高位側のタップにか
けて、そのタップに接続するセレクタの個数が徐々に減
少しているので、遅延時間の短い信号を乗算の対象に密
に選択することが可能である。

【００６０】テレビジョン放送においては、一般に遅延
時間の短い反射波のほうがその大きさが大きい。そのた
め、本発明のプログラマブルデジタルフィルタを用いて
ゴーストキャンセラを構成すれば、遅延時間の短い大き
さの大きな反射波をより効率的に除去することができる
ゴーストキャンセラが得られるという効果を有する。

【００６１】また、第三の本発明のプログラマブルデジ
タルフィルタによれば、可変長シフトレジスタを用いて
シフトレジスタを構成した。そのため、可変長シフトレ
ジスタの遅延量が外部からの指令信号により変更される
ことによって、そのそれぞれの可変長シフトレジスタの
出力端に備えられているタップから出力される信号の遅
延量が変更される。

【００６２】したがって、セレクタによる選択をするこ
となしに、乗算の対象となる信号の遅延時間を選択する
ことが可能である。そのため、本発明のプログラマブル
デジタルフィルタを用いれば、第一の本発明と同様に、
より小型で安価なゴーストキャンセラが得られる。

【００６３】さらに、第四の本発明のプログラマブルデ
ジタルフィルタによれば、可変長シフトレジスタを２相
クロックを使った遅延レジスタで構成し、クロックの選
択によって遅延レジスタを通過できるように構成した。
そのため、遅延量をセレクタで選択する方法では、８ビ
ットの入力信号に対し６４０タップ分のセレクタが最低
５１２０個とバッファが５１２０ゲート必要となるのに
対し、わずか１９２０ゲートだけで実現できる。

【００６４】そのため、本発明のプログラマブルデジタ
ルフィルタを用いれば、より小型で低消費電力で安価な
ゴーストキャンセラが得られる。

【図面の簡単な説明】

【図１】本発明の好適な第一実施例であるプログラマブ
ルデジタルフィルタの部分回路図である。

【図２】本発明の好適な第二実施例であるプログラマブ
ルデジタルフィルタの部分回路図である。

【図３】本発明の好適な第三実施例であるプログラマブ
ルデジタルフィルタの可変長シフトレジスタの回路図で
ある。

【図４】図３の可変長レジスタを構成する遅延レジスタ
の回路図である。

【図５】図４に示されている前段ビットラッチ及び後段
ビットラッチの回路図である。

【図６】図３，図４に示されている第２クロックの発生
回路の回路図である。

【図７】第１クロックと第２クロックとの関係を示すタ
イミング図である。

【図８】従来の典型的なゴーストキャンセラの構成ブロ
ック図である。

【図９】トランスバーサルフィルタ１０の回路構成図で
ある。

【図１０】テレビチューナに使用されている従来のゴー
ストキャンセラの実際の商品の回路構成図である。

【符号の説明】

１８ シフトレジスタ ２０ 遅延レジスタ ２２ 乗算器 ２３ 係数レジスタ ２４ セレクタ ３０ 可変長シフトレジスタ ３２ 乗算器 ３３ 係数レジスタ ３６ 遅延時間レジスタ ４１ 遅延レジスタ ４２ 前段ラッチ ４３ 前段入力ゲート ４４ 前段ビットラッチ ４５ 後段ラッチ ４６ 後段入力ゲート ４７ 後段ビットラッチ ４８ 通常インバータ ４９ 最小インバータ ５１ 遅延時間レジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号を時間遅延させるシフトレジス
   タであって、複数の遅延レジスタを直列に接続すること
   により構成され、前記各遅延レジスタの出力端にタップ
   を備え、各タップからはそれぞれ遅延時間の異なる信号
   が出力されるシフトレジスタと、 前記複数のタップのうち、任意の個数のタップに接続さ
   れ、この接続されたタップのうちいずれか一個のタップ
   を選択し、その選択したタップからの信号を出力する複
   数のセレクタと、 前記各セレクタ毎に設けられ、前記セレクタから出力さ
   れる信号に乗算される係数を保持する複数の係数レジス
   タと、 前記各セレクタ毎に設けられ、前記各セレクタにより出
   力された信号と、前記各係数レジスタに保持されている
   係数を乗算する複数の乗算器と、を備え、 前記各係数レジスタは、外部から供給された係数を保持
   し、 前記各セレクタは、接続されたタップのうちいずれか一
   個のタップを、外部からの指令により選択することを特
   徴とするプログラマブルデジタルフィルタ。
2. 【請求項２】 請求項１記載のプログラマブルデジタル
   フィルタにおいて、遅延時間が小さい信号が出力される
   低位側の前記タップから、遅延時間が大きい信号が出力
   される高位側の前記タップにかけて、前記タップが接続
   されている前記セレクタの個数が順次減少していること
   を特徴とするプログラマブルデジタルフィルタ。
3. 【請求項３】 入力信号を時間遅延させるシフトレジス
   タであって、遅延時間を変更可能な可変長シフトレジス
   タを所定個数個直列に接続することにより構成され、前
   記各可変長レジスタの出力端にタップを備え、各タップ
   からはそれぞれ遅延時間の異なる信号が出力されるシフ
   トレジスタと、 前記タップ毎に設けられ、前記タップから出力される信
   号と乗算される計数を保持する係数レジスタと、 前記タップ毎に設けられ、そのタップからの出力信号
   と、対応する前記係数レジスタに保持されている係数と
   を乗算する乗算器と、を備え、 前記係数レジスタは、外部から供給された係数を保持
   し、 前記可変長シフトレジスタの遅延時間は、外部からの指
   令により変更されることを特徴とするプログラマブルデ
   ジタルフィルタ。
4. 【請求項４】 請求項３のプログラマブルデジタルフィ
   ルタにおいて、 前記可変長シフトレジスタが複数の遅延レジスタを直列
   に接続することにより構成され、前記遅延レジスタは第
   １クロックでラッチする前段ラッチと第２クロックでラ
   ッチする後段ラッチを備え、第２クロックを第１クロッ
   クと逆位相または同位相に外部から選択できることを特
   徴とするプログラマブルデジタルフィルタ。