JPH06104704A - 半導体集積回路装置の入力回路 - Google Patents
半導体集積回路装置の入力回路Info
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- JPH06104704A JPH06104704A JP4249257A JP24925792A JPH06104704A JP H06104704 A JPH06104704 A JP H06104704A JP 4249257 A JP4249257 A JP 4249257A JP 24925792 A JP24925792 A JP 24925792A JP H06104704 A JPH06104704 A JP H06104704A
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Abstract
(57)【要約】
【目的】 二値信号を入力する半導体集積回路装置の入
力回路において、微小な信号電圧の変化をする入力信号
に対して高速で動作させる。 【構成】 入力信号端子３から入力した入力信号と基準
電圧端子４から入力した基準電圧とにレベルシフト回路
ＬＳ１で一定電圧を付加して出力する。出力された信号
をそれぞれ複数段縦続接続された第１及び第２の差動増
幅回路Ｄif１，Ｄif２を使用して増幅する。増幅された
入力信号と基準電圧との差をＣＭＯＳインバータ回路Ｉ
ｎ１に入力する。増幅して入力された入力信号と基準電
圧との差に応じてＣＭＯＳインバータ回路Ｉｎ１は電源
電位ＶDDまたは接地電位ＶSSを出力する。 【効果】 微小な入力信号に対しても高速で動作させる
ことができ、基準電圧が変動しても正常に動作する入力
回路を得ることができる。
力回路において、微小な信号電圧の変化をする入力信号
に対して高速で動作させる。 【構成】 入力信号端子３から入力した入力信号と基準
電圧端子４から入力した基準電圧とにレベルシフト回路
ＬＳ１で一定電圧を付加して出力する。出力された信号
をそれぞれ複数段縦続接続された第１及び第２の差動増
幅回路Ｄif１，Ｄif２を使用して増幅する。増幅された
入力信号と基準電圧との差をＣＭＯＳインバータ回路Ｉ
ｎ１に入力する。増幅して入力された入力信号と基準電
圧との差に応じてＣＭＯＳインバータ回路Ｉｎ１は電源
電位ＶDDまたは接地電位ＶSSを出力する。 【効果】 微小な入力信号に対しても高速で動作させる
ことができ、基準電圧が変動しても正常に動作する入力
回路を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
の入力回路に関し、特に入力回路のインバータ回路から
出力される信号の振幅に比べ、振幅が微小な入力信号を
処理するための入力回路の動作特性等の改善に関するも
のである。
の入力回路に関し、特に入力回路のインバータ回路から
出力される信号の振幅に比べ、振幅が微小な入力信号を
処理するための入力回路の動作特性等の改善に関するも
のである。
【０００２】
【従来の技術】図７は従来の半導体集積回路装置の入力
回路の回路図である。図７において、１００はＰＭＯＳ
トランジスタ、１０１はＮＭＯＳトランジスタ、１は電
源電位ＶDDを供給する電源、２は接地電位ＶSSを供給す
る電源、３は入力回路の入力端子、５は入力回路の出力
端子を示している。
回路の回路図である。図７において、１００はＰＭＯＳ
トランジスタ、１０１はＮＭＯＳトランジスタ、１は電
源電位ＶDDを供給する電源、２は接地電位ＶSSを供給す
る電源、３は入力回路の入力端子、５は入力回路の出力
端子を示している。
【０００３】次に動作について説明する。ＰＭＯＳトラ
ンジスタ１００とＮＭＯＳトランジスタ１０１はＣＭＯ
Ｓインバータ回路を構成している。このＣＭＯＳインバ
ータ回路の論理しきい電圧をＶT とするとき、入力信号
端子３に印加される信号の電圧ＶINがＶIN≦ＶT のと
き、入力回路の出力端子５にはＰＭＯＳトランジスタ１
００を通して与えられる電源電位ＶDDが出力される。ま
た、ＶT ≦ＶINのとき、入力回路の出力端子５にはＮＭ
ＯＳトランジスタ１０１を通して与えられる接地電位Ｖ
SSが出力される。
ンジスタ１００とＮＭＯＳトランジスタ１０１はＣＭＯ
Ｓインバータ回路を構成している。このＣＭＯＳインバ
ータ回路の論理しきい電圧をＶT とするとき、入力信号
端子３に印加される信号の電圧ＶINがＶIN≦ＶT のと
き、入力回路の出力端子５にはＰＭＯＳトランジスタ１
００を通して与えられる電源電位ＶDDが出力される。ま
た、ＶT ≦ＶINのとき、入力回路の出力端子５にはＮＭ
ＯＳトランジスタ１０１を通して与えられる接地電位Ｖ
SSが出力される。
【０００４】ＣＭＯＳインバータ回路の論理しきい電圧
ＶT は、ＰＭＯＳトランジスタ１００とＮＭＯＳトラン
ジスタ１０１の電流駆動能力の比で決定される。このた
め、論理しきい電圧ＶT は半導体集積回路装置の製造時
の製造ばらつきの影響を強くうける。また、入力信号の
電圧がＶTN≦ＶIN≦ＶDD＋ＶTP（ＶTNはＮＭＯＳトラン
ジスタのしきい電圧、ＶTPはＰＭＯＳトランジスタのし
きい電圧）で示される電圧の場合、ＰＭＯＳトランジス
タ１００とＮＭＯＳトランジスタ１０１の両方が遮断状
態にならないので、電源１からＰＭＯＳトランジスタ１
００とＮＭＯＳトランジスタ１０１とを経て電源２へ通
過する経路により電力を消費する。
ＶT は、ＰＭＯＳトランジスタ１００とＮＭＯＳトラン
ジスタ１０１の電流駆動能力の比で決定される。このた
め、論理しきい電圧ＶT は半導体集積回路装置の製造時
の製造ばらつきの影響を強くうける。また、入力信号の
電圧がＶTN≦ＶIN≦ＶDD＋ＶTP（ＶTNはＮＭＯＳトラン
ジスタのしきい電圧、ＶTPはＰＭＯＳトランジスタのし
きい電圧）で示される電圧の場合、ＰＭＯＳトランジス
タ１００とＮＭＯＳトランジスタ１０１の両方が遮断状
態にならないので、電源１からＰＭＯＳトランジスタ１
００とＮＭＯＳトランジスタ１０１とを経て電源２へ通
過する経路により電力を消費する。
【０００５】
【発明が解決しようとする課題】従来の入力回路は以上
のように構成されているので、入力信号の信号振幅が小
さい場合は、動作速度が遅くなったり、入力回路の消費
電力が大きくなったりするという問題点があった。
のように構成されているので、入力信号の信号振幅が小
さい場合は、動作速度が遅くなったり、入力回路の消費
電力が大きくなったりするという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、入力回路に入力される入力信号
の振幅が微小な場合にも高速で動作する回路を提供する
ことを目的とする。
ためになされたもので、入力回路に入力される入力信号
の振幅が微小な場合にも高速で動作する回路を提供する
ことを目的とする。
【０００７】また、入力信号の論理状態を判別する基準
電圧が外部より供給されている場合に、基準電圧の変動
が入力信号論理状態の判別に与える影響を小さくするこ
とを目的とする。
電圧が外部より供給されている場合に、基準電圧の変動
が入力信号論理状態の判別に与える影響を小さくするこ
とを目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係る入力回
路は、二値信号を入力し、入力された二値信号に応じて
第１の電位または該第１の電位よりも高い第２の電位を
出力する半導体集積回路装置の入力回路であって、二値
信号の入力信号が入力される入力端子と、外部から論理
状態を判別するための基準となる基準電圧が供給される
基準電圧入力端子と、前記入力端子及び前記基準電圧入
力端子にそれぞれ接続され、それぞれ前記入力信号と前
記基準電圧とを所定電圧シフトする電圧変換を行って出
力する電圧変換回路と、前記電圧変換回路から出力され
た信号をそれぞれ第１及び第２の差動入力端に入力し、
前記基準電圧に対する前記入力信号の差を増幅して出力
する１段以上縦続接続された差動増幅回路と、前記差動
増幅回路の出力端に入力端を接続され、前記差動増幅回
路の出力に応じて前記第１または第２の電位を出力端よ
り出力するＣＭＯＳインバータ回路と、前記ＣＭＯＳイ
ンバータ回路の前記出力端に接続された出力端子とを備
えて構成されいる。
路は、二値信号を入力し、入力された二値信号に応じて
第１の電位または該第１の電位よりも高い第２の電位を
出力する半導体集積回路装置の入力回路であって、二値
信号の入力信号が入力される入力端子と、外部から論理
状態を判別するための基準となる基準電圧が供給される
基準電圧入力端子と、前記入力端子及び前記基準電圧入
力端子にそれぞれ接続され、それぞれ前記入力信号と前
記基準電圧とを所定電圧シフトする電圧変換を行って出
力する電圧変換回路と、前記電圧変換回路から出力され
た信号をそれぞれ第１及び第２の差動入力端に入力し、
前記基準電圧に対する前記入力信号の差を増幅して出力
する１段以上縦続接続された差動増幅回路と、前記差動
増幅回路の出力端に入力端を接続され、前記差動増幅回
路の出力に応じて前記第１または第２の電位を出力端よ
り出力するＣＭＯＳインバータ回路と、前記ＣＭＯＳイ
ンバータ回路の前記出力端に接続された出力端子とを備
えて構成されいる。
【０００９】第２の発明に係る入力回路は、前記基準電
圧に対して前記入力信号が大きいときに前記第１または
第２の電位を前記インバータ回路が出力し、前記基準電
圧に対して前記入力信号が小さいときに前記第２または
第１の電位を前記ＣＭＯＳインバータ回路が出力するよ
うに調整された入力回路であり、前記差動増幅回路は、
自己の同相利得を差動利得で割った値が、前記基準電圧
の変動に対する前記入力信号の振幅の割合よりも小さく
なるような特性を有する差動増幅回路を含むように構成
されている。
圧に対して前記入力信号が大きいときに前記第１または
第２の電位を前記インバータ回路が出力し、前記基準電
圧に対して前記入力信号が小さいときに前記第２または
第１の電位を前記ＣＭＯＳインバータ回路が出力するよ
うに調整された入力回路であり、前記差動増幅回路は、
自己の同相利得を差動利得で割った値が、前記基準電圧
の変動に対する前記入力信号の振幅の割合よりも小さく
なるような特性を有する差動増幅回路を含むように構成
されている。
【００１０】第３の発明に係る入力回路は、二値信号を
入力し、入力された二値信号に応じて第１の電位または
該第１の電位よりも高い第２の電位を出力する半導体集
積回路装置の入力回路であって、二値信号の入力信号が
入力される入力端子と、外部から論理状態を判別するた
めの基準となる基準電圧が供給される基準電圧入力端子
と、前記入力端子及び前記基準電圧入力端子に第１及び
第２の差動入力端をそれぞれ接続され、前記基準電圧に
対する前記入力信号の差を増幅して出力する第１の差動
増幅回路と、前記第１の差動増幅回路に接続され、増幅
された前記基準電圧に対する前記入力信号の差をさらに
増幅して出力する１段以上縦続接続された第２の差動増
幅回路と、前記第２の差動増幅回路の出力端に接続さ
れ、前記第２の差動増幅回路の出力に応じて前記第１の
電位または第２の電位を出力端より出力するＣＭＯＳイ
ンバータ回路と、前記ＣＭＯＳインバータ回路の前記出
力端に接続された出力端子とを備えて構成されいる。
入力し、入力された二値信号に応じて第１の電位または
該第１の電位よりも高い第２の電位を出力する半導体集
積回路装置の入力回路であって、二値信号の入力信号が
入力される入力端子と、外部から論理状態を判別するた
めの基準となる基準電圧が供給される基準電圧入力端子
と、前記入力端子及び前記基準電圧入力端子に第１及び
第２の差動入力端をそれぞれ接続され、前記基準電圧に
対する前記入力信号の差を増幅して出力する第１の差動
増幅回路と、前記第１の差動増幅回路に接続され、増幅
された前記基準電圧に対する前記入力信号の差をさらに
増幅して出力する１段以上縦続接続された第２の差動増
幅回路と、前記第２の差動増幅回路の出力端に接続さ
れ、前記第２の差動増幅回路の出力に応じて前記第１の
電位または第２の電位を出力端より出力するＣＭＯＳイ
ンバータ回路と、前記ＣＭＯＳインバータ回路の前記出
力端に接続された出力端子とを備えて構成されいる。
【００１１】第４の発明に係る入力回路は、前記基準電
圧に対して前記入力信号が大きいときに前記第１または
第２の電位を前記ＣＭＯＳインバータ回路が出力し、前
記基準電圧に対して前記入力信号が小さいときに前記第
２または第１の電位を前記ＣＭＯＳインバータ回路が出
力するように調整された入力回路であり、前記第１及び
第２の差動増幅回路は、それぞれ前記第１及び第２の差
動増幅回路の同相利得の積をそれらの差動利得の積で割
った値が、前記基準電圧の変動に対する前記入力信号の
振幅の割合よりも小さくなるような特性を有する差動増
幅回路を含むように構成されている。
圧に対して前記入力信号が大きいときに前記第１または
第２の電位を前記ＣＭＯＳインバータ回路が出力し、前
記基準電圧に対して前記入力信号が小さいときに前記第
２または第１の電位を前記ＣＭＯＳインバータ回路が出
力するように調整された入力回路であり、前記第１及び
第２の差動増幅回路は、それぞれ前記第１及び第２の差
動増幅回路の同相利得の積をそれらの差動利得の積で割
った値が、前記基準電圧の変動に対する前記入力信号の
振幅の割合よりも小さくなるような特性を有する差動増
幅回路を含むように構成されている。
【００１２】第５の発明に係る入力回路は、前記第２の
差動増幅回路が、複数段接続されたＰＭＯＳカレントミ
ラー負荷のＣＭＯＳ差動増幅回路を含むように構成され
ている。
差動増幅回路が、複数段接続されたＰＭＯＳカレントミ
ラー負荷のＣＭＯＳ差動増幅回路を含むように構成され
ている。
【００１３】
【作用】第１の発明における電圧変換回路は、二値信号
の入力信号が第１の電位または第２の電位に近い小さい
値の場合でも、次段の差動増幅回路が入力信号及び基準
電圧に応じて動作することができるように、入力信号と
基準電圧とを所定電圧シフトする。そして、差動増幅回
路は所定電圧が付加された入力信号と基準電圧とを、第
１の差動入力端及び第２の差動入力端に入力し、基準電
圧に対する入力信号の差を増幅して出力する。ＣＭＯＳ
インバータ回路は、増幅して出力された基準電圧に対す
る入力信号の差が、自己の論理しきい電圧より大きいか
小さいかを比較して、大きいときには第１の電位を出力
し、小さいときには第２の電位を出力する。差動増幅回
路によって入力信号と基準電圧との差が増幅されるた
め、入力信号が第１の電位または第２の電位に近く、振
幅が小さい場合でも、ＣＭＯＳインバータ回路の入力段
においてＣＭＯＳインバータ回路の論理しきい電圧を中
心として振幅を大きくすることができ、ＣＭＯＳインバ
ータ回路における論理しきい電圧付近の消費電力が大き
く、駆動速度の遅い領域ばかりでなく、ＣＭＯＳインバ
ータ回路における消費電力が小さく、高速で動作する領
域を用いることができる。
の入力信号が第１の電位または第２の電位に近い小さい
値の場合でも、次段の差動増幅回路が入力信号及び基準
電圧に応じて動作することができるように、入力信号と
基準電圧とを所定電圧シフトする。そして、差動増幅回
路は所定電圧が付加された入力信号と基準電圧とを、第
１の差動入力端及び第２の差動入力端に入力し、基準電
圧に対する入力信号の差を増幅して出力する。ＣＭＯＳ
インバータ回路は、増幅して出力された基準電圧に対す
る入力信号の差が、自己の論理しきい電圧より大きいか
小さいかを比較して、大きいときには第１の電位を出力
し、小さいときには第２の電位を出力する。差動増幅回
路によって入力信号と基準電圧との差が増幅されるた
め、入力信号が第１の電位または第２の電位に近く、振
幅が小さい場合でも、ＣＭＯＳインバータ回路の入力段
においてＣＭＯＳインバータ回路の論理しきい電圧を中
心として振幅を大きくすることができ、ＣＭＯＳインバ
ータ回路における論理しきい電圧付近の消費電力が大き
く、駆動速度の遅い領域ばかりでなく、ＣＭＯＳインバ
ータ回路における消費電力が小さく、高速で動作する領
域を用いることができる。
【００１４】第２の発明における差動増幅回路は、入力
される基準電圧が、入力回路において基準電圧に対して
入力信号が大きいときに第１または第２の電位をＣＭＯ
Ｓインバータ回路が出力し、基準電圧に対して前記入力
信号が小さいときに第２または第１の電位をＣＭＯＳイ
ンバータ回路が出力するように調整された初期の基準電
圧から変動した場合、自己の同相利得を差動利得で割っ
た値が、前記基準電圧の変動に対する前記入力信号の振
幅の割合よりも小さくなるような特性により、基準電圧
の変動が入力信号に対する判別レベルを変動させるずれ
（オフセット電圧）を入力信号の振幅よりも小さくする
ことができる。
される基準電圧が、入力回路において基準電圧に対して
入力信号が大きいときに第１または第２の電位をＣＭＯ
Ｓインバータ回路が出力し、基準電圧に対して前記入力
信号が小さいときに第２または第１の電位をＣＭＯＳイ
ンバータ回路が出力するように調整された初期の基準電
圧から変動した場合、自己の同相利得を差動利得で割っ
た値が、前記基準電圧の変動に対する前記入力信号の振
幅の割合よりも小さくなるような特性により、基準電圧
の変動が入力信号に対する判別レベルを変動させるずれ
（オフセット電圧）を入力信号の振幅よりも小さくする
ことができる。
【００１５】第３の発明における第１の差動増幅回路は
入力される入力信号が第１の電位に近いときには例えば
ＮＭＯＳカレントミラー負荷の差動増幅回路で、入力信
号が第２の電位に近いときには例えばＰＭＯＳカレント
ミラー負荷の差動増幅回路で入力信号を受けることによ
り、何方の場合に対しても動作することが可能である。
また、第１の差動増幅回路及び第２の差動増幅回路は、
入力信号と基準電圧とを第１の差動入力端及び第２の差
動入力端に入力し、基準電圧に対する入力信号の差を増
幅して出力する。ＣＭＯＳインバータ回路は、増幅して
出力された基準電圧に対する入力信号の差が、自己の論
理しきい電圧より大きいか小さいかを比較して、大きい
ときには第１の電位を出力し、小さいときには第２の電
位を出力する。第１及び第２の差動増幅回路によって入
力信号と基準電圧との差が増幅されるため、入力信号が
第１の電位または第２の電位に近く、振幅が小さい場合
でも、ＣＭＯＳインバータ回路の入力段においてＣＭＯ
Ｓインバータ回路のしきい電圧を中心として振幅を大き
くすることができ、ＣＭＯＳインバータ回路におけるし
きい電圧付近の消費電力が大きく、駆動速度の遅い領域
ばかりでなく、ＣＭＯＳインバータ回路における消費電
力が小さく、高速で動作する領域を用いることができ
る。
入力される入力信号が第１の電位に近いときには例えば
ＮＭＯＳカレントミラー負荷の差動増幅回路で、入力信
号が第２の電位に近いときには例えばＰＭＯＳカレント
ミラー負荷の差動増幅回路で入力信号を受けることによ
り、何方の場合に対しても動作することが可能である。
また、第１の差動増幅回路及び第２の差動増幅回路は、
入力信号と基準電圧とを第１の差動入力端及び第２の差
動入力端に入力し、基準電圧に対する入力信号の差を増
幅して出力する。ＣＭＯＳインバータ回路は、増幅して
出力された基準電圧に対する入力信号の差が、自己の論
理しきい電圧より大きいか小さいかを比較して、大きい
ときには第１の電位を出力し、小さいときには第２の電
位を出力する。第１及び第２の差動増幅回路によって入
力信号と基準電圧との差が増幅されるため、入力信号が
第１の電位または第２の電位に近く、振幅が小さい場合
でも、ＣＭＯＳインバータ回路の入力段においてＣＭＯ
Ｓインバータ回路のしきい電圧を中心として振幅を大き
くすることができ、ＣＭＯＳインバータ回路におけるし
きい電圧付近の消費電力が大きく、駆動速度の遅い領域
ばかりでなく、ＣＭＯＳインバータ回路における消費電
力が小さく、高速で動作する領域を用いることができ
る。
【００１６】第４の発明における第１及び第２の差動増
幅回路は、入力される基準電圧が、入力回路において基
準電圧に対して入力信号が大きいときに第１または第２
の電位をＣＭＯＳインバータ回路が出力し、基準電圧に
対して前記入力信号が小さいときに第２または第１の電
位をＣＭＯＳインバータ回路が出力するように調整され
た初期の基準電圧から変動した場合、第１及び第２の差
動増幅回路の同相利得の積をそれらの差動利得の積で割
った値が、前記基準電圧の変動対する前記入力信号の振
幅の割合よりも小さくなるような特性により、基準電圧
の変動が入力信号に対する判別レベルを変動させるずれ
（オフセット電圧）を入力信号の振幅よりも小さくする
ことができる。第５の発明における第２の差動増幅回路
は、第１の差動増幅回路の出力をさらに複数段接続され
たＰＭＯＳカレントミラー負荷のＣＭＯＳ差動増幅回路
で増幅して出力するので、入力信号が第１の電位または
第２の電位に近く、振幅が小さい場合でも、ＣＭＯＳイ
ンバータ回路の入力段においてＣＭＯＳインバータ回路
のしきい電圧を中心として振幅を大きくすることがで
き、ＣＭＯＳインバータ回路におけるしきい電圧付近の
消費電力が大きく、駆動速度の遅い領域ばかりでなく、
ＣＭＯＳインバータ回路における消費電力が小さく、高
速で動作する領域を用いることができ、その作用をさら
に大きくすることができる。
幅回路は、入力される基準電圧が、入力回路において基
準電圧に対して入力信号が大きいときに第１または第２
の電位をＣＭＯＳインバータ回路が出力し、基準電圧に
対して前記入力信号が小さいときに第２または第１の電
位をＣＭＯＳインバータ回路が出力するように調整され
た初期の基準電圧から変動した場合、第１及び第２の差
動増幅回路の同相利得の積をそれらの差動利得の積で割
った値が、前記基準電圧の変動対する前記入力信号の振
幅の割合よりも小さくなるような特性により、基準電圧
の変動が入力信号に対する判別レベルを変動させるずれ
（オフセット電圧）を入力信号の振幅よりも小さくする
ことができる。第５の発明における第２の差動増幅回路
は、第１の差動増幅回路の出力をさらに複数段接続され
たＰＭＯＳカレントミラー負荷のＣＭＯＳ差動増幅回路
で増幅して出力するので、入力信号が第１の電位または
第２の電位に近く、振幅が小さい場合でも、ＣＭＯＳイ
ンバータ回路の入力段においてＣＭＯＳインバータ回路
のしきい電圧を中心として振幅を大きくすることがで
き、ＣＭＯＳインバータ回路におけるしきい電圧付近の
消費電力が大きく、駆動速度の遅い領域ばかりでなく、
ＣＭＯＳインバータ回路における消費電力が小さく、高
速で動作する領域を用いることができ、その作用をさら
に大きくすることができる。
【００１７】
【実施例】以下この発明の第１実施例を図について説明
する。図１はこの発明の第１実施例による入力回路の回
路図である。図１において、１４，１５，１９，２０，
２１，２４，２６，２７はＮＭＯＳトランジスタ、７，
８，９，１０，１１，１２，１３，１６，１７，１８，
２２，２３，２５はＰＭＯＳトランジスタ、１は電源電
位ＶDDを供給する電源、２は接地電位ＶSSを供給する電
源、３は入力回路の入力信号の入力信号端子、４は外部
から基準電圧が印加される入力回路の基準電圧入力端
子、５は入力回路の出力端子、６は入力回路の制御信号
を入力する制御信号入力端子である。
する。図１はこの発明の第１実施例による入力回路の回
路図である。図１において、１４，１５，１９，２０，
２１，２４，２６，２７はＮＭＯＳトランジスタ、７，
８，９，１０，１１，１２，１３，１６，１７，１８，
２２，２３，２５はＰＭＯＳトランジスタ、１は電源電
位ＶDDを供給する電源、２は接地電位ＶSSを供給する電
源、３は入力回路の入力信号の入力信号端子、４は外部
から基準電圧が印加される入力回路の基準電圧入力端
子、５は入力回路の出力端子、６は入力回路の制御信号
を入力する制御信号入力端子である。
【００１８】電源１，２の間に直列に接続されたＰＭＯ
Ｓトランジスタ７，９及び８，１０は、それぞれソース
接地のレベルシフト回路ＬＳ１を構成する。そして、Ｐ
ＭＯＳトランジスタ９のゲート電極に入力信号端子３が
接続さ、ＰＭＯＳトランジスタ１０のゲート電極に基準
電圧入力端子４が接続されている。ＰＭＯＳトランジス
タ１１，１２，１３及びＮＭＯＳトランジスタ１４，１
５は、ＮＭＯＳカレントミラー負荷の第１の差動増幅回
路Ｄif１を構成している。レベルシフト回路ＬＳ１の出
力端であるＰＭＯＳトランジスタ９のドレイン電極と差
動増幅回路Ｄif１の差動入力端であるＰＭＯＳトランジ
スタ１２のゲート電極が信号線ａによって接続されてい
る。同様に、レベルシフト回路ＬＳ１のもう一つの出力
端であるＰＭＯＳトランジスタ１０のドレイン電極と差
動増幅回路Ｄif１のもう一つの差動入力端であるＰＭＯ
Ｓトランジスタ１３のゲート電極が信号線ｂによって接
続されている。
Ｓトランジスタ７，９及び８，１０は、それぞれソース
接地のレベルシフト回路ＬＳ１を構成する。そして、Ｐ
ＭＯＳトランジスタ９のゲート電極に入力信号端子３が
接続さ、ＰＭＯＳトランジスタ１０のゲート電極に基準
電圧入力端子４が接続されている。ＰＭＯＳトランジス
タ１１，１２，１３及びＮＭＯＳトランジスタ１４，１
５は、ＮＭＯＳカレントミラー負荷の第１の差動増幅回
路Ｄif１を構成している。レベルシフト回路ＬＳ１の出
力端であるＰＭＯＳトランジスタ９のドレイン電極と差
動増幅回路Ｄif１の差動入力端であるＰＭＯＳトランジ
スタ１２のゲート電極が信号線ａによって接続されてい
る。同様に、レベルシフト回路ＬＳ１のもう一つの出力
端であるＰＭＯＳトランジスタ１０のドレイン電極と差
動増幅回路Ｄif１のもう一つの差動入力端であるＰＭＯ
Ｓトランジスタ１３のゲート電極が信号線ｂによって接
続されている。
【００１９】ＰＭＯＳトランジスタ１６，１７，１８及
びＮＭＯＳトランジスタ１９，２０は、ＮＭＯＳカレン
トミラー負荷の第２の差動増幅回路Ｄif２を構成してい
る。第１の差動増幅回路Ｄif１の出力端であるＮＭＯＳ
トランジスタ１４のドレイン電極と差動増幅回路Ｄif２
の差動入力端であるＰＭＯＳトランジスタ１２のゲート
電極が信号線ｃによって接続されている。同様に、第１
の差動増幅回路Ｄif１のもう一つの出力端であるＰＭＯ
Ｓトランジスタ１５のドレイン電極と第２の差動増幅回
路Ｄif２のもう一つの差動入力端であるＰＭＯＳトラン
ジスタ１８のゲート電極が信号線ｄによって接続されて
いる。ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトラ
ンジスタ２４はＣＭＯＳインバータ回路Ｉｎ１を構成し
ている。ＣＭＯＳインバータ回路Ｉｎ１の入力端である
ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジス
タ２４のゲート電極に第２の差動増幅回路Ｄif２の出力
端であるＮＭＯＳトランジスタ１９のドレイン電極が信
号線ｅによって接続されている。ＣＭＯＳインバータ回
路Ｉｎ１の出力端であるＰＭＯＳトランジスタ２３とＮ
ＭＯＳトランジスタ２４のドレイン電極が出力端子５に
接続されている。ＮＭＯＳトランジスタ２６，２７とＰ
ＭＯＳトランジスタ２５はＰＭＯＳトランジスタ７，８
のゲート電極に印加するバイアス電圧を発生するバイア
ス電圧発生回路Ｂａ１を構成している。
びＮＭＯＳトランジスタ１９，２０は、ＮＭＯＳカレン
トミラー負荷の第２の差動増幅回路Ｄif２を構成してい
る。第１の差動増幅回路Ｄif１の出力端であるＮＭＯＳ
トランジスタ１４のドレイン電極と差動増幅回路Ｄif２
の差動入力端であるＰＭＯＳトランジスタ１２のゲート
電極が信号線ｃによって接続されている。同様に、第１
の差動増幅回路Ｄif１のもう一つの出力端であるＰＭＯ
Ｓトランジスタ１５のドレイン電極と第２の差動増幅回
路Ｄif２のもう一つの差動入力端であるＰＭＯＳトラン
ジスタ１８のゲート電極が信号線ｄによって接続されて
いる。ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトラ
ンジスタ２４はＣＭＯＳインバータ回路Ｉｎ１を構成し
ている。ＣＭＯＳインバータ回路Ｉｎ１の入力端である
ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジス
タ２４のゲート電極に第２の差動増幅回路Ｄif２の出力
端であるＮＭＯＳトランジスタ１９のドレイン電極が信
号線ｅによって接続されている。ＣＭＯＳインバータ回
路Ｉｎ１の出力端であるＰＭＯＳトランジスタ２３とＮ
ＭＯＳトランジスタ２４のドレイン電極が出力端子５に
接続されている。ＮＭＯＳトランジスタ２６，２７とＰ
ＭＯＳトランジスタ２５はＰＭＯＳトランジスタ７，８
のゲート電極に印加するバイアス電圧を発生するバイア
ス電圧発生回路Ｂａ１を構成している。
【００２０】次に、動作について説明する。入力回路の
制御信号入力端子６が接地電位Ｖssのとき、ゲート電極
が制御信号入力端子６に接続されているＰＭＯＳトラン
ジスタ１１，１６，２５は常時オン状態にある。またこ
のとき、ゲート電極が制御信号入力端子６に接続されて
いるＮＭＯＳトランジスタ２１は常時オフ状態にある。
この状態のとき、レベルシフト回路ＬＳ１、バイアス電
圧発生回路Ｂａ１及び第１及び第２の差動増幅回路Ｄif
１，Ｄif２は動作状態にある。
制御信号入力端子６が接地電位Ｖssのとき、ゲート電極
が制御信号入力端子６に接続されているＰＭＯＳトラン
ジスタ１１，１６，２５は常時オン状態にある。またこ
のとき、ゲート電極が制御信号入力端子６に接続されて
いるＮＭＯＳトランジスタ２１は常時オフ状態にある。
この状態のとき、レベルシフト回路ＬＳ１、バイアス電
圧発生回路Ｂａ１及び第１及び第２の差動増幅回路Ｄif
１，Ｄif２は動作状態にある。
【００２１】ここで、入力回路の入力信号端子３に入力
信号ＶINを、基準電圧入力端子４に基準電圧ＶREF を印
加する。入力信号ＶINと基準電圧ＶREF は、それぞれＰ
ＭＯＳトランジスタ７，９及び８，１０による、ソース
接地のレベルシフト回路ＬＳ１で、それぞれの電位より
高い電位にシフトされ、信号線ａ，ｂを通して出力され
る。図１中の信号線ａ，ｂの電位をＶa 、Ｖb とすると
き、ソース接地のレベルシフト回路ＬＳ１の出力電圧は
次式で与えられる。
信号ＶINを、基準電圧入力端子４に基準電圧ＶREF を印
加する。入力信号ＶINと基準電圧ＶREF は、それぞれＰ
ＭＯＳトランジスタ７，９及び８，１０による、ソース
接地のレベルシフト回路ＬＳ１で、それぞれの電位より
高い電位にシフトされ、信号線ａ，ｂを通して出力され
る。図１中の信号線ａ，ｂの電位をＶa 、Ｖb とすると
き、ソース接地のレベルシフト回路ＬＳ１の出力電圧は
次式で与えられる。
【００２２】
【数１】
【００２３】
【数２】
【００２４】Ｖa 、Ｖb で示される、ソース接地のレベ
ルシフト回路ＬＳ１の出力は、信号線ａ，ｂを通して第
一段目の差動増幅回路である第１の差動増幅回路Ｄif１
のＰＭＯＳトランジスタ１２，１３のゲート電極に印加
される。そして、第１の差動増幅回路Ｄif１で増幅さ
れ、ＮＭＯＳトランジスタ１４，１５のドレイン電極か
ら信号線ｃ，ｄを通して出力される第１の差動増幅回路
Ｄif１の出力電圧Ｖc 、Ｖd は次式で与えられる。
ルシフト回路ＬＳ１の出力は、信号線ａ，ｂを通して第
一段目の差動増幅回路である第１の差動増幅回路Ｄif１
のＰＭＯＳトランジスタ１２，１３のゲート電極に印加
される。そして、第１の差動増幅回路Ｄif１で増幅さ
れ、ＮＭＯＳトランジスタ１４，１５のドレイン電極か
ら信号線ｃ，ｄを通して出力される第１の差動増幅回路
Ｄif１の出力電圧Ｖc 、Ｖd は次式で与えられる。
【００２５】
【数３】
【００２６】
【数４】
【００２７】但し、ここで、Ａd1は第１の差動増幅回路
Ｄif１の差動利得、Ａc1は第１の差動増幅回路Ｄif１の
同相利得である。
Ｄif１の差動利得、Ａc1は第１の差動増幅回路Ｄif１の
同相利得である。
【００２８】この第１の差動増幅回路Ｄif１の出力電圧
Ｖc 、Ｖd は信号線ｃ，ｄを通して第二段目の差動増幅
回路である第２の差動増幅回路Ｄif２のＰＭＯＳトラン
ジスタ１７，１８のゲート電極に印加される。第２の差
動増幅回路Ｄif２のＮＭＯＳトランジスタ１９，２０の
ドレイン電極から図１中の信号線ｅを通して出力される
第２の差動増幅回路Ｄif２の出力電圧Ｖe は次式で与え
られる。
Ｖc 、Ｖd は信号線ｃ，ｄを通して第二段目の差動増幅
回路である第２の差動増幅回路Ｄif２のＰＭＯＳトラン
ジスタ１７，１８のゲート電極に印加される。第２の差
動増幅回路Ｄif２のＮＭＯＳトランジスタ１９，２０の
ドレイン電極から図１中の信号線ｅを通して出力される
第２の差動増幅回路Ｄif２の出力電圧Ｖe は次式で与え
られる。
【００２９】
【数５】
【００３０】但し、ここで、Ａd2は第２の差動増幅回路
Ｄif２の差動利得、Ａc2は第２の差動増幅回路Ｄif２の
同相利得である。
Ｄif２の差動利得、Ａc2は第２の差動増幅回路Ｄif２の
同相利得である。
【００３１】したがって、数１及び数２を用いて第２の
差動増幅回路Ｄif２の出力電圧Ｖeは次式のように変形
される。
差動増幅回路Ｄif２の出力電圧Ｖeは次式のように変形
される。
【００３２】
【数６】
【００３３】この第２の差動増幅回路Ｄif２の出力電圧
Ｖe は、ＣＭＯＳインバータ回路Ｉｎ１の入力端である
ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジス
タ２４のゲート電極に印加される。ＣＭＯＳインバータ
回路Ｉｎ１の出力はＰＭＯＳトランジスタ２３とＮＭＯ
Ｓトランジスタ２４のドレイン電極から入力回路の出力
端子５を通して出力される。ここで、ＣＭＯＳインバー
タ回路Ｉｎ１に入力される電圧Ｖe がＣＭＯＳインバー
タ回路Ｉｎ１の論理しきい電圧ＶT よりも小さいときに
は、ＰＭＯＳトランジスタ２２，２３を通して出力端子
５から電源電位ＶDDが出力され、入力される電圧Ｖe が
ＣＭＯＳインバータ回路Ｉｎ１の論理しきい電圧ＶT よ
りも大きいときには、ＮＭＯＳトランジスタ２４を通し
て出力端子５から接地電位ＶSSが出力される。そしてそ
の様子は、ＣＭＯＳインバータ回路Ｉｎ１の出力をＶo
とすると次式のように示される。
Ｖe は、ＣＭＯＳインバータ回路Ｉｎ１の入力端である
ＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジス
タ２４のゲート電極に印加される。ＣＭＯＳインバータ
回路Ｉｎ１の出力はＰＭＯＳトランジスタ２３とＮＭＯ
Ｓトランジスタ２４のドレイン電極から入力回路の出力
端子５を通して出力される。ここで、ＣＭＯＳインバー
タ回路Ｉｎ１に入力される電圧Ｖe がＣＭＯＳインバー
タ回路Ｉｎ１の論理しきい電圧ＶT よりも小さいときに
は、ＰＭＯＳトランジスタ２２，２３を通して出力端子
５から電源電位ＶDDが出力され、入力される電圧Ｖe が
ＣＭＯＳインバータ回路Ｉｎ１の論理しきい電圧ＶT よ
りも大きいときには、ＮＭＯＳトランジスタ２４を通し
て出力端子５から接地電位ＶSSが出力される。そしてそ
の様子は、ＣＭＯＳインバータ回路Ｉｎ１の出力をＶo
とすると次式のように示される。
【００３４】
【数７】
【００３５】この入力回路の入力端子３にＶIN1 ＝ＶRE
F ＋ＶX 、ＶIN2 ＝ＶREF −ＶX で示される入力信号Ｖ
IN1 ，ＶIN2 を印加する。
F ＋ＶX 、ＶIN2 ＝ＶREF −ＶX で示される入力信号Ｖ
IN1 ，ＶIN2 を印加する。
【００３６】まず、入力信号ＶIN1 が印加された場合に
は、第２の差動増幅回路Ｄif２の出力電圧Ｖe1は数８の
ようになる。
は、第２の差動増幅回路Ｄif２の出力電圧Ｖe1は数８の
ようになる。
【００３７】
【数８】
【００３８】また、入力信号ＶIN2 が印加された場合に
は、第２の差動増幅回路Ｄif２の出力電圧Ｖe2は数９の
ようになる。
は、第２の差動増幅回路Ｄif２の出力電圧Ｖe2は数９の
ようになる。
【００３９】
【数９】
【００４０】数８，数９で示される電圧Ｖe1，Ｖe2が、
信号線ｅを通してＣＭＯＳインバータ回路Ｉｎ１のＰＭ
ＯＳトランジスタ２２，２３とＮＭＯＳトランジスタ２
４のゲート電極に印加される。この入力回路が二値信号
入力回路として、正しく動作するためには、次式の条件
が成立することが必要である。
信号線ｅを通してＣＭＯＳインバータ回路Ｉｎ１のＰＭ
ＯＳトランジスタ２２，２３とＮＭＯＳトランジスタ２
４のゲート電極に印加される。この入力回路が二値信号
入力回路として、正しく動作するためには、次式の条件
が成立することが必要である。
【００４１】
【数１０】
【００４２】すなわち、数８及び数９を数１０に代入す
れば次式の条件が必要であることが分かる。
れば次式の条件が必要であることが分かる。
【００４３】
【数１１】
【００４４】数１１の左辺第２項の（ＶX ×Ａd1×Ａd
2）2 が０以上であるので数１１の左辺第１項が最小に
なる場合がこの回路が最良の動作条件になる。数１１の
左辺第１項が最小になるのは、次式の場合である。
2）2 が０以上であるので数１１の左辺第１項が最小に
なる場合がこの回路が最良の動作条件になる。数１１の
左辺第１項が最小になるのは、次式の場合である。
【００４５】
【数１２】
【００４６】ところでＶs は入力信号ＶIN及び基準電圧
ＶREF を受けるＰＭＯＳトランジスタ７，９及び８，１
０より成るソースフォロア回路の入力電圧と出力電圧の
差であるので定数である。いま基準電圧ＶREF が変動し
た場合にも数１０が基準電圧ＶREF の広い範囲で成立す
るためには、第１及び第２の差動増幅回路Ｄif１，Ｄif
２の同相利得の積Ａc1×Ａc2が小さいことが必要であ
る。また小さい入力振幅ＶX に対して数１０が成立する
ためには、第１及び第２の差動増幅回路Ｄif１，Ｄif２
の差動利得の積Ａd1×Ａd2が大きいことが必要である。
このことについて、例を挙げて説明する。いま、入力信
号ＶINが基準電圧ＶREF0よりも大きいときには出力端子
５から接地電位ＶSSが出力され、入力信号ＶINが基準電
圧ＶREF0よりも小さいときには出力端子５から電源電位
ＶDDが出力されるような基準電圧ＶREF0が設定されてい
るとする。このとき次式で与える関係が基準電圧ＶREF0
とＣＭＯＳインバータ回路Ｉｎ１の論理しきい電圧ＶT
との間で成り立っている。
ＶREF を受けるＰＭＯＳトランジスタ７，９及び８，１
０より成るソースフォロア回路の入力電圧と出力電圧の
差であるので定数である。いま基準電圧ＶREF が変動し
た場合にも数１０が基準電圧ＶREF の広い範囲で成立す
るためには、第１及び第２の差動増幅回路Ｄif１，Ｄif
２の同相利得の積Ａc1×Ａc2が小さいことが必要であ
る。また小さい入力振幅ＶX に対して数１０が成立する
ためには、第１及び第２の差動増幅回路Ｄif１，Ｄif２
の差動利得の積Ａd1×Ａd2が大きいことが必要である。
このことについて、例を挙げて説明する。いま、入力信
号ＶINが基準電圧ＶREF0よりも大きいときには出力端子
５から接地電位ＶSSが出力され、入力信号ＶINが基準電
圧ＶREF0よりも小さいときには出力端子５から電源電位
ＶDDが出力されるような基準電圧ＶREF0が設定されてい
るとする。このとき次式で与える関係が基準電圧ＶREF0
とＣＭＯＳインバータ回路Ｉｎ１の論理しきい電圧ＶT
との間で成り立っている。
【００４７】
【数１３】
【００４８】この時、基準電圧が何らかの要因で少し変
動した場合を考える。この変動した値をδＶREF とする
と、基準電圧入力端子４に印加されている実際の基準電
圧ＶREF は次式のようになる。
動した場合を考える。この変動した値をδＶREF とする
と、基準電圧入力端子４に印加されている実際の基準電
圧ＶREF は次式のようになる。
【００４９】
【数１４】
【００５０】数１３，数１４で与えられる論理しきい電
圧ＶT と基準電圧ＶREF とを数１１に入れて整理すると
次式の様になる。
圧ＶT と基準電圧ＶREF とを数１１に入れて整理すると
次式の様になる。
【００５１】
【数１５】
【００５２】即ち、数１５から分かるように基準電圧の
変動が数１５の関係を満たすδＶREF の範囲であれば、
多少入力電圧ＶREF が変動しても入力回路は正常に動作
することができる。
変動が数１５の関係を満たすδＶREF の範囲であれば、
多少入力電圧ＶREF が変動しても入力回路は正常に動作
することができる。
【００５３】また、図１の入力回路ではβN ≦βP （β
N はＮＭＯＳトランジスタ１４，１５，１９，２０の相
互コンダクタンス、βP はＰＭＯＳトランジスタ１２，
１３，１７，１８の相互コンダクタンス）であるときＡ
c1≦１かつＡc2≦１で１≦Ａd1かつ１≦Ａd2であるの
で、必ず数１２に示された要件を満足する。このように
すると、入力端子４に印加される基準電圧ＶREF が変動
しても入力電圧換算のオフセット電圧の小さい入力回路
を得ることができる。
N はＮＭＯＳトランジスタ１４，１５，１９，２０の相
互コンダクタンス、βP はＰＭＯＳトランジスタ１２，
１３，１７，１８の相互コンダクタンス）であるときＡ
c1≦１かつＡc2≦１で１≦Ａd1かつ１≦Ａd2であるの
で、必ず数１２に示された要件を満足する。このように
すると、入力端子４に印加される基準電圧ＶREF が変動
しても入力電圧換算のオフセット電圧の小さい入力回路
を得ることができる。
【００５４】なお、第１実施例では、入力信号ＶIN及び
基準電圧ＶREF が接地電位ＶSSに近い場合に対応するよ
うに、電圧変換回路としてＰＭＯＳソースフォロア回路
を用いたレベルシフト回路ＬＳ１で入力信号ＶIN及び基
準電圧ＶREF を受けて電圧変換を行った。しかし、入力
信号ＶIN及び基準電圧ＶREF が電源電位ＶDDに近い場合
には、図２に示すように電圧変換回路としてＮＭＯＳソ
ースフォロア回路を用いたレベルシフト回路ＬＳ２で入
力信号ＶIN及び基準電圧ＶREF を受けて電圧変換を行う
ほうが適している。入力信号ＶINは電源１にドレイン電
極を接続したＮＭＯＳトランジスタ３０のゲート電極に
入力し、ＮＭＯＳトランジスタ３０のソース電極から信
号線ａを通して出力する。基準電圧ＶREF は電源１にド
レイン電極を接続したＮＭＯＳトランジスタ３２のゲー
ト電極に入力し、ＮＭＯＳトランジスタ３２のソース電
極から信号線ｂを通して出力する。ＮＭＯＳトランジス
タ３１，３３のゲート電極に与えるバイアス電圧はバイ
アス電圧発生回路Ｂａ２で発生する。バイアス電圧発生
回路Ｂａ２を制御するための制御信号は制御信号入力端
子６からＰＭＯＳトランジスタ３７，ＮＭＯＳトランジ
スタ３８より成るインバータ回路で反転してＰＭＯＳト
ランジスタ３４のゲート電極に与えている。
基準電圧ＶREF が接地電位ＶSSに近い場合に対応するよ
うに、電圧変換回路としてＰＭＯＳソースフォロア回路
を用いたレベルシフト回路ＬＳ１で入力信号ＶIN及び基
準電圧ＶREF を受けて電圧変換を行った。しかし、入力
信号ＶIN及び基準電圧ＶREF が電源電位ＶDDに近い場合
には、図２に示すように電圧変換回路としてＮＭＯＳソ
ースフォロア回路を用いたレベルシフト回路ＬＳ２で入
力信号ＶIN及び基準電圧ＶREF を受けて電圧変換を行う
ほうが適している。入力信号ＶINは電源１にドレイン電
極を接続したＮＭＯＳトランジスタ３０のゲート電極に
入力し、ＮＭＯＳトランジスタ３０のソース電極から信
号線ａを通して出力する。基準電圧ＶREF は電源１にド
レイン電極を接続したＮＭＯＳトランジスタ３２のゲー
ト電極に入力し、ＮＭＯＳトランジスタ３２のソース電
極から信号線ｂを通して出力する。ＮＭＯＳトランジス
タ３１，３３のゲート電極に与えるバイアス電圧はバイ
アス電圧発生回路Ｂａ２で発生する。バイアス電圧発生
回路Ｂａ２を制御するための制御信号は制御信号入力端
子６からＰＭＯＳトランジスタ３７，ＮＭＯＳトランジ
スタ３８より成るインバータ回路で反転してＰＭＯＳト
ランジスタ３４のゲート電極に与えている。
【００５５】また、第１実施例においては、２段に接続
した差動増幅回路に、ＮＭＯＳカレントミラー負荷の第
１及び第２の差動増幅回路Ｄif１，Ｄif２を用いたが、
ＰＭＯＳカレントミラー負荷の差動増幅回路を用いても
よい。例えば、図１に示した第１の差動増幅回路Ｄif１
に代えて図３に示すような差動増幅回路Ｄif１ａを用い
る。差動増幅回路Ｄif１ａは、ＰＭＯＳトランジスタ４
１，４２でカレントミラー負荷を構成し、信号線ａ，ｂ
から入力された図１のレベルシフト回路ＬＳ１の出力信
号をＮＭＯＳトランジスタ４３，４４のゲート電極で受
け、ＰＭＯＳトランジスタ４１，４２のドレイン電極に
接続された信号線ｃ，ｄから出力する。さらに、第２の
差動増幅回路Ｄif２についても同様のことが行える。
した差動増幅回路に、ＮＭＯＳカレントミラー負荷の第
１及び第２の差動増幅回路Ｄif１，Ｄif２を用いたが、
ＰＭＯＳカレントミラー負荷の差動増幅回路を用いても
よい。例えば、図１に示した第１の差動増幅回路Ｄif１
に代えて図３に示すような差動増幅回路Ｄif１ａを用い
る。差動増幅回路Ｄif１ａは、ＰＭＯＳトランジスタ４
１，４２でカレントミラー負荷を構成し、信号線ａ，ｂ
から入力された図１のレベルシフト回路ＬＳ１の出力信
号をＮＭＯＳトランジスタ４３，４４のゲート電極で受
け、ＰＭＯＳトランジスタ４１，４２のドレイン電極に
接続された信号線ｃ，ｄから出力する。さらに、第２の
差動増幅回路Ｄif２についても同様のことが行える。
【００５６】また、第１実施例として図１には、差動増
幅回路を２段接続した場合を示したが、接続する差動増
幅回路の段数はさらに多くても良く、また１段であって
もよい。段数を多くすることにより、例えば図１におけ
る第１及び第２の差動増幅回路Ｄif１，Ｄif２の同相利
得の積Ａc1×Ａc2を小さくし、第１及び第２の差動増幅
回路Ｄif１，Ｄif２の差動利得の積Ａd1×Ａd2を大きく
するには有利であるが、入力回路の消費電力や特性等の
仕様に則して決定すればよい。
幅回路を２段接続した場合を示したが、接続する差動増
幅回路の段数はさらに多くても良く、また１段であって
もよい。段数を多くすることにより、例えば図１におけ
る第１及び第２の差動増幅回路Ｄif１，Ｄif２の同相利
得の積Ａc1×Ａc2を小さくし、第１及び第２の差動増幅
回路Ｄif１，Ｄif２の差動利得の積Ａd1×Ａd2を大きく
するには有利であるが、入力回路の消費電力や特性等の
仕様に則して決定すればよい。
【００５７】また、図１において、制御入力端子６に電
源電位ＶDDが与えられると、ＰＭＯＳトランジスタ７，
８がオフしてレベルシフト回路ＬＳ１が不能状態とな
り、ＰＭＯＳトランジスタ２５がオフしてバイアス電圧
発生回路Ｂａ１が不能状態となり、ＰＭＯＳトランジス
タ１１，１６がオフして第１及び第２の差動増幅回路Ｄ
if１，Ｄif２が不能状態となる。この状態で電源１，２
の間でのショート等の検査を行うようにしている。しか
し、ＣＭＯＳインバータ回路Ｉｎ１の入力が不定の状態
となり、入力回路が不安定な状態となる。それを防止す
るために、ＮＭＯＳトランジスタ２１を設けてＣＭＯＳ
インバータ回路Ｉｎ１の入力信号を接地電位ＶSSに固定
している。
源電位ＶDDが与えられると、ＰＭＯＳトランジスタ７，
８がオフしてレベルシフト回路ＬＳ１が不能状態とな
り、ＰＭＯＳトランジスタ２５がオフしてバイアス電圧
発生回路Ｂａ１が不能状態となり、ＰＭＯＳトランジス
タ１１，１６がオフして第１及び第２の差動増幅回路Ｄ
if１，Ｄif２が不能状態となる。この状態で電源１，２
の間でのショート等の検査を行うようにしている。しか
し、ＣＭＯＳインバータ回路Ｉｎ１の入力が不定の状態
となり、入力回路が不安定な状態となる。それを防止す
るために、ＮＭＯＳトランジスタ２１を設けてＣＭＯＳ
インバータ回路Ｉｎ１の入力信号を接地電位ＶSSに固定
している。
【００５８】次に、この発明の第２実施例を図について
説明する。図４はこの発明の第２実施例による入力回路
の構成を示す回路図である。図４において、４８，４
９，５１，５２，５４，５５，５７，５８，６１はＰＭ
ＯＳトランジスタ、５０，５３，５６，５９，６０，６
２はＮＭＯＳトランジスタ、その他図１と同一符号は図
１と同一または相当する部分を示す。
説明する。図４はこの発明の第２実施例による入力回路
の構成を示す回路図である。図４において、４８，４
９，５１，５２，５４，５５，５７，５８，６１はＰＭ
ＯＳトランジスタ、５０，５３，５６，５９，６０，６
２はＮＭＯＳトランジスタ、その他図１と同一符号は図
１と同一または相当する部分を示す。
【００５９】電源１，２の間に直列に接続されたＰＭＯ
Ｓトランジスタ４８，４９及びＮＭＯＳトランジスタ５
０と、電源１，２の間に直列に接続されたＰＭＯＳトラ
ンジスタ５１，５２及びＮＭＯＳトランジスタ５３とは
ＮＭＯＳカレントミラー負荷のＣＭＯＳ差動増幅回路で
ある第１の差動増幅回路Ｄif３を構成する。そして、Ｐ
ＭＯＳトランジスタ４９のゲート電極に入力信号端子３
が接続され、ＰＭＯＳトランジスタ５２のゲート電極に
基準電圧入力端子４が接続されている。この第１の差動
増幅回路Ｄif３のＮＭＯＳトランジスタ５０のドレイン
電極から信号線ｆを通して一つの出力信号が出力され、
第１の差動増幅回路Ｄif３のＮＭＯＳトランジスタ５３
のドレイン電極から信号線ｇを通してもう一つの出力信
号が出力される。
Ｓトランジスタ４８，４９及びＮＭＯＳトランジスタ５
０と、電源１，２の間に直列に接続されたＰＭＯＳトラ
ンジスタ５１，５２及びＮＭＯＳトランジスタ５３とは
ＮＭＯＳカレントミラー負荷のＣＭＯＳ差動増幅回路で
ある第１の差動増幅回路Ｄif３を構成する。そして、Ｐ
ＭＯＳトランジスタ４９のゲート電極に入力信号端子３
が接続され、ＰＭＯＳトランジスタ５２のゲート電極に
基準電圧入力端子４が接続されている。この第１の差動
増幅回路Ｄif３のＮＭＯＳトランジスタ５０のドレイン
電極から信号線ｆを通して一つの出力信号が出力され、
第１の差動増幅回路Ｄif３のＮＭＯＳトランジスタ５３
のドレイン電極から信号線ｇを通してもう一つの出力信
号が出力される。
【００６０】ＰＭＯＳトランジスタ５４，５５，５７，
５８及びＮＭＯＳトランジスタ５６，５９は、ＰＭＯＳ
カレントミラー負荷の第２の差動増幅回路Ｄif４を構成
している。第１の差動増幅回路Ｄif３の出力端であるＮ
ＭＯＳトランジスタ５０のドレイン電極と第２の差動増
幅回路Ｄif４の差動入力端であるＮＭＯＳトランジスタ
５６のゲート電極が信号線ｆによって接続されている。
同様に、第１の差動増幅回路Ｄif３のもう一つの出力端
であるＮＭＯＳトランジスタ５３のドレイン電極と第２
の差動増幅回路Ｄif４のもう一つの差動入力端であるＮ
ＭＯＳトランジスタ５９のゲート電極が信号線ｇによっ
て接続されている。ＰＭＯＳトランジスタ６１とＮＭＯ
Ｓトランジスタ６２はＣＭＯＳインバータ回路Ｉｎ２を
構成している。ＣＭＯＳインバータ回路Ｉｎ２の入力端
であるＰＭＯＳトランジスタ６１とＮＭＯＳトランジス
タ６２のゲート電極に、第２の差動増幅回路Ｄif４の出
力端であるＮＭＯＳトランジスタ５５のドレイン電極が
信号線ｈによって接続されている。ＣＭＯＳインバータ
回路Ｉｎ２の出力端であるＰＭＯＳトランジスタ６１と
ＮＭＯＳトランジスタ６２のドレイン電極は出力端子５
に接続されている。
５８及びＮＭＯＳトランジスタ５６，５９は、ＰＭＯＳ
カレントミラー負荷の第２の差動増幅回路Ｄif４を構成
している。第１の差動増幅回路Ｄif３の出力端であるＮ
ＭＯＳトランジスタ５０のドレイン電極と第２の差動増
幅回路Ｄif４の差動入力端であるＮＭＯＳトランジスタ
５６のゲート電極が信号線ｆによって接続されている。
同様に、第１の差動増幅回路Ｄif３のもう一つの出力端
であるＮＭＯＳトランジスタ５３のドレイン電極と第２
の差動増幅回路Ｄif４のもう一つの差動入力端であるＮ
ＭＯＳトランジスタ５９のゲート電極が信号線ｇによっ
て接続されている。ＰＭＯＳトランジスタ６１とＮＭＯ
Ｓトランジスタ６２はＣＭＯＳインバータ回路Ｉｎ２を
構成している。ＣＭＯＳインバータ回路Ｉｎ２の入力端
であるＰＭＯＳトランジスタ６１とＮＭＯＳトランジス
タ６２のゲート電極に、第２の差動増幅回路Ｄif４の出
力端であるＮＭＯＳトランジスタ５５のドレイン電極が
信号線ｈによって接続されている。ＣＭＯＳインバータ
回路Ｉｎ２の出力端であるＰＭＯＳトランジスタ６１と
ＮＭＯＳトランジスタ６２のドレイン電極は出力端子５
に接続されている。
【００６１】次に、動作について説明する。入力回路の
制御信号入力端子６に接地電位ＶSSが入力していると
き、ゲート電極が制御信号入力端子６に接続しているＰ
ＭＯＳトランジスタ４８，５１，５４，５７は、常時オ
ン状態にある。また、ＮＭＯＳトランジスタ６０のゲー
ト電極は制御信号６に接続されていので常時オフ状態に
ある。そのため、このとき、第１及び第２の差動増幅回
路Ｄif３，Ｄif４は動作状態にある。
制御信号入力端子６に接地電位ＶSSが入力していると
き、ゲート電極が制御信号入力端子６に接続しているＰ
ＭＯＳトランジスタ４８，５１，５４，５７は、常時オ
ン状態にある。また、ＮＭＯＳトランジスタ６０のゲー
ト電極は制御信号６に接続されていので常時オフ状態に
ある。そのため、このとき、第１及び第２の差動増幅回
路Ｄif３，Ｄif４は動作状態にある。
【００６２】上記の状態のとき、入力回路の入力信号端
子３に接地電位ＶSSに近い振幅の小さな入力信号ＶIN、
入力回路の基準電圧入力端子４に接地電位ＶSSに近い基
準電圧ＶREF が印加されるとする。入力信号ＶINと基準
電圧ＶREF は、第１の差動増幅回路Ｄif３により増幅さ
れ、図４中の信号線ｆ，ｇを通して出力される。さら
に、第１の差動増幅回路Ｄif３により増幅され、出力さ
れた出力電圧Ｖf 、Ｖgは、第２の差動増幅回路Ｄif４
により増幅され、図４中の信号線ｈを通して出力され
る。第２の差動増幅回路Ｄif４により増幅され、出力さ
れた出力電圧Ｖh は信号線ｈを通してＣＭＯＳインバー
タ回路Ｉｎ２のＰＭＯＳトランジスタ６１及びＮＭＯＳ
トランジスタ６２のゲート電極に印加される。入力信号
電圧ＶIN、基準電圧信号ＶREF と第２の差動増幅回路Ｄ
if４の出力電圧Ｖh の関係は図１の場合と同様にして次
式で与えられる。
子３に接地電位ＶSSに近い振幅の小さな入力信号ＶIN、
入力回路の基準電圧入力端子４に接地電位ＶSSに近い基
準電圧ＶREF が印加されるとする。入力信号ＶINと基準
電圧ＶREF は、第１の差動増幅回路Ｄif３により増幅さ
れ、図４中の信号線ｆ，ｇを通して出力される。さら
に、第１の差動増幅回路Ｄif３により増幅され、出力さ
れた出力電圧Ｖf 、Ｖgは、第２の差動増幅回路Ｄif４
により増幅され、図４中の信号線ｈを通して出力され
る。第２の差動増幅回路Ｄif４により増幅され、出力さ
れた出力電圧Ｖh は信号線ｈを通してＣＭＯＳインバー
タ回路Ｉｎ２のＰＭＯＳトランジスタ６１及びＮＭＯＳ
トランジスタ６２のゲート電極に印加される。入力信号
電圧ＶIN、基準電圧信号ＶREF と第２の差動増幅回路Ｄ
if４の出力電圧Ｖh の関係は図１の場合と同様にして次
式で与えられる。
【００６３】
【数１６】
【００６４】但し、ここで、Ａd1は第１の差動増幅回路
Ｄif３の差動利得、Ａc1は第１の差動増幅回路Ｄif３の
同相利得、Ａd2は第２の差動増幅回路Ｄif４の差動利
得、Ａc2は第２の差動増幅回路Ｄif４の同相利得であ
る。
Ｄif３の差動利得、Ａc1は第１の差動増幅回路Ｄif３の
同相利得、Ａd2は第２の差動増幅回路Ｄif４の差動利
得、Ａc2は第２の差動増幅回路Ｄif４の同相利得であ
る。
【００６５】第２の差動増幅回路Ｄif４の出力電圧Ｖh
は、ＰＭＯＳトランジスタトランジスタ６１とＮＭＯＳ
トランジスタ６２より構成されるＣＭＯＳインバータ回
路Ｉｎ２に印加されるので、このＣＭＯＳインバータ回
路Ｉｎ２の論理しきい電圧をＶT とするとこの発明の第
１実施例と同様の議論が成立し、Ａc1≦１かつＡc2≦１
で１≦Ａd1かつ１≦Ａd2となるような各ＭＯＳトランジ
スタの定数を選べば、基準電圧入力端子４に印加される
基準電圧ＶREF が変動しても入力電圧換算のオフセット
電圧の小さい入力回路を得ることができる。
は、ＰＭＯＳトランジスタトランジスタ６１とＮＭＯＳ
トランジスタ６２より構成されるＣＭＯＳインバータ回
路Ｉｎ２に印加されるので、このＣＭＯＳインバータ回
路Ｉｎ２の論理しきい電圧をＶT とするとこの発明の第
１実施例と同様の議論が成立し、Ａc1≦１かつＡc2≦１
で１≦Ａd1かつ１≦Ａd2となるような各ＭＯＳトランジ
スタの定数を選べば、基準電圧入力端子４に印加される
基準電圧ＶREF が変動しても入力電圧換算のオフセット
電圧の小さい入力回路を得ることができる。
【００６６】なお、上記第２実施例では、入力信号ＶIN
及び基準電圧ＶREF が接地電位ＶSSに近い場合に対応す
るように、一段目の差動増幅回路として、第１の差動増
幅回路Ｄif３で入力信号ＶIN及び基準電圧ＶREF を受け
て増幅を行った。しかし、入力信号ＶIN及び基準電圧Ｖ
REF が電源電位ＶDDに近い場合には、図５に示すように
差動増幅回路としてＰＭＯＳカレントミラー負荷の差動
増幅回路で入力信号ＶIN及び基準電圧ＶREF を受けて増
幅するほうが適している。例えば、図５に示すように、
一段目の差動増幅回路として、第１の差動増幅回路Ｄif
３ａを用い、入力信号ＶINはＮＭＯＳトランジスタ６９
のゲート電極に入力し、ＰＭＯＳトランジスタ６８のド
レイン電極から信号線ｆを通して出力する。基準電圧Ｖ
REF はＮＭＯＳトランジスタ７２のゲート電極に入力
し、ＰＭＯＳトランジスタ７１のドレイン電極から信号
線ｇを通して出力する。
及び基準電圧ＶREF が接地電位ＶSSに近い場合に対応す
るように、一段目の差動増幅回路として、第１の差動増
幅回路Ｄif３で入力信号ＶIN及び基準電圧ＶREF を受け
て増幅を行った。しかし、入力信号ＶIN及び基準電圧Ｖ
REF が電源電位ＶDDに近い場合には、図５に示すように
差動増幅回路としてＰＭＯＳカレントミラー負荷の差動
増幅回路で入力信号ＶIN及び基準電圧ＶREF を受けて増
幅するほうが適している。例えば、図５に示すように、
一段目の差動増幅回路として、第１の差動増幅回路Ｄif
３ａを用い、入力信号ＶINはＮＭＯＳトランジスタ６９
のゲート電極に入力し、ＰＭＯＳトランジスタ６８のド
レイン電極から信号線ｆを通して出力する。基準電圧Ｖ
REF はＮＭＯＳトランジスタ７２のゲート電極に入力
し、ＰＭＯＳトランジスタ７１のドレイン電極から信号
線ｇを通して出力する。
【００６７】また、第２実施例においては、二段目に接
続した差動増幅回路に、ＰＭＯＳカレントミラー負荷の
第２の差動増幅回路Ｄif４を用いたが、ＮＭＯＳカレン
トミラー負荷の差動増幅回路を用いてもよい。例えば、
図４に示した第２の差動増幅回路Ｄif４に代えて図６に
示すような差動増幅回路Ｄif４ａを用いる。第２の差動
増幅回路Ｄif４ａは、ＮＭＯＳトランジスタ７６，７７
でカレントミラー負荷を構成し、信号線ｆ，ｇから入力
された図４の第２の差動増幅回路Ｄif４の出力信号をＰ
ＭＯＳトランジスタ７５，７８のゲート電極で受け、Ｎ
ＭＯＳトランジスタ７６のドレイン電極に接続された信
号線ｈから出力する。しかし、入力回路の動作速度を考
えた場合は、入力信号をＮＭＯＳトランジスタで受ける
図４に示した第２の差動増幅回路Ｄif４の方が有利であ
る。
続した差動増幅回路に、ＰＭＯＳカレントミラー負荷の
第２の差動増幅回路Ｄif４を用いたが、ＮＭＯＳカレン
トミラー負荷の差動増幅回路を用いてもよい。例えば、
図４に示した第２の差動増幅回路Ｄif４に代えて図６に
示すような差動増幅回路Ｄif４ａを用いる。第２の差動
増幅回路Ｄif４ａは、ＮＭＯＳトランジスタ７６，７７
でカレントミラー負荷を構成し、信号線ｆ，ｇから入力
された図４の第２の差動増幅回路Ｄif４の出力信号をＰ
ＭＯＳトランジスタ７５，７８のゲート電極で受け、Ｎ
ＭＯＳトランジスタ７６のドレイン電極に接続された信
号線ｈから出力する。しかし、入力回路の動作速度を考
えた場合は、入力信号をＮＭＯＳトランジスタで受ける
図４に示した第２の差動増幅回路Ｄif４の方が有利であ
る。
【００６８】また、第２実施例として図４には、第１の
差動増幅回路Ｄif３の後段に差動増幅回路を１段接続し
た場合を示したが、縦続接続する差動増幅回路の段数は
さらに多くても良い。段数を多くすることにより、例え
ば図１における第１及び第２の差動増幅回路Ｄif３，Ｄ
if４の同相利得の積Ａc1×Ａc2を小さくし、第１及び第
２の差動増幅回路Ｄif３，Ｄif４の差動利得の積Ａd1×
Ａd2を大きくするには有利であるが、入力回路の消費電
力や特性等の仕様に則して決定すればよい。
差動増幅回路Ｄif３の後段に差動増幅回路を１段接続し
た場合を示したが、縦続接続する差動増幅回路の段数は
さらに多くても良い。段数を多くすることにより、例え
ば図１における第１及び第２の差動増幅回路Ｄif３，Ｄ
if４の同相利得の積Ａc1×Ａc2を小さくし、第１及び第
２の差動増幅回路Ｄif３，Ｄif４の差動利得の積Ａd1×
Ａd2を大きくするには有利であるが、入力回路の消費電
力や特性等の仕様に則して決定すればよい。
【００６９】また、図４において、制御信号入力端子６
に電源電位ＶDDが与えられると、ＰＭＯＳトランジスタ
４８，５１及びＰＭＯＳトランジスタ５４，５７がオフ
して第１及び第２の差動増幅回路Ｄif３，Ｄif４が不能
状態となる。この状態で電源１，２の間でのショート等
の検査を行うようにしている。しかし、ＣＭＯＳインバ
ータ回路Ｉｎ２の入力が不定の状態となり、入力回路が
不安定な状態となる。それを防止するために、ＮＭＯＳ
トランジスタ６０を設けてＣＭＯＳインバータ回路Ｉｎ
２の入力信号を接地電位ＶSSに固定している。
に電源電位ＶDDが与えられると、ＰＭＯＳトランジスタ
４８，５１及びＰＭＯＳトランジスタ５４，５７がオフ
して第１及び第２の差動増幅回路Ｄif３，Ｄif４が不能
状態となる。この状態で電源１，２の間でのショート等
の検査を行うようにしている。しかし、ＣＭＯＳインバ
ータ回路Ｉｎ２の入力が不定の状態となり、入力回路が
不安定な状態となる。それを防止するために、ＮＭＯＳ
トランジスタ６０を設けてＣＭＯＳインバータ回路Ｉｎ
２の入力信号を接地電位ＶSSに固定している。
【００７０】
【発明の効果】以上のように、請求項１記載の発明の入
力回路によれば、入力端子及び基準電圧入力端子にそれ
ぞれ接続され、それぞれ入力信号と基準電圧とに所定電
圧をシフトする電圧変換を行って出力する電圧変換回路
と、電圧変換回路から出力された信号をそれぞれ第１及
び第２の差動入力端に入力し、基準電圧に対する入力信
号の差を増幅して出力する１段以上縦続接続された差動
増幅回路とを備えて構成されているので、信号振幅の小
さな入力信号に対しても高速で動作する入力回路を得る
ことができるという効果がある。また、信号振幅が小さ
くてもＣＭＯＳインバータ回路の消費電力を小さくする
ことができるという効果がある。
力回路によれば、入力端子及び基準電圧入力端子にそれ
ぞれ接続され、それぞれ入力信号と基準電圧とに所定電
圧をシフトする電圧変換を行って出力する電圧変換回路
と、電圧変換回路から出力された信号をそれぞれ第１及
び第２の差動入力端に入力し、基準電圧に対する入力信
号の差を増幅して出力する１段以上縦続接続された差動
増幅回路とを備えて構成されているので、信号振幅の小
さな入力信号に対しても高速で動作する入力回路を得る
ことができるという効果がある。また、信号振幅が小さ
くてもＣＭＯＳインバータ回路の消費電力を小さくする
ことができるという効果がある。
【００７１】請求項２記載の発明の入力回路によれば、
差動増幅回路は、自己の同相利得を差動利得で割った値
が、基準電圧の変動に対する入力信号の振幅の割合より
も小さくなるような特性を有する差動増幅回路を含むよ
うに構成されているので、信号振幅の小さな入力信号に
対しても高速で動作する入力回路を得ることができると
いう効果及び信号振幅が小さくてもＣＭＯＳインバータ
回路の消費電力を小さくすることができるという効果に
加えて、入力信号の論理状態を判断するための基準電圧
が変動しても正常に動作する入力回路を得ることができ
る効果がある。
差動増幅回路は、自己の同相利得を差動利得で割った値
が、基準電圧の変動に対する入力信号の振幅の割合より
も小さくなるような特性を有する差動増幅回路を含むよ
うに構成されているので、信号振幅の小さな入力信号に
対しても高速で動作する入力回路を得ることができると
いう効果及び信号振幅が小さくてもＣＭＯＳインバータ
回路の消費電力を小さくすることができるという効果に
加えて、入力信号の論理状態を判断するための基準電圧
が変動しても正常に動作する入力回路を得ることができ
る効果がある。
【００７２】請求項３記載の入力回路によれば、入力端
子及び基準電圧入力端子に第１及び第２の差動入力端を
それぞれ接続され、基準電圧に対する入力信号の差を増
幅して出力する第１の差動増幅回路と、第１の差動増幅
回路に接続され、増幅された基準電圧に対する入力信号
の差をさらに増幅して出力する１段以上縦続接続された
第２の差動増幅回路とを備えて構成されているので、信
号振幅の小さな入力信号に対しても高速で動作する入力
回路を得ることができるという効果がある。また、信号
振幅が小さくてもＣＭＯＳインバータ回路の消費電力を
小さくすることができるという効果がある。
子及び基準電圧入力端子に第１及び第２の差動入力端を
それぞれ接続され、基準電圧に対する入力信号の差を増
幅して出力する第１の差動増幅回路と、第１の差動増幅
回路に接続され、増幅された基準電圧に対する入力信号
の差をさらに増幅して出力する１段以上縦続接続された
第２の差動増幅回路とを備えて構成されているので、信
号振幅の小さな入力信号に対しても高速で動作する入力
回路を得ることができるという効果がある。また、信号
振幅が小さくてもＣＭＯＳインバータ回路の消費電力を
小さくすることができるという効果がある。
【００７３】請求項４記載の入力回路によれば、第１及
び第２の差動増幅回路は、それぞれ第１及び第２の差動
増幅回路の同相利得の積をそれらの差動利得の積で割っ
た値が、基準電圧の変動に対する入力信号の振幅の割合
よりも小さくなるような特性を有する差動増幅回路を含
むように構成されているので、信号振幅の小さな入力信
号に対しても高速で動作する入力回路を得ることができ
るという効果及び信号振幅が小さくてもＣＭＯＳインバ
ータ回路の消費電力を小さくすることができるという効
果に加えて、入力信号の論理状態を判断するための基準
電圧が変動しても正常に動作する入力回路を得ることが
できる効果がある。
び第２の差動増幅回路は、それぞれ第１及び第２の差動
増幅回路の同相利得の積をそれらの差動利得の積で割っ
た値が、基準電圧の変動に対する入力信号の振幅の割合
よりも小さくなるような特性を有する差動増幅回路を含
むように構成されているので、信号振幅の小さな入力信
号に対しても高速で動作する入力回路を得ることができ
るという効果及び信号振幅が小さくてもＣＭＯＳインバ
ータ回路の消費電力を小さくすることができるという効
果に加えて、入力信号の論理状態を判断するための基準
電圧が変動しても正常に動作する入力回路を得ることが
できる効果がある。
【００７４】請求項５記載の入力回路によれば、第２の
差動増幅回路が複数段接続されたＰＭＯＳカレントミラ
ー負荷のＣＭＯＳ差動増幅回路を含むように構成されて
いるので、信号振幅の小さな入力信号に対しても高速で
動作する入力回路を得ることができるという効果があ
る。また、信号振幅が小さくてもＣＭＯＳインバータ回
路の消費電力を小さくすることができるという効果があ
る。
差動増幅回路が複数段接続されたＰＭＯＳカレントミラ
ー負荷のＣＭＯＳ差動増幅回路を含むように構成されて
いるので、信号振幅の小さな入力信号に対しても高速で
動作する入力回路を得ることができるという効果があ
る。また、信号振幅が小さくてもＣＭＯＳインバータ回
路の消費電力を小さくすることができるという効果があ
る。
【図１】この発明の第１実施例による半導体集積回路装
置の入力回路を示す回路図である。
置の入力回路を示す回路図である。
【図２】この発明の第１実施例による入力回路に用いた
電圧変換回路の他の態様を示す回路図である。
電圧変換回路の他の態様を示す回路図である。
【図３】この発明の第１実施例による入力回路に用いた
差動増幅回路の他の態様を示す回路図である。
差動増幅回路の他の態様を示す回路図である。
【図４】この発明の第２実施例による半導体集積回路装
置の入力回路を示す回路図である。
置の入力回路を示す回路図である。
【図５】この発明の第２実施例による入力回路の一段目
の差動増幅回路の他の態様を示す回路図である。
の差動増幅回路の他の態様を示す回路図である。
【図６】この発明の第２実施例による入力回路の二段目
の差動増幅回路の他の態様を示す回路図である。
の差動増幅回路の他の態様を示す回路図である。
【図７】従来の半導体集積回路装置の入力回路を示す図
である。
である。
１，２ 電源 ３ 入力信号端子 ４ 基準電圧入力端子 ５ 出力端子 ６ 制御信号入力端子 ７〜１０１ トランジスタ ＬＳ１，ＬＳ２ レベルシフト回路 Ｂａ１，Ｂａ２ バイアス電圧発生回路 Ｄif１〜Ｄif４，Ｄif１ａ，Ｄif３ａ 差動増幅回路 ａ〜ｈ 信号線
Claims (5)
- 【請求項１】 二値信号を入力し、入力された二値信号
に応じて第１の電位または該第１の電位よりも高い第２
の電位を出力する半導体集積回路装置の入力回路であっ
て、 二値信号の入力信号が入力される入力端子と、 外部から論理状態を判別するための基準となる基準電圧
が供給される基準電圧入力端子と、 前記入力端子及び前記基準電圧入力端子にそれぞれ接続
され、それぞれ前記入力信号と前記基準電圧とを所定電
圧シフトする電圧変換を行って出力する電圧変換回路
と、 前記電圧変換回路から出力された信号をそれぞれ第１及
び第２の差動入力端に入力し、前記基準電圧に対する前
記入力信号の差を増幅して出力する１段以上縦続接続さ
れた差動増幅回路と、 前記差動増幅回路の出力端に入力端を接続され、前記差
動増幅回路の出力に応じて前記第１または第２の電位を
出力端より出力するＣＭＯＳインバータ回路と、 前記ＣＭＯＳインバータ回路の前記出力端に接続された
出力端子と、を備える、入力回路。 - 【請求項２】 前記入力回路は、前記基準電圧に対して
前記入力信号が大きいときに前記第１または第２の電位
を前記ＣＭＯＳインバータ回路が出力し、前記基準電圧
に対して前記入力信号が小さいときに前記第２または第
１の電位を前記ＣＭＯＳインバータ回路が出力するよう
に調整された入力回路であり、 前記差動増幅回路は、自己の同相利得を差動利得で割っ
た値が、前記基準電圧の変動に対する前記入力信号の振
幅の割合よりも小さくなるような特性を有する差動増幅
回路を含む、請求項１記載の半導体集積回路装置の入力
回路。 - 【請求項３】 二値信号を入力し、入力された二値信号
に応じて第１の電位または該第１の電位よりも高い第２
の電位を出力する半導体集積回路装置の入力回路であっ
て、 二値信号の入力信号が入力される入力端子と、 外部から論理状態を判別するための基準となる基準電圧
が供給される基準電圧入力端子と、 前記入力端子及び前記基準電圧入力端子に第１及び第２
の差動入力端をそれぞれ接続され、前記基準電圧に対す
る前記入力信号の差を増幅して出力する第１の差動増幅
回路と、 前記第１の差動増幅回路に接続され、増幅された前記基
準電圧に対する前記入力信号の差をさらに増幅して出力
する１段以上縦続接続された第２の差動増幅回路と、 前記第２の差動増幅回路の出力端に接続され、前記第２
の差動増幅回路の出力に応じて前記第１の電位または第
２の電位を出力端より出力するＣＭＯＳインバータ回路
と、 前記ＣＭＯＳインバータ回路の前記出力端に接続された
出力端子と、を備える、半導体集積回路装置の入力回
路。 - 【請求項４】 前記入力回路は、前記基準電圧に対して
前記入力信号が大きいときに前記第１または第２の電位
を前記ＣＭＯＳインバータ回路が出力し、前記基準電圧
に対して前記入力信号が小さいときに前記第２または第
１の電位を前記ＣＭＯＳインバータ回路が出力するよう
に調整された入力回路であり、 前記第１及び第２の差動増幅回路は、それぞれ、前記第
１及び第２の差動増幅回路の同相利得の積をそれらの差
動利得の積で割った値が、前記基準電圧の変動に対する
前記入力信号の振幅の割合よりも小さくなるような特性
を有する差動増幅回路を含む、請求項３記載の半導体集
積回路装置の入力回路。 - 【請求項５】 前記第２の差動増幅回路が、複数段接続
されたＰＭＯＳカレントミラー負荷のＣＭＯＳ差動増幅
回路を含む、 請求項３記載の半導体集積回路装置の入力回路。
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