JPH06104720A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06104720A JPH06104720A JP4249200A JP24920092A JPH06104720A JP H06104720 A JPH06104720 A JP H06104720A JP 4249200 A JP4249200 A JP 4249200A JP 24920092 A JP24920092 A JP 24920092A JP H06104720 A JPH06104720 A JP H06104720A
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- JP
- Japan
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- integrated circuit
- circuit device
- power supply
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Abstract
(57)【要約】
【目的】 電源ラインにおける電圧変動や重畳ノイズに
よる半導体集積回路装置の誤動作をなくす。 【構成】 半導体集積回路装置内に定電圧回路を内蔵さ
せ、この内蔵定電圧回路によって安定化された電源電圧
で上記半導体集積回路装置内の論理回路を動作させる。 【効果】 半導体集積回路装置に供給される外部の電源
電圧が変動しても、その半導体集積回路装置内の回路の
動作電源電圧を一定に保つことができる。
よる半導体集積回路装置の誤動作をなくす。 【構成】 半導体集積回路装置内に定電圧回路を内蔵さ
せ、この内蔵定電圧回路によって安定化された電源電圧
で上記半導体集積回路装置内の論理回路を動作させる。 【効果】 半導体集積回路装置に供給される外部の電源
電圧が変動しても、その半導体集積回路装置内の回路の
動作電源電圧を一定に保つことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
さらにはＣＭＯＳ型論理ＩＣ（半導体集積回路装置）に
適用して有効な技術に関するものであって、たとえば電
池を電源とする電子回路装置あるいは電子応用機器に利
用して有効な技術に関するものである。
さらにはＣＭＯＳ型論理ＩＣ（半導体集積回路装置）に
適用して有効な技術に関するものであって、たとえば電
池を電源とする電子回路装置あるいは電子応用機器に利
用して有効な技術に関するものである。
【０００２】
【従来の技術】図５は従来の技術の概略を示したもので
あって、１はＣＭＯＳ型論理半導体集積回路装置であ
る。この半導体集積回路装置１では、論理入力回路１
１、内部論理回路１２、論理出力回路１３が単一の半導
体基板に集積形成されている。１４は外部と接続ための
端子である。
あって、１はＣＭＯＳ型論理半導体集積回路装置であ
る。この半導体集積回路装置１では、論理入力回路１
１、内部論理回路１２、論理出力回路１３が単一の半導
体基板に集積形成されている。１４は外部と接続ための
端子である。
【０００３】この種の半導体集積回路装置１は、図５に
示すように、他の半導体集積回路装置とともに、プリン
ト回路基板２上に実装されて使用される。
示すように、他の半導体集積回路装置とともに、プリン
ト回路基板２上に実装されて使用される。
【０００４】プリント回路基板２に実装された各半導体
集積回路装置１はそれぞれ、外部電源３から共通の定電
圧回路４を介して分配される電源電圧Ｖｃ２１によって
動作させられる。
集積回路装置１はそれぞれ、外部電源３から共通の定電
圧回路４を介して分配される電源電圧Ｖｃ２１によって
動作させられる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００６】すなわち、従来の半導体集積回路装置で
は、図５に示すように、定電圧回路４と各半導体集積回
路装置１との間の電源ライン２１に抵抗Ｒｓおよびイン
ダクタンスＬｓが少なからず寄生する。
は、図５に示すように、定電圧回路４と各半導体集積回
路装置１との間の電源ライン２１に抵抗Ｒｓおよびイン
ダクタンスＬｓが少なからず寄生する。
【０００７】このため、図６に示すように、定電圧回路
４の出力での電圧Ｖｃ２１が一定に保たれていても、各
半導体集積回路装置１に実際に供給される電源電圧Ｖｃ
２２は、途中での電圧降下および外来ノイズＮの重畳な
どによって、必ずしも一定しない。
４の出力での電圧Ｖｃ２１が一定に保たれていても、各
半導体集積回路装置１に実際に供給される電源電圧Ｖｃ
２２は、途中での電圧降下および外来ノイズＮの重畳な
どによって、必ずしも一定しない。
【０００８】この結果、半導体集積回路装置１は、その
動作電源電圧Ｖｃ２２の変動によって誤動作が起きやす
くなる。とくに、電池を電源とする最近の電子回路装置
あるいは電子応用機器では、通常の５Ｖよりも低い３Ｖ
を動作電源電圧とする半導体集積回路装置が使用される
ようになってきたが、このような低い電源電圧で動作さ
せられる半導体集積回路装置は、電源電圧の変動に対し
て非常に敏感になっており、電源ライン２１上の寄生抵
抗Ｒｓや寄生インダクタンスＬｓによって生じるわずか
の電圧変動によっても誤動作が生じる。
動作電源電圧Ｖｃ２２の変動によって誤動作が起きやす
くなる。とくに、電池を電源とする最近の電子回路装置
あるいは電子応用機器では、通常の５Ｖよりも低い３Ｖ
を動作電源電圧とする半導体集積回路装置が使用される
ようになってきたが、このような低い電源電圧で動作さ
せられる半導体集積回路装置は、電源電圧の変動に対し
て非常に敏感になっており、電源ライン２１上の寄生抵
抗Ｒｓや寄生インダクタンスＬｓによって生じるわずか
の電圧変動によっても誤動作が生じる。
【０００９】以上のように、従来の半導体集積回路装置
は、電源ラインにおける電圧変動や重畳ノイズによって
誤動作が生じやすい、という問題があった。
は、電源ラインにおける電圧変動や重畳ノイズによって
誤動作が生じやすい、という問題があった。
【００１０】以上、たとえば、（１）日経ＢＰ社刊行
「日経エレクトロニクス １９８９年５月１５日号（ｎ
ｏ．４７３）」２２６〜２３６頁：論文「高速ＣＭＯＳ
標準論理ＩＣのグランド・バウンズを試験」（２）日経
ＢＰ社刊行「日経エレクトロニクス １９９０年１月２
２日号（ｎｏ．４９１）」２５６〜２５７頁：トラブル
・シューティング「積層チップバリスタを小型機器のサ
ージ吸収に使う」などを参照。
「日経エレクトロニクス １９８９年５月１５日号（ｎ
ｏ．４７３）」２２６〜２３６頁：論文「高速ＣＭＯＳ
標準論理ＩＣのグランド・バウンズを試験」（２）日経
ＢＰ社刊行「日経エレクトロニクス １９９０年１月２
２日号（ｎｏ．４９１）」２５６〜２５７頁：トラブル
・シューティング「積層チップバリスタを小型機器のサ
ージ吸収に使う」などを参照。
【００１１】本発明の目的は、電源ラインにおける電圧
変動や重畳ノイズによる半導体集積回路装置の誤動作を
生じ難くする、という技術を提供することにある。
変動や重畳ノイズによる半導体集積回路装置の誤動作を
生じ難くする、という技術を提供することにある。
【００１２】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】すなわち、半導体集積回路装置内に定電圧
回路を内蔵させ、この内蔵定電圧回路によって安定化さ
れた電源電圧で上記半導体集積回路装置内の論理回路を
動作させる、というものである。
回路を内蔵させ、この内蔵定電圧回路によって安定化さ
れた電源電圧で上記半導体集積回路装置内の論理回路を
動作させる、というものである。
【００１５】
【作用】上述した手段によれば、半導体集積回路装置に
供給される外部の電源電圧が変動しても、その半導体集
積回路装置内の回路の動作電源電圧を一定に保つことが
できる。
供給される外部の電源電圧が変動しても、その半導体集
積回路装置内の回路の動作電源電圧を一定に保つことが
できる。
【００１６】これにより、電源ラインにおける電圧変動
や重畳ノイズによる半導体集積回路装置の誤動作を生じ
難くする、という目的が達成される。
や重畳ノイズによる半導体集積回路装置の誤動作を生じ
難くする、という目的が達成される。
【００１７】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１８】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１９】図１は本発明の技術が適用された半導体集
積回路装置の一実施例を示す。
積回路装置の一実施例を示す。
【００２０】同図に示す半導体集積回路装置１はＣＭＯ
Ｓ型の論理半導体集積回路装置であって、論理入力回路
１１、内部論理回路１２、論理出力回路１３、および定
電圧回路１５が単一の半導体基板に集積形成されてい
る。１４は外部と接続ための端子である。
Ｓ型の論理半導体集積回路装置であって、論理入力回路
１１、内部論理回路１２、論理出力回路１３、および定
電圧回路１５が単一の半導体基板に集積形成されてい
る。１４は外部と接続ための端子である。
【００２１】上記半導体集積回路装置１は、図１に示す
ように、他の半導体集積回路装置とともに、プリント回
路基板２上に実装されて使用される。
ように、他の半導体集積回路装置とともに、プリント回
路基板２上に実装されて使用される。
【００２２】プリント回路基板２に実装された各半導体
集積回路装置１はそれぞれ、内蔵の定電圧回路１５によ
り、電池等の非安定化外部電源３からそのまま供給され
る電源電圧Ｖｃ１を内部で一定の電圧Ｖｃ２（３Ｖ）に
安定化させる。この安定化させた電圧Ｖｃ２は、半導体
集積回路装置１内の各回路（１１，１２，１３）に動作
電源電圧として供給される。
集積回路装置１はそれぞれ、内蔵の定電圧回路１５によ
り、電池等の非安定化外部電源３からそのまま供給され
る電源電圧Ｖｃ１を内部で一定の電圧Ｖｃ２（３Ｖ）に
安定化させる。この安定化させた電圧Ｖｃ２は、半導体
集積回路装置１内の各回路（１１，１２，１３）に動作
電源電圧として供給される。
【００２３】定電圧回路１５は、たとえば図２に示すよ
うに、ダイオード列を用いた定電圧回路部１５１と出力
用のＭＯＳトランジスタＭ１５によって構成することが
できる。
うに、ダイオード列を用いた定電圧回路部１５１と出力
用のＭＯＳトランジスタＭ１５によって構成することが
できる。
【００２４】次に、動作について説明する。
【００２５】上述した半導体集積回路装置１は、図１に
示したように、他の半導体集積回路装置とともに、プリ
ント回路基板２上に実装されて使用され、外部に対して
は、電池等の外部電源３から安定化処理されずにそのま
ま電源ライン２１を介して供給される電源電圧Ｖｃ１に
よって動作させられる。
示したように、他の半導体集積回路装置とともに、プリ
ント回路基板２上に実装されて使用され、外部に対して
は、電池等の外部電源３から安定化処理されずにそのま
ま電源ライン２１を介して供給される電源電圧Ｖｃ１に
よって動作させられる。
【００２６】半導体集積回路装置１の内部では、外部か
ら供給された非安定化電源電圧Ｖｃ１を定電圧回路１５
によって一定（３Ｖ）の電圧Ｖｃ２に安定化し、この安
定化した電圧Ｖｃ２を各回路（１１，１２，１３）に動
作電源電圧として供給する。
ら供給された非安定化電源電圧Ｖｃ１を定電圧回路１５
によって一定（３Ｖ）の電圧Ｖｃ２に安定化し、この安
定化した電圧Ｖｃ２を各回路（１１，１２，１３）に動
作電源電圧として供給する。
【００２７】これにより、図３に示すように、外部電源
３からの電源電圧Ｖｃ１に電圧変動やノイズＮの重畳が
あっても、半導体集積回路装置１内の各回路（１１，１
２，１３）に供給される動作電源電圧Ｖｃ２はそれぞれ
一定（３Ｖ）に保たれるようになる。
３からの電源電圧Ｖｃ１に電圧変動やノイズＮの重畳が
あっても、半導体集積回路装置１内の各回路（１１，１
２，１３）に供給される動作電源電圧Ｖｃ２はそれぞれ
一定（３Ｖ）に保たれるようになる。
【００２８】したがって、電源ライン２１上にて寄生抵
抗Ｒｓおよび寄生インダクタンスＬｓによる電圧降下や
ノイズ重畳があっても、これらに影響されることなく、
半導体集積回路装置１内の各回路（１１，１２，１３）
を一定（３Ｖ）の電源電圧Ｖｃ１で安定に動作させるこ
とができる。つまり、電源ライン２１における電圧変動
や重畳ノイズによる半導体集積回路装置の誤動作を生じ
難くすることができる。
抗Ｒｓおよび寄生インダクタンスＬｓによる電圧降下や
ノイズ重畳があっても、これらに影響されることなく、
半導体集積回路装置１内の各回路（１１，１２，１３）
を一定（３Ｖ）の電源電圧Ｖｃ１で安定に動作させるこ
とができる。つまり、電源ライン２１における電圧変動
や重畳ノイズによる半導体集積回路装置の誤動作を生じ
難くすることができる。
【００２９】また、定電圧回路１５が半導体集積回路装
置１ごとに設けられていることにより、電池等の非安定
化外部電源３を使用するに際して、従来は不可欠であっ
た共通の定電圧回路を不要にすることができる。これに
より、上記半導体集積回路装置１を使用する電子回路装
置や機器の設計（とくに電源設計）および製造を簡略化
することができるという効果も得られる。
置１ごとに設けられていることにより、電池等の非安定
化外部電源３を使用するに際して、従来は不可欠であっ
た共通の定電圧回路を不要にすることができる。これに
より、上記半導体集積回路装置１を使用する電子回路装
置や機器の設計（とくに電源設計）および製造を簡略化
することができるという効果も得られる。
【００３０】図４は本発明の別の実施例を示す。
【００３１】同図に示す実施例では、半導体集積回路装
置１に２種類の定電圧回路１５，１６を内蔵させるとと
もに、その半導体集積回路装置１内での電源供給を論理
入力回路１１および論理出力回路１３と内部論理回路１
２の２系統に分けて行なわせるようにしてある。
置１に２種類の定電圧回路１５，１６を内蔵させるとと
もに、その半導体集積回路装置１内での電源供給を論理
入力回路１１および論理出力回路１３と内部論理回路１
２の２系統に分けて行なわせるようにしてある。
【００３２】これにより、入出力回路１１，１３での電
気的特性と内部論理回路１３での電気的特性をそれぞれ
に独立して任意に設定することができる。たとえば、内
部論理回路１２を３Ｖの電源電圧Ｖｃ２で節電動作させ
るとともに、論理入力回路１１および論理出力回路１３
を通常のＣＭＯＳ論理回路に対応する５Ｖの電源電圧Ｖ
ｃ３で動作させることができる。
気的特性と内部論理回路１３での電気的特性をそれぞれ
に独立して任意に設定することができる。たとえば、内
部論理回路１２を３Ｖの電源電圧Ｖｃ２で節電動作させ
るとともに、論理入力回路１１および論理出力回路１３
を通常のＣＭＯＳ論理回路に対応する５Ｖの電源電圧Ｖ
ｃ３で動作させることができる。
【００３３】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３４】たとえば、定電圧回路１５，１６はバンド
ギャップ型の定電圧発生回路を用いるようなものであっ
てもよい。
ギャップ型の定電圧発生回路を用いるようなものであっ
てもよい。
【００３５】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ型の論理半導体集積回路装置に適用した場合につい
て説明したが、それに限定されるものではなく、たとえ
ばＢｉ−ＣＭＯＳ型の半導体集積回路装置にも適用でき
る。
てなされた発明をその背景となった利用分野であるＣＭ
ＯＳ型の論理半導体集積回路装置に適用した場合につい
て説明したが、それに限定されるものではなく、たとえ
ばＢｉ−ＣＭＯＳ型の半導体集積回路装置にも適用でき
る。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
【００３７】すなわち、電源ラインにおける電圧変動や
重畳ノイズによる半導体集積回路装置の誤動作を生じ難
くすることができる、という効果が得られる。
重畳ノイズによる半導体集積回路装置の誤動作を生じ難
くすることができる、という効果が得られる。
【図１】本発明の技術が適用された半導体集積回路装置
の一実施例を示す回路図
の一実施例を示す回路図
【図２】本発明の半導体集積回路装置に内蔵される定電
圧回路の一例を示す図
圧回路の一例を示す図
【図３】本発明の半導体集積回路装置における外部電源
電圧および内部電源電圧の状態を示す図
電圧および内部電源電圧の状態を示す図
【図４】本発明による半導体集積回路装置の別の実施例
を示す回路図
を示す回路図
【図５】従来の半導体集積回路装置の概略構成を示すブ
ロック図
ロック図
【図６】従来の半導体集積回路装置における各部の電源
電圧の変化状態を例示する図
電圧の変化状態を例示する図
１ 半導体集積回路装置 １１ 論理入力回路 １２ 内部論理回路 １３ 論理出力回路 １４ 端子 １５，１６ 内蔵定電圧回路 ２ プリント回路基板 ２１ 電源ライン ３ 外部電源 Ｖｃ１ 外部から半導体集積回路装置に供給される電源
電圧 Ｖｃ２ 半導体集積回路装置内の各回路に供給される電
圧
電圧 Ｖｃ２ 半導体集積回路装置内の各回路に供給される電
圧
Claims (2)
- 【請求項１】 半導体集積回路装置内に定電圧回路を内
蔵させ、この内蔵定電圧回路によって安定化された電源
電圧で上記半導体集積回路装置内の論理回路を動作させ
ることを特徴とする半導体集積回路装置。 - 【請求項２】 半導体集積回路装置内に２種類の定電圧
回路を内蔵させるとともに、上記半導体集積回路装置内
での電源供給を入力回路および出力回路と内部論理回路
の２系統に分けて行なわせることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249200A JPH06104720A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249200A JPH06104720A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104720A true JPH06104720A (ja) | 1994-04-15 |
Family
ID=17189401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249200A Pending JPH06104720A (ja) | 1992-09-18 | 1992-09-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717359A (en) * | 1995-04-14 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having elongated fixed potential lines to reduce noise on the lines |
| US6000829A (en) * | 1996-09-11 | 1999-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit capable of compensating for flucuations in power supply voltage level and method of manufacturing the same |
| KR100466937B1 (ko) * | 1997-04-17 | 2005-04-06 | 삼성전자주식회사 | 반도체메모리장치 |
-
1992
- 1992-09-18 JP JP4249200A patent/JPH06104720A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717359A (en) * | 1995-04-14 | 1998-02-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having elongated fixed potential lines to reduce noise on the lines |
| US6000829A (en) * | 1996-09-11 | 1999-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit capable of compensating for flucuations in power supply voltage level and method of manufacturing the same |
| US6367061B1 (en) | 1996-09-11 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and manufacturing method therefor, semiconductor macro cell and automatic layout method therefor, and mask processing method |
| KR100466937B1 (ko) * | 1997-04-17 | 2005-04-06 | 삼성전자주식회사 | 반도체메모리장치 |
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