JPH06104742A - プログラム式高速ディジタル・フェーズ・ロック・ループ - Google Patents

プログラム式高速ディジタル・フェーズ・ロック・ループ

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JPH06104742A
JPH06104742A JP5144467A JP14446793A JPH06104742A JP H06104742 A JPH06104742 A JP H06104742A JP 5144467 A JP5144467 A JP 5144467A JP 14446793 A JP14446793 A JP 14446793A JP H06104742 A JPH06104742 A JP H06104742A
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は、製造時の変動と環境の変動
に無関係な固定した帯域幅を有する、改良されたディジ
タル・フェーズ・ロック・ループを提供することであ
る。 【構成】 本発明によれば、製造時の変動と環境の変動
に無関係な固定した帯域幅を有する改良されたディジタ
ル・フェーズ・ロック・ループ（ＤＰＬＬ）が提供され
る。このＤＰＬＬの帯域幅は、そのモジュールの遅延伝
播すなわち「シリコン速度」を監視することによって最
適化される。この情報は、帯域幅調整器によって、フェ
ーズ・ロック・ループ内の低域フィルタの特性を制御す
るのに使用される。このフェーズ・ロック・ループはま
た、リタイミング・クロックの位相シフトをユーザが制
御できるようにプログラミング可能である。第２のスレ
ーブのディジタル制御発振器の位相シフトを使用して、
受信されたデータのリタイミングを行う。この位相シフ
ト制御を用いると、ユーザが、リタイミング・ラッチの
位相シフトを制御できるようになる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、全般的にはフェーズ・
ロック・ループ（ＰＬＬ）を使用するディジタル通信シ
ステムに関し、具体的には、製造工程の変動または環境
の変動と無関係な固定した帯域幅を有し、リタイミング
・クロックの位相シフトをユーザが制御できるようにプ
ログラミング可能な、改良された高速ディジタル・フェ
ーズ・ロック・ループ（ＤＰＬＬ）に関する。
【０００２】
【従来の技術】ディジタル通信システムは、ネットワー
ク内で接続されたコンピュータなどの様々なディジタル
装置間だけでなく、より伝統的な電子通信においても、
リンクを提供する。たとえば、次世代のセルラ電話シス
テムは、ディジタル式になる見込みであり、完全ディジ
タル高解像度テレビジョン標準規格案が、現在検討中で
ある。どの分野においても、受信されたパルスのジッタ
率を最小にし、これによって、受信されたディジタル送
信のビット誤り率（ＢＥＲ）を実質的に低下させること
が重要である。
【０００３】従来は、フェーズ・ロック・ループ（ＰＬ
Ｌ）が、通信システムの精密な同調に使用されてきた。
ＰＬＬの原理は、シリコン基板上の集積回路（ＩＣ）と
して製造されるディジタル・フェーズ・ロック・ループ
（ＤＰＬＬ）の形でディジタル通信システムに適用され
てきた。その製造工程で、ＤＰＬＬチップに微妙な変動
が導入される可能性がある。順次ディジタル論理設計で
は、タイミング変動がモジュールの機能を変化させな
い。セットアップ時間とホールド時間が満たされる限
り、諸要素中での伝播遅延は設計にとって重要でない。
しかし、タップ付き遅延線を使用する高速ディジタル・
フェーズ・ロック・ループ（ＤＰＬＬ）の性能特性は、
伝播遅延から大きな影響を受ける。製造時の変動と環境
の変動を考慮する時、最良の場合と最悪の場合の伝播遅
延の間で３倍の変動が観察されることもまれではない。
【０００４】これらのＤＰＬＬが工程変動に遭遇する際
に、性能特性が変化する。具体的にいうと、ループの帯
域幅が変化する。これは、データ伝送システムに許容で
きる以上のビット誤り率（ＢＥＲ）をもたらして、その
デバイスの性能を低下させる可能性がある。アナログ領
域では、ポテンショメータや可変コンデンサなどの調節
可能部品を使用することによってこれらの変動を補償し
ている。ＤＰＬＬの場合、新しい技法を使用しなければ
ならない。
【０００５】米国特許第４６２６７９８号明細書では、
リング内の遅延要素の数を制御することによってＰＬＬ
内のリング発振器の周波数を調節する、フェーズ・ロッ
ク・ループを開示している。この特許では、この制御の
ためにアナログ回路を使用しており、したがって、この
手法は、超大規模集積（ＶＬＳＩ）技法を使用して簡単
に実施できるわけではない。同様の手法が、米国特許第
４０５２６７３号でも採用された。米国特許第４６７７
６４８号明細書と米国特許第４９７２４４４号明細書で
は、ＤＰＬＬ内で使用される遅延線の使用を開示してい
る。これらの設計は、非ゼロ復帰（ＮＲＺ）コードに依
存し、固定した低域フィルタ要素を有する。厳格なジッ
タ転送要件が存在しない応用分野には、米国特許第４６
７７６４８号明細書と米国特許第４９７２４４４号明細
書のＤＰＬＬが適している。しかし、ジッタ転送をでき
る限り最小にしなければならない応用分野では、絶対的
に安定しており、ＶＬＳＩ製造に適した１００％ディジ
タル式の設計が求められている。
【０００６】
【発明が解決しようとする課題】本発明の目的は、製造
時の変動と環境の変動に無関係な固定された帯域幅を有
する、改良されたディジタル・フェーズ・ロック・ルー
プを提供することである。
【０００７】本発明のもう１つの目的は、リタイミング
・クロックの位相シフトをユーザが制御できるようにプ
ログラミング可能な、ディジタル・フェーズ・ロック・
ループを提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、モジュ
ールの遅延伝播すなわち「シリコン速度」を監視するこ
とによってＤＰＬＬ帯域幅が最適化される。この情報
は、帯域幅調整器が、フェーズ・ロック・ループ内の低
域フィルタの特性を制御するのに使用する。本発明は、
受信データのリタイミングに使用される第２のスレーブ
のディジタル制御発振器の位相シフト制御も提供する。
この位相シフト制御を用いると、ユーザは、リタイミン
グ・ラッチの位相シフトを制御できるようになる。
【０００９】
【実施例】ここで図面を参照し、具体的には図１を参照
すると、本発明によるディジタル・フェーズ・ロック・
ループ（ＤＰＬＬ）１０の全体設計が、ブロック図の形
で示されている。少なくとも１つの位相検出器、低域フ
ィルタおよび電圧制御式発振器を必要とする従来型の二
次ＰＬＬと同様に、このＤＰＬＬは、入力データを受け
取る位相検出器１２、位相検出器１２の出力をフィルタ
する低域フィルタ１４、および水晶発振器１７から精密
周波数基準を受け取り、線１８上に位相検出器１２への
帰還クロック信号を生成するディジタル制御発振器（Ｄ
ＣＯ）１６を含む。
【００１０】本発明は、この基本設計の２つの特徴に対
処することによって、ＤＰＬＬの性能を最適化する。第
１に、本発明は、ＤＰＬＬ帯域幅を製造工程、温度およ
び電力の変動と無関係にすることによって、ＤＰＬＬ帯
域幅を最適化する。第２に、位相シフト制御を提供し
て、ユーザがリタイミング・ラッチの位相シフトを制御
できるようにする。
【００１１】最適化された帯域幅を達成するには、ＤＰ
ＬＬが、論理ゲート中での伝播遅延を知らなければなら
ない。これは、モジュールの「シリコン速度」と称し、
モジュール速度モニタ２０によって決定される。このモ
ニタは、この情報を使用して、低域フィルタ１４の低域
フィルタ特性を調節する。また、「速度」標識を使用し
て、位相訂正に使用する最後の遅延要素を決定する。シ
リコンの速度が変化するに伴って、１クロック・サイク
ルをカバーするのに必要な遅延要素の数も変わる。モジ
ュール速度モニタ２０は、遅延列またはリング発振器の
スナップショットをとり、完全な１クロック周期をカバ
ーするのに必要な遅延要素の数を決定する。これは、受
信データ速度に近い速度で走行中のシステム・クロック
と、遅延列内の対応する遅延要素に接続された複数のラ
ッチの助けによって行われる。これらのラッチは、遅延
列の遅延版を非同期にラッチし、これによって、図２に
示す２進の"１"と"０"の大きなレジスタ列を生成する。
たとえば、図２に示したレジスタ内容００００ｘ１...
１１１００の場合、１クロック周期をカバーするのにｎ
＋２個の遅延要素を要する。リング発振器を監視するに
は、複数のスナップショットと追加の計算が必要になる
はずである。この情報は、符号化され、低域フィルタ１
４に送られ、その結果、これを用いて、ＤＣＯ１６を形
成する遅延列またはリング発振器内で使用される遅延要
素の数が決定できるようになる。さらに、この情報は、
帯域幅調整器２２にも送られる。帯域幅調整器２２は、
この値を動的に変換した後に、低域フィルタ１４上のも
う１つの部分に供給し、その結果、このループの動力学
が調節できるようになる。
【００１２】低域フィルタ１４は、いつ位相調節を行う
べきか時をＤＣＯ１６に知らせることによって、ＤＰＬ
Ｌの速度を調節する。位相検出器１２は、遅れ／進み情
報を提供し、この情報は、低域フィルタ１４内のアップ
ダウン・カウンタに供給される。アップダウン・カウン
タが、帯域幅調整器２２によって決定される限界または
閾値に達すると、低域フィルタが、ＤＣＯ１６に位相調
節を行わせる。この位相調節は、新しい遅延要素を選択
することによって遅延列内で行われる。ＤＣＯ１６をリ
ング発振器として実施する場合、これは、遅延要素をそ
のリングに瞬間的に追加または削除することによって行
われる。
【００１３】ループが固定した帯域幅を有するために
は、帯域幅調節器が、低域フィルタのカウンタ閾値を動
的に調節しなければならない。最も簡単な変換は、所定
の値を超える遅延サイズに対してある閾値を選択し、そ
の所定の値未満の遅延サイズに対して別の閾値を選択す
ることである。この手法によれば、必要ハードウェアが
最小になるが、帯域幅は完全には最適化されない。した
がって、本発明の好ましい実施例では、下記の変換テー
ブルに類似の参照テーブルを使用する。
【表１】
【００１４】このテーブルから、モジュールが高速にな
る（すなわち遅延要素が多くなる）ほど、位相訂正を行
うのに必要な閾値が減少することがわかる。言い換える
と、高速モジュールに対する各位相訂正は小さいので、
低い閾値が低域フィルタ１４に供給される。これを用い
ると、異なるシリコン速度で同一の位相訂正特性が得ら
れるようになる。
【００１５】図１に示したＤＰＬＬは、第２のスレーブ
のディジタル制御式発振器（ＤＣＯ）２４も含む。この
ＤＣＯは、その基準としてシステム・クロックを受け取
り、位相シフタ２６によって制御される。位相シフタ２
６は、モジュール速度モニタ２０を読み取り、位相オフ
セット制御ワードを作成する。これをＤＣＯ２４が使用
して、位相オフセット・サンプリング・クロックを生成
し、それがリタイミング・ラッチ２８に供給される。し
たがって、リタイミング・ラッチ２８は、元のクロック
の位相シフト版を用いて入力データをリタイミングす
る。この設計は、ゼロ復帰（ＲＺ）コードのリタイミン
グに特に有用であるが、非ゼロ復帰（ＮＲＺ）コードに
使用することもできる。ＰＬＬクロックの反転版を選択
するのではなく、ＮＲＺコードを用いるこの手法を使用
する理由の１つは、リタイミング・クロックが厳密に制
御されたデューティ・サイクルを有していない可能性が
あることである。この手法を用いると、正確に５０％の
デューティ・サイクルに対して依存しなくてもすむよう
になる。
【００１６】図３に示すブロック図は、本発明の１つの
可能な実施態様の詳細を示す図である。位相検出器１２
は、位相検出器回路１２１と１８０度検査回路１２２を
具備し、位相検出器回路１２１と１８０度検査回路１２
２は、どちらも入力データとＤＣＯ１６からの帰還シス
テム・クロックを受け取る。これら２つの回路の出力
は、遅れ／進み生成器１２３に供給される。
【００１７】位相検出器回路１２１は、受信データから
クロック入力を与えられ、ＤＣＯ１６の出力クロックか
らデータ入力を与えられる、Ｄ型ラッチである。第２の
ラッチは、１８０度検査回路１２２として、このＰＬＬ
が１８０度位相外れにならないようにするのを助けるの
に使用される。これは非常に不安定な状態であるが、こ
のラッチは、モジュール電源投入中などに一時的に誤っ
たロックが発生しないことを保証する。これはまた、低
域フィルタが高いフィルタ・レベルにセットされる時よ
り重要になる。この第２のラッチは、クロック入力とし
て同一の受信データを使用するが、ＤＣＯの出力クロッ
クのわずかに遅延された版（たとえば２〜５度）を使用
する。こうすることによって、２つのラッチの間での簡
単な投票方式が可能になる。ＰＬＬが１８０度位相外れ
になる場合、第２のラッチは、位相が合っている場合に
出力するはずの値と反対の値を出力する。これら２つの
Ｄ型ラッチの出力は、遅れ／進み生成器１２３と称する
単純な論理機能内で比較される。通常の位相調節の間
は、第１のラッチの位相情報が使用される。１８０度状
態が発生した場合には、遅れ／進み生成器が、「クロッ
ク進みデータ」状態を強制する。
【００１８】低域フィルタ１４は、進みの場合には増分
し、遅れの場合には減分するアップダウン・カウンタ１
４１を含む。この入力は、位相検出器１２の出力から与
えられる。このカウンタの出力値は、振幅比較器１４２
によって監視される。振幅比較器は、アップダウン・カ
ウンタ１４１が、帯域幅調節器によって指定された閾値
にいつ達するかを監視する。２つの条件、すなわち遅れ
閾値と進み閾値を考慮しなければならない。これは、元
の帯域幅調節器の閾値を使用すること、およびその２の
補数を生成することによって満足される。この機能は、
振幅比較器に含まれる。
【００１９】アップダウン・カウンタ１４１が、遅れ閾
値と等しい出力値を有する時、振幅比較器１４２は、こ
のカウンタをリセットし、第２のアップダウン・カウン
タ１４３を増分させる。アップダウン・カウンタ１４１
が、進み閾値と等しい出力値を有する時、振幅比較器
は、このカウンタをリセットし、第２のアップダウン・
カウンタ１４３を減分させる。第２のアップダウン・カ
ウンタ１４３の２進出力は、ＤＣＯ１６が、正しいクロ
ック位相を選択するのに使用するアドレスである。アッ
プダウン・カウンタ１４３は、モジュール速度モニタ２
０によって事前に条件付けされる。このカウンタは、０
未満に減分する必要を生じた時に、モジュール速度標識
バス上の値を検査し、その値を新しい値として使用す
る。アップダウン・カウンタ１４３は、増分しつつある
時に、現在の値がモジュール速度モニタ２０を超えない
ことを検査する。超えた場合、このカウンタは０にリセ
ットされる。このようにして、継ぎ目のない位相シフト
・ラップ・アラウンド点が作成される。
【００２０】第１のＤＣＯ１６は、２進復号器１６１を
具備し、２進復号器１６１は、アップダウン・カウンタ
１４３から出力を受け取り、クロック位相選択マルチプ
レクサ１６２を制御するための出力を供給する。クロッ
ク位相選択マルチプレクサ１６２は、その入力を、水晶
発振器１７によって駆動される遅延列１７１から受け取
る。図２は、この遅延列の出力がどのように見えるかを
示す図である。この遅延列バスは、クロック位相選択マ
ルチプレクサ１６２に入力されるが、各遅延タップが同
様の容量性負荷を有するように配線されなければならな
い。新しい位相クロックをいつ選択するかにも注意を払
わなければならない。異なる位相を選択する時には、ク
ロック位相選択マルチプレクサ１６２は、そのクロック
の安定したハイ期間または安定したロー期間の間に状態
を変えなければならない。２進復号器１６１は、これを
考慮に入れて設計されている。
【００２１】モジュール速度モニタ２０は、遅延列１７
１の出力のスナップショットをとり、最後の非冗長遅延
要素を見つけることによって、シリコンの速度を測定す
る。遅延列スナップショット２０１は、システム・クロ
ックによってトリガされるレジスタからなる。このレジ
スタの各ビットが、図２に示すように、トリガされた時
の遅延列出力をサンプリングする。遅延ツリー・サイズ
生成器２０２は、このスナップショット・レジスタのビ
ット中で"１"から"０"への遷移を見つけることによっ
て、最後の非冗長遅延要素を決定する。この遷移点は、
非冗長遅延列要素の数として出力される。帯域幅調整器
２２は、この値を使用して、現モジュールのシリコン速
度に必要な帯域幅を維持するのに必要な低域フィルタ１
４の閾値を計算する。前述したように、帯域幅調整器２
２によって行われる閾値の計算は、変換テーブルを使っ
て簡単に実行できる。
【００２２】位相シフタ２６は、遅延ツリー・サイズ生
成器２０２の出力も受け取る。具体的にいうと、位相定
数生成器２６１が、遅延ツリー・サイズを位相オフセッ
ト係数と組み合わせて、位相オフセット生成器２６２用
の制御信号を作成する。この制御信号は、サンプリング
・クロックに所望される位相オフセットを達成するのに
必要な遅延要素の数を表す。位相オフセット生成器２６
２は、位相定数生成器２６１によって出力される必要な
遅延要素の数を、アップダウン・カウンタ１４３の出力
によって示される位相比較クロックの遅延列位置に加え
ることによって、サンプリング・クロックの遅延列位置
を計算する。位相オフセット生成器２６２はまた、選択
されたサンプリング・クロックが非冗長遅延列要素の出
力から選択されることを保証する。復号器２４１は、位
相オフセット生成器２６２の出力をｎ個の選択信号に変
換する。ただし、ｎは、遅延列要素の数であり、選択信
号のうち１つを除くすべてが偽である。真の選択信号に
対応する遅延列要素が、サンプリング・クロックとして
マルチプレクサ２４２によって出力される。
【００２３】位相定数生成器２６１に入力される、サン
プリング・クロックに必要な位相オフセットは、特定の
応用例について必ず一定になるので、これを一般的に指
定することができ、位相シフタ２６が、この一般値を、
必要な遅延要素の数に変換する。この変換は、必要な遅
延要素の数と遅延列サイズを対比した参照テーブルを使
用して達成できるが、単一の設計を、異なる位相オフセ
ットを使用する複数の応用例に適応させるには、複数の
テーブルが必要になるはずである。たとえば、１８０度
位相シフトを伴うＮＲＺコードと９０度位相シフトを伴
うＲＺコードに適応するには、２つのテーブルが必要に
なる。より柔軟な手法として、位相オフセットをクロッ
ク周期の小数として入力することができ、この値に遅延
列サイズをかけて、必要な遅延要素の数を求めることが
できる。特定の位相シフトを行うのに必要な遅延要素の
数が算出されると、その値を、低域フィルタ・ポインタ
によって作成されたポインタに単純に加算する。
【００２４】図４は、本発明によるＤＰＬＬのジッタ転
送のグラフである。図４に示したグラフでは、ＤＰＬＬ
の出力ジッタ振幅と入力ジッタ振幅の比がｄＢ単位で表
され、この比が、ジッタの周波数に対してプロットされ
ている。このグラフから、固定した低域フィルタ閾値の
場合、ＤＰＬＬの帯域幅に大きな変動が存在することが
示される。高周波では、高速モジュールが、低速モジュ
ールよりはるかに多くのジッタをフィルタする。しか
し、低域フィルタ閾値を調節してモジュールのシリコン
速度を補償する時は、高速モジュールと低速モジュール
の間での帯域幅の変動が、無視できる量になる。
【００２５】図５に示したグラフでは、位相変調ジッタ
の振幅が、単位間隔（ＵＩ）で表されている。１ＵＩ
は、ビット周期と等しい。これらの曲線から、高速のシ
リコンは、低周波数でそれほどのジッタ振幅を処理でき
ないことが示される。これは、遅延列の伝播遅延が高速
であるため、各位相シフトが小さくなっているからであ
る。調節器によって低域フィルタ閾値を調節すると、性
能曲線が右に移動する。高周波数での高速モジュールと
低速モジュールの間の性能の差は、量子化の影響による
ものであることに留意されたい。
【００２６】単一の好ましい実施例に関して本発明を説
明してきたが、当業者は、特許請求の範囲の趣旨および
範囲内で変更を加えて本発明を実施できることを理解す
るであろう。
【図面の簡単な説明】
【図１】本発明による帯域幅調整器と位相シフタを有す
るディジタル・フェーズ・ロック・ループ（ＤＰＬＬ）
の概要を示すブロック図である。
【図２】図１に示したＤＰＬＬ内のモジュール速度モニ
タによって行われる遅延要素のスナップショットを示す
タイミング図である。
【図３】図１に示したＤＰＬＬの様々な要素の構造を示
す詳細ブロック図である。
【図４】本発明によるＤＰＬＬのジッタ転送機能を示す
グラフである。
【図５】本発明によるＤＰＬＬのジッタ許容範囲を示す
グラフである。
【符号の説明】
１０ ディジタル・フェーズ・ロック・ループ（ＤＰＬ
Ｌ） １２ 位相検出器 １４ 低域フィルタ １６ ディジタル制御発振器（ＤＣＯ） ２０ モジュール速度モニタ ２２ 帯域幅調整器 ２４ ディジタル制御発振器（ＤＣＯ）（スレーブ） ２６ 位相シフタ ２８ リタイミング・ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・ポール・クリンガー アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ロートンロー ド 14

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ディジタル制御発振器がシステム・クロッ
    ク出力を生成し、位相検出器が前記システム・クロック
    出力を入力ディジタル・データと比較するようにループ
    として接続された、位相検出器、低域フィルタおよびデ
    ィジタル制御発振器と、 フィルタの動的特性を調節するために前記低域フィルタ
    によって使用される第１制御ディジタル・ワードを生成
    する、前記システム・クロック出力に応答して、製造条
    件および環境条件に起因するモジュール速度の変動を決
    定するための速度監視手段と、 前記速度監視手段から前記制御ディジタル・ワードを受
    け取るように接続され、前記低域フィルタによって、前
    記ディジタル制御発振器出力の位相調節をいつ行うべき
    かを決定するための閾値を設定するのに使用される、第
    ２制御ディジタル・ワードを生成するための帯域幅調節
    器手段と、 前記システム・クロックに応答して、サンプリング・ク
    ロックを生成するための第２のスレーブのディジタル制
    御発振器と、 前記低域フィルタと、前記速度監視手段からの前記第１
    制御ディジタル・ワードとに応答して、前記第２のスレ
    ーブのディジタル制御発振器の周波数を制御するための
    プログラム式位相シフタ手段と、 リタイミングされたディジタル・データ出力を生成する
    ために前記サンプリング・クロックによって制御され
    る、入力ディジタル・データを受け取るためのリタイミ
    ング・ラッチ手段とを具備する、単一の半導体チップ上
    に集積されたディジタル・フェーズ・ロック・ループ・
    モジュール。
  2. 【請求項２】前記ディジタル制御発振器が、 精密周波数基準信号を生成する水晶発振器と、 前記水晶発振器に接続され、異なる遅延を有する複数の
    精密周波数基準信号を出力する、遅延列と、 前記遅延列から前記複数の精密周波数基準信号を受け取
    るように接続されたクロック位相選択マルチプレクサ手
    段と、 前記ディジタル制御発振器の出力として前記複数の精密
    周波数基準信号のうちの１つを選択するため、前記低域
    フィルタに応答して、前記クロック位相選択マルチプレ
    クサ手段用の制御信号を生成するための復号器手段とを
    具備することを特徴とする、請求項１に記載のディジタ
    ル・フェーズ・ロック・ループ・モジュール。
  3. 【請求項３】前記速度監視手段が、 前記遅延列の状態を周期的にサンプリングするように前
    記遅延列に接続された遅延列スナップショット手段と、 前記遅延列スナップショット手段に接続され、前記遅延
    列内の最後の非冗長遅延要素を決定し、前記第１制御デ
    ィジタル・ワードを生成するための遅延ツリー・サイズ
    生成器手段とを具備することを特徴とする、請求項２に
    記載のディジタル・フェーズ・ロック・ループ・モジュ
    ール。
  4. 【請求項４】前記プログラム式位相シフタ手段が、 前記第１制御ディジタル・ワードを位相オフセット係数
    と組み合わせて、前記サンプリング・クロックに所望さ
    れる位相オフセットを達成するのに必要な遅延要素の数
    を表す制御信号を生成するための、位相定数生成器手段
    と、 前記位相定数生成器手段からの前記制御信号に応答し
    て、必要な遅延要素の数を、前記低域フィルタの出力に
    よって示される遅延列位置に加算することによって、サ
    ンプリング・クロックの遅延列位置を計算するための、
    位相オフセット生成器手段とを具備することを特徴とす
    る、請求項３に記載のディジタル・フェーズ・ロック・
    ループ・モジュール。
  5. 【請求項５】前記第２のスレーブのディジタル制御発振
    器が、 前記遅延列から前記複数の精密周波数基準信号を受け取
    るように接続された、第２クロック位相選択マルチプレ
    クサ手段と、 前記サンプリング・クロックとして前記複数の精密周波
    数基準信号のうちの１つを選択するため、前記位相オフ
    セット生成器手段に応答して、前記第２クロック位相選
    択マルチプレクサ手段用の制御信号を生成するための第
    ２復号器手段とを具備することを特徴とする、請求項４
    に記載のディジタル・フェーズ・ロック・ループ・モジ
    ュール。
  6. 【請求項６】前記低域フィルタが、 前記位相検出器からの遅れ状態出力に応答してカウント
    を増分し、前記位相検出器からの進み状態出力に応答し
    てカウントを減分するための、第１アップダウン・カウ
    ンタ手段と、 前記第１アップダウン・カウンタ手段によって累計され
    たカウントを監視し、前記カウントが、進み閾値または
    遅れ閾値のどちらかと等しい時に、前記第１アップダウ
    ン・カウンタ手段をリセットするための、振幅比較器手
    段と、 前記振幅比較器手段に応答して、前記遅れ閾値が前記第
    １アップダウン・カウンタ手段のカウントと等しくなっ
    て前記第１アップダウン・カウンタがリセットされる時
    にカウントを増分し、前記進み閾値が前記第１アップダ
    ウン・カウンタ手段のカウントと等しくなって前記第１
    アップダウン・カウンタがリセットされる時にカウント
    を減分するための第２アップダウン・カウンタ手段とを
    具備し、前記第２アップダウン・カウンタ手段によって
    累計されたカウントが、前記遅延列位置として前記位相
    オフセット生成器手段に供給されることを特徴とする、
    請求項４に記載のディジタル・フェーズ・ロック・ルー
    プ・モジュール。
  7. 【請求項７】前記第２アップダウン・カウンタ手段が、
    前記速度監視手段によって事前に条件付けされ、その結
    果、前記第２アップダウン・カウンタ手段が、０の値を
    超えて減分する必要を生じた時には、前記第１制御ディ
    ジタル・ワードの値を検査し、その値を新しい値として
    使用し、前記第２アップダウン・カウンタ手段が、増分
    中の時には、前記第１制御ディジタル・ワードを検査し
    て、その現在のカウントが前記第１制御ディジタル・ワ
    ードを超えるかどうかを判定し、超える場合には、前記
    第２アップダウン・カウンタが、０にリセットされるこ
    とを特徴とする、請求項６に記載のディジタル・フェー
    ズ・ロック・ループ・モジュール。
  8. 【請求項８】前記位相検出器が、 前記システム・クロックと前記入力ディジタル・データ
    とに応答して、前記システム・クロックと前記入力ディ
    ジタル・データの間の位相差を示す出力信号を提供する
    ための位相検出器回路手段と、 前記システム・クロックの前記遅延版と前記入力ディジ
    タル・データとに応答して、前記システム・クロックの
    遅延版と前記入力ディジタル・データの間の位相差を示
    す出力信号を提供するための１８０度クロック回路手段
    と、 前記位相検出器回路手段と前記１８０度クロック回路手
    段とに応答して、１８０度位相外れ状態が検出された時
    にクロック進みデータ状態を強制するための進み／遅れ
    生成器手段とを具備することを特徴とする、請求項６に
    記載のディジタル・フェーズ・ロック・ループ・モジュ
    ール。
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