JPH0610791B2 - データバスの保証のための方法および装置 - Google Patents

データバスの保証のための方法および装置

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JPH0610791B2
JPH0610791B2 JP1304517A JP30451789A JPH0610791B2 JP H0610791 B2 JPH0610791 B2 JP H0610791B2 JP 1304517 A JP1304517 A JP 1304517A JP 30451789 A JP30451789 A JP 30451789A JP H0610791 B2 JPH0610791 B2 JP H0610791B2
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Description

【発明の詳細な説明】 技術分野 この発明は、一般的にはマイクロプロセッサベースの電
子システムのテストおよび障害追跡に関し、かつより特
定的には、メモリエミュレーション技術を用いるマクロ
プロセッサベースの電子システムの核のテストおよび障
害追跡に関する。
発明の背景 消費者用および産業用製品の両方における複雑なマイク
ロプロセッサベースシステムの幅広い利用とともに、回
路の、特にそのようなシステムの核の、故障テストおよ
び診断の自動化が極めて望ましくなった。そのようなシ
ステムの核は、マイクロプロセッサ（μＰ）それ自身、
およびマクロプロセッサが正確に機能するために正確に
相互作用することが必要である関連のエレメント、具体
的にはメモリ、クロック、アドレスバスおよびデータバ
スに関連するということが当該技術においてよく理解さ
れている。テスト装置によって核のエレメントがエミュ
レートされる、いわゆるエミュレーティブテスタが機能
テストに関して一般的となったが、それはそれらが、核
が最小にさえ動作しない場合でも核の詳細な診断を可能
とするからである。
エミュレーティブテスタの１つの型は、ケイ・エス・バ
ースカー（Ｋ．Ｓ．Ｂｈａｓｋａｒ）などに発行されか
つジヨン・フルーク・マニュファクチャリング・カンパ
ニー・インコーポレーテッド（Ｊｏｈｎ Ｆｌｕｋｅ
Ｍｆｇ． Ｃｏ．，Ｉｎｃ．）に譲渡された、米国特許
第４，４５５，６５４号において説明されたテスタによ
って例示される、マクロプロセッサエミュレータであ
る。そのシステムにおいては、ＵＵＴ μＰを除去しか
つテストシステムをＵＵＴのμＰソケットを介して接続
することによってＵＵＴへの接続がなされる。
別の型のエミュレーティブテスタはＲＯＭ（またはメモ
リ）エミュレータである。ＲＯＭはＵＵＴデータおよび
アドレスバスと直接交信し、かつＲＯＭソケットのピン
構成は比較的簡単であるので、ＲＯＭエミュレーション
は望ましいと考えられる。ＲＯＭエミュレータはμＰの
ソフトウェア設計および動作検証における利用について
よく知られているけれども、故障検出および診断のため
にはごく最近用いられるようになったばかりであり、な
ぜならばテスト装置をそれが受取るテスト結果と同期さ
せるために、典型的には同期信号が利用できないからで
ある。１９８８年２月１９日に出願された、エム・エイ
チ・スコット（Ｍ．Ｈ．Ｓｃｏｔｔ）などの、米国特許
出願第０７／１５８．２２３号、「マイクロプロセッサ
ベースの電子システムのテストおよび故障追跡のための
メモリエミュレーションの方法およびシステム」 （MEMORY EMULATION METHOD AND SYSTEM FOR TESTING A
ND TROUBLESHOOTING MICROPROCESSORBASED ELECTRONIC
SYSTEMS）において、この問題の解決法が開示され、か
つここに引用によって十分に援用される。そのテストシ
ステムは、μＰベースのメインフレームおよびインタフ
ェースポッド（ｐｏｄ）を含み、それはまたμＰとＵＵ
Ｔのメモリソケットとの両方に接続されるμＰベースの
システムを同様に含む。インタフェースポッドは、興味
のあるバスサイクルの間に微細分解能同期信号パルスを
供給するためにＵＵＴ μＰに接続される特別な論理回
路を含み、それは先行技術のμＰエミュレーションによ
って提供されるそれと同じぐらい効果的である十分な障
害追跡故障分離を提供し、なぜならばμＰから抽出され
た高分解能同期パルスはメモリソケットでアドレスおよ
びデータバスからモニタされる信号を分離しかつ評価す
るために、μＰ接続からであるのと同じ容易さで用いら
れることができるからである。また、その出願において
開示されたように、ＲＯＭエミュレーションはメモリエ
ミュレーション（たとえば、いずれのメモリまたはメモ
リの一部のエミュレーション）に一般化してもよく、な
ぜならばμＰベースのシステムにおける傾向は、ＲＡＭ
を増やし、一方ＲＯＭを減らし、さらにＲＡＭで代替と
することによってＲＯＭを完全に除去することであるか
らである。それゆえ、まだ生産されてはいないが、それ
にもかかわらず、電子マクロプロセッサベースシステム
アーキテクチャにおける現在の傾向に照らして予期でき
るシステムをテストするように、適切にテストシステム
が一般化されなければならない。
異なるテスト手順によって提供される機能性の確実性の
異なる程度を示す用語間の区別を理解することが重要で
あろう。ここで用いられる「検証(verification)」とい
う用語は、行なわれるべき後の手順を可能とするのに十
分である機能性の最小レベルを少なくとも確かめること
を示す。
「保証（または確証、妥当性検査ないし確認）(validat
ion)」という用語は、もし故障が見い出されなければ、
保証された全体の構成が十分機能する(functional)と考
えられてもよいということを示す。「テスト(test)とい
う用語は、すべての存在する故障が見い出されるであろ
うけれども必ずしも分離または識別されない手順を示す
ために用いられる。ここで用いられる「診断(Diagnosi
s)」は、すべての故障が見い出されかつ識別されること
を示す。
ここに援用により引用される、ポルストラ（Ｐｏｌｓｔ
ｒａ）などによる、上記で述べられた同時係属中の出
願、「マイクロプロセッサベースのシステムの診断を自
動化するための核テストインタフェースおよび方法」(K
ERNEL TESTING INTERFACE AND METHOD FOR AUTOMATING
DIAGNOSTICS OF MICROPROCESSOR-BASED SYSTEM)におい
て開示されたように、高度に自動化されたテストおよび
診断システムおよび方法が提供され、そこにおいてデー
タバスはアドレスバステストおよび診断の動作に先立っ
て単に検証される。検証はデータバスの十分な機能性の
より低い程度の確実性を提供し、なぜならば、検証にと
って、データバスは、アドレスバスのテストおよび診断
を実行するのに十分に機能的である(functional)かどう
かを決めるのに必要な程度まで動作(exercise)およびテ
ストされるからである。特定的には、データバス線の少
数のみが正しく機能しなければならない。データバスの
テストよりも検証を行なう理由は、同時係属中のポルス
トラなどの出願において開示されたように、ＵＵＴの核
の完全な診断を行なうために必要とされる時間を減じる
ためである。テストの単一の最も遅いエレメントは、上
位のデータバスのテストであり、それはデータバスのテ
ストおよび診断のためにテストシステムのオペレータに
よる手動のプロービング(probing)を必要とした。メモ
リエミュレーションによるテストの間に、核の状態を反
映する信号がエミュレーションメモリによってアドレス
から収集される。それゆえ、データバスが正しく機能し
ない限り、そのような信号は見い出された故障がデータ
バスまたはアドレスバス上に存在するかどうかについて
曖昧であろう。アドレスバスのテストはプロービングを
必要とせず、かつ時間をあまり必要とせず、かつ故障が
見い出されなければ、データバスおよびアドレスバスの
両方が十分に機能的であると見い出されるであろう。し
たがって、アドレスバスのテストの後にかつそれから核
内の何らかの点において故障が示されたときのみ、デー
タバスのゲストを行なうことが所望である。さらに、プ
ロービングを排除できることが所望なままであり、なぜ
ならばそれは時間がかかり、かつテストシステムのオペ
レータの側により多い技術を必要とするからである。
発明の目的 したがって、この発明の目的は、データバスの線をプロ
ーブする要件なしにデータバス保証を行なうマイクロプ
ロセッサベースのシステムをテストするための装置を提
供することである。
この発明の別の目的は、プロービングなしに被テストマ
イクロプロセッサベースシステムの全体のデータバスの
保証のための方法を提供することである。
この発明のさらなる目的は、マイクロプロセッサベース
のシステムをテストするための装置において、もしデー
タバスにおいて故障が報告されなければ、データバス診
断に先立ってアドレスバステストおよび診断が行なわれ
ることを可能とするためのデータバスの前進／非前進(g
o/no go)テストとして機能するであろうテスト刺激ルー
チンを提供することである。
この発明のさらに別の目的は、マイクロプロセッサベー
スのシステムをテストするための装置において、保証ル
ーチンのプロセスにおいて故障が見い出されなければ、
データバス診断のための必要性を除去する保証ルーチン
を提供することである。
発明の開示 この発明は、メモリエミュレーションによってマイクロ
プロセッサベースのシステムの核のデータバスのテスト
および保証のための装置に向けられ、それはデータバス
の保証のための方法を含む。第１に、ロード動作が行な
われて、データバス内の線の数の２分の１に等しい数の
ビットを含む第１のビットパターンをデータバスの第１
の複数個の線上に強制する。次に、ロード動作が第２の
ビットパターンに行なわれ、それは残余のデータバス線
によって構成される第２の複数個のバス線を介する前記
第１のビットパターンの補数(complement)である。そう
すると、第１および第２のビットパターンが比較され、
かつもし第２のビットパターンが第１のビットパターン
の補数でなければ信号が発生される。これらのステップ
は好ましくは多数回繰返される。それから、類似の態様
で、データバス内の第３の複数個の線を介してデータバ
ス内の線の数の２分の１に等しい数のビットを含む第３
のビットパターンのロード動作が行なわれ、かつデータ
バス線の残余のものによって構成される第４の複数個の
バス線を介して第３のビットパターンの補数でない第４
のビットパターンのロード動作である。それから前記第
３および第４のビットパターンが第３のビットパターン
の補数でなければ信号が発生される。これらのステップ
もまた好ましくは多数回繰返される。データバスはそれ
から比較の結果に基づいて保証され得る。
明らかなように、おそらく単一の動作において、第１お
よび第２のパターンが同時にロードされることができ、
それは便利であり、第３および第４のパターンでも可能
なとおりである。しかしながら、もし第２および第４の
パターンがストアされるよりもむしろ第１および第３の
パターンからそれぞれ発生されれば、そうすることは便
利でないかもしれない。
マイクロプロセッサベースのシステムの該をテストする
ための装置においてこのルーチンを実現化することによ
って、データバスが完全に保証されることができ、かつ
全体のテスト手順が大きく促進されることができ、なぜ
ならば、もし故障が報告されなければデータバス線のプ
ロービングのための必要性を保証ルーチンが除去するか
らである。
この発明の上記のおよび他の目的は、添付の図面を参照
してこの発明の以下の詳細な説明から当業者には明らか
となるであろう。
この発明を実施する最良のモード 概要 この発明の概要として、第１図を参照すると、ＵＵＴ１
４に接続されたテスト装置は、メインフレームプロセッ
サ１０を含み、それはコンパクトなハウジング内に配置
されかつキーボード２０、プローブ３２およびディスプ
レイ２２、インタフェースポッド１２、同期モジュール
アダプタ１５０およびＵＵＴ１４のメモリ構成に依存し
て少なくとも１つのメモリモジュール１００（２つが示
される）を含む同期モジュール１５０を含む。メモリモ
ジュール（単数または複数）は多重導体ケーブル９２お
よびＵＵＴメモリソケット７２に対応するプラグによっ
てＵＵＴに接続する。第２図は第１図において示される
システムの相互接続を略図的に示し、複数個のハウジン
グ内の装置の好ましい配列を示す。システムの素子の特
定の明確な表示が、オペレータの便宜のために好ましく
示されるが、示されるよりもより多いまたはより少ない
素子にパツケージされ得ることを理解するべきである。
たとえば、ポッドはメインフレームと同じハウジング内
に全体が含まれ得る。第２図において、メモリモジュー
ルはＵＵＴメモリのために電気的に代用され、それは物
理的起き換えかまたはＵＵＴメモリを不能化する下での
並列接続によってであり、同期モジュールがＵＵＴ回路
内の適所に残されるμＰに接続されることもまた注目さ
れる。
この発明の保証ルーチンは、刺激ルーチンを含み、それ
は、データバス、または、保証されるべきデータバスの
一部の半分の幅であるビットパターンを、言わば、デー
タバスのまたはそれの一部の下位の線を介して通過させ
ること、および、データバス、またはその一部の上位の
線を介して同じビットパターンまたはそのビットパター
ンの補数を通過させること、およびそれぞれ上位および
下位の線上で受取られたビットパターンを評価してビッ
トパターンが互いの補数であるかまたはそうでないかを
決めることを含む。パターンは両方が真および補のパタ
ーンであるので、評価の異なる結果はデータバスの全体
の幅を保証するのに十分である。
詳細な説明 この発明の上記の短い概要を念頭に置いて、前記の、同
時係属中の出願において説明されたシステムの動作がこ
の発明を構成する向上物の動作を理解するための背景と
して再検討されるであろう。
テストシステムは、バステストプリミティブ、データ刺
激プリミティブおよびアドレス刺激プリミティブを含む
複数個の新規の手順を含み、それは個々の下記に要約さ
れるであろう。これらのプリミティブの各々はμＰベー
スのシステムの核の特定の部分をテストするためのユー
ティリティを有し、かつこの発明に従うシーケンスで利
用されるとき、これまで利用されてきたよりも、より速
い速度でかつより大きなオペレータの便利さを伴ってよ
り高い程度の自動化されたテストおよび診断を可能とす
る。
バステストプリミティブがテスト装置のメインフレーム
内のプログラムによって実行される。バステストプリミ
ティブの主要機能は、μＰが核内で基本的な読出および
書込動作を行なうことができるかどうかを決めることで
ありかつ単一の読出しおよび書込みだけで成ることがで
きる。もし成功であれば、μＰが少なくともメモリ、こ
の場合はエミュレーションメモリにアクセスすることが
でき、データバスを介してビットパターンを受取りかつ
そのビットパターンをアドレスバス上に置き、そこでそ
れがポッドによって受取られかつモニタされることがで
きるということが知られるであろう。しかしながら、テ
スト装置がシグネチャの発生によってデータおよびアド
レスバスの診断を行なうので、好ましい実施例におい
て、バステストプリミティブは、ブートメモリに対応す
るデータおよびアドレスバスの部分を動作させる(exerc
ise)ように設計されたプログラムとして実現される。単
一の動作または動作のシーケンスとして実現されても、
バステストプリミティブがデータおよびアドレスバスを
含む線について、またはこれらの線またはそれらの線の
一部分上に置かれることができるビットの組合わせに関
してさえも徹底的(exhaustive)ではなく、かつこうして
前進／非前進テストとして迅速に機能できることが重要
である。
データ刺激プリミティブは、バステストプリミティブよ
りもμＰの動作性のより低いレベルで実現され、特定的
には、μＰを繰返してリセットすることによってであ
り、その機能はバステストプリミティブの実行に先立っ
てテストされているであろう。リセットで、μＰがブー
トメモリ内の第１の位置にアクセスし、かつそこにスト
アされたビットパターンを検索する。データ刺激はプロ
グラムではないが、しかし各リセットごとにブートメモ
リの第１の位置内のビットパターンを変更することによ
って実行される。この機能はいわゆるベクトル化された
リセットおよびエグゼキュート・オン・リセット型のマ
イクロプロセッサの両方に対して共通であることに注目
することが重要である。いずれの型のμＰでも、メモリ
から検索されたビットパターンがデータバスで通信され
かつアドレスバス上に現われるであろう。リセットの間
に、ブートメモリの第１の位置の初期読出しの間に同期
パルスがμＰによって発生され、それは同期モジュール
によって捕捉され、ポッドへ通信されかつデータバス上
に現われる信号を評価するために用いられ、それはデー
タバス線シグネチャを収集するためのプローピングまた
は非プローピングテストのいずれかによってである。後
者は、チップ選択線をモニタしながら、ビットパターン
の徹底的なデータ刺激シーケンスを用いるバステストに
類似の手順によってなされる。データ刺激シーケンス
は、それが一連の本質的に任意のパターンからなるとい
う意味において徹底的であるが、それらは、それにもか
かわらず、データバスの各線上に特有のジグネチャが発
生されるであろうように選択される。バステストプリミ
ティブの説明でメモリブートスペースに対して言及され
たように、チップ選択線（それはアドレスバス上の高位
ビットの論理関数である）が、ブートスペース位置を介
して循環するときもし１つまたはそれ以上の高位ビット
が予期されるよように０でないときのみ、誤りを反映
し、かつもし１つまたはそれ以上の高位バス線が接地に
連結されていてさえ、前進／非前進テストが通過させら
れるであろう。同じように、予期されるようなチップ選
択信号の存在または不存在が、データ刺激シーケンスを
行なう間に、高位線の１つがラッチされるかどうかを反
映するであろう（たとえば、接地に短絡される）。もし
このテストが通過させられると、データバスの線が別の
データバス線に結ばれた、結線欠陥のみが、残るであろ
う。これは後にプロービングによって診断されることが
できる。しかしながら、この発明に従えば、この点にお
いてデータバスを保証することが好ましく、これによっ
て、もし保証ルーチンによって障害が報告されなけれ
ば、データバスは十分に機能的であるということがわか
るであろう。
データバスのテストまたは診断の後、アドレスバスのテ
ストがデータ刺激プリミティブと同じ刺激シーケンスを
用いて行なわれてもよい。しかしながら、これは、これ
らのビットパターンを用いて読出／書込命令のプログラ
ムされたシーケンスを行なうこと、およびプローブ、ま
たは好ましくは、そこからラッチされたまたは結ばれた
線が推論されてもよい分析(analysis)メモリ内において
のいずれかでシグネチャを収集することによってなされ
る。上記で指摘されたように、アドレス線の徹底的なテ
ストが刺激シーケンスにおける制限された数のビットパ
ターンのみを用いて行なわれることができる。一旦アド
レス線がこうして十分に診断されると、データ線の十分
な診断が可能であろうし、なぜならばデータバス線上に
現れるいずれの欠陥でもがアドレスバス線上にも反映さ
れるであろうからである。アドレスバス線が十分に診断
されたので、気付かれるいかなる故障でもが特定のバス
へ分離されるであろう。エグゼキュート・オン・リセッ
トプロセッサに対して、アドレス刺激プリミティブを行
なうためのプログラムが単一の命令であり得ることに注
目することが役立つ。第１の命令のアドレスに対するブ
ート位置アドレスを見る、ベクトル化されたリセットプ
ロセッサに対して、アドレス刺激プリミティブは典型的
には命令を全く必要とせず、所望のビットパターンはリ
セットベクトル位置でエミュレーションメモリ内に単に
置かれる。
全体のシステムおよび方法の状況において上記で要約さ
れたプリミティブの要点を繰返すと、μＰベースのシス
テムの該のテストを行なうことが所望であるとき、エミ
ュレーションメモリがテストされるべきユニットのメモ
リの代わりを電気的にし、かつ同期モジュールが導体１
４０（第３図）によってμＰのタイミング情報および強
制ピンに接続される。テスト手順が開始されるとき、或
るチェックがなされて下記に詳細に列挙されるであろう
ように、核のエレメントにパワーが供給されたことを確
かめる。それからリセットオーバドライブチェックが行
なわれて、ポッドが実際にμＰのリセットを開始し得る
かどうかが決められ、かつ同期モジュールによってモニ
タされてリセット線が最初に活性状態になりそれから非
活性状態になるかどうかが決められる。μＰの実際のリ
セットはこのステップにおいてチェックされず、しかし
そうするとことができるべきである信号がμＰの適当な
ピンに存在するだけである。
次に、同期モジュールが評価されるμＰのクロック信号
を捕捉する。もしμＰクロック信号がポッドによって受
取られなければ、付加的なチェックがクロックになされ
て、それが遅いかまたは短絡されたか、および強制線上
の信号の予期されない値のためなのかを決める。
この点において、μＰそれ自体上ではテストは行なわれ
なかったが、しかし十分に信号が検証されてそのような
テストが今行なわれてもよいことを決める。これらのテ
ストの最も基本、μＰリセット、がリセット線をオーバ
ドライブしかつアドレスデコーダ８０からのブートメモ
リ位置に対応するチップ選択線上のチップ選択信号を捜
すことによって今なされる。もし成功であれば、ブート
メモリの第１の位置をアクセスするためにアドレスバス
の低位の線上の正しい信号をチェックする目的のために
μＰが再びリセットされるであろう。この手順は今、バ
ステストのシーケンス、および上記で略述されたように
データおよびアドレス刺激プリミティブのシーケンスを
進めるために核の十分は機能性を検証したであろう。も
し今までに行なわれたテストのいずれかが欠陥を示せ
ば、μＰからのリセットよりも複雑または高いレベルの
機能を必要とせずに、特定の核の故障が明白に示された
であろう。上記で略述されたバステストは、それの第１
の（かつおそらく唯一の）サイクルにおいて、核の残
余、読出しおよび書込動作を十分にテストしかつ診断す
るために必要な唯一のさらなる機能を検証するであろ
う。同期モジュールによって発生された高分解能同期パ
ルスのために、興味のあるバスサイクルが分離されるこ
とができ、かつバスの評価が線を動作させることを課さ
れた刺激パターンに応答して発生されたシグネチャに従
って行なわれ得ることもまた考慮されるべきである。た
とえば、ポルストラなどの出願において開示されたよう
に、１２ビットパターンのみが、バスを十分に診断する
ために各線ごとに独特のシグネチャを発生するためにバ
ス内の３２の線を動作させるために刺激プリミティブに
おいて必要であるので、テスト速度のかなり増加が達成
され得る。
第４図を特に参照すると、データバス保証ルーチンは、
エミュレーションメモリからビットパターンをアクセス
することおよびそのパターンをデータバスの部分上に置
くことを含む（４０１）。それからビットパターンの補
数が好ましくはビットパターンからμＰによって発生さ
れ（４０２）、かつデータバスの別の部分上に置かれる
（４０３）。データバスの２つの部分の比較がそれから
比較され（４０４）かつもし２つのビットパターンが互
いに補数でなければ信号が発生される。この結果は直ち
に報告され得るが好ましくはビットパターンのシーケン
スにわたって収集される（４１０）。これらのステップ
は好ましくはパターンの予め定められたシーケンスを介
して繰返される。このシーケンスは動作の単一の連続に
おいて行なわれる必要はなく、しかしステップ４０６な
いし４０９の類似の連続で割込みまたはインタリーブさ
れ得る。
データバスの保証のプロセスは、好ましくはビットパタ
ーンの第２のシーケンスから、データバスの一部上にビ
ットパターンを置くことによって続けられる（４０
６）。前のシーケンスとは異なる、このシーケンスにお
いて、同じビットパターンがデータバスの第２の部分上
に置かれる（４０７）。比較が再びなされ（４０８）、
かつ比較の結果が収集される（４１１）。これらのステ
ップはそれから好ましくはパターンの第２のシーケンス
を介して繰返される（４０９）。
両方のシーケンスが完了されたとき、収集された比較結
果４１０および４１１が評価され、かつもし第１の連続
がすべての補数を報告し、かつ第２の連続が何も報告し
なければ、データバスが保証されたと考えられる。
この発明に従いかつ再び第３図を参照すると、導体１４
０はリセット線および他の線に接続され、その上におい
てＵＵＴ μＰの動作状態（状態ピン）を反映する信号
が現われるであろう。たとえば、８０３８６プロセッサ
上で、これらの線はＨＯＬＤ、ＨＬＤＡ（応答保持）、 ＣＬＫ2、およびＲＥＳＥＴ線であろう。これらの信号
は線１４０を介してバッファ１５２によって受取られ、
かつバスサイクルステートマシン２００への入力として
ケーブル９０を介してポッドへ伝送されるであろう。バ
スサイクルステートマシン２００はメインフレーム１０
の制御の下でこれらの信号に関して論理演算を行なうで
あろうし、それに応答して同期信号を発生する同期パル
ス発生ステートマシン２０２を制御するための制御信号
を発生する。この同期信号はメインフレーム１０へ送ら
れ、それはそこから制御信号を発生し、それは示される
ポッドの様々な部分へ、とりわけアナライザＲＡＭ６２
へ戻される。
アドレス追跡を分析するための機構はバステストプリミ
ティブからの追跡を分析するために用いられるそれと同
じものである。これは、ここに引用により援用される。
この出願の譲受人に譲渡されたジェイ・ポルストラによ
る「メモリアクセスの分析に基づく核回路の自動検証
（AUTOMATIC VERIFICATION OF KERNEL CIRDUITRY BASED
ON ANALYSIS OF MEMORY ACCESSES）」の開示において
より十分に説明される。
この発明の好ましい実施例に従うと、１０ビットパター
ンが２つのシーケンスの各々において用いられる。一方
のシーケンスはビットパターンの各々およびそれの補数
をデータバスの完全な幅上に強制する。これらのパター
ンは、ＨＥＸ表記法において）好ましくは、 ＄ＦＦＦＦ００００ ＄００ＦＦＦＦ００ ＄０Ｆ０ＦＦ０Ｆ０ ＄３３３３ＣＣＣＣ ＄５５５５ＡＡＡＡ ＄ＡＡＡＡ５５５５ ＄ＣＣＣＣ３３３３ ＄Ｆ０Ｆ００Ｆ０Ｆ ＄ＦＦ００００ＦＦ ＄００００ＦＦＦＦ である。
他方のシーケンスは各ビットパターンおよびそのビット
パターンの真の複製（replication）を同じ態様でデー
タバス上に強制するであろう。これらのパターンは好ま
しくは、 ＄ＦＦＦＦＦＦＦＦ ＄００ＦＦ００ＦＦ ＄０Ｆ０Ｆ０Ｆ０Ｆ ＄３３３３３３３３ ＄５５５５５５５５ ＄ＡＡＡＡＡＡＡＡ ＄ＣＣＣＣＣＣＣＣ ＄Ｆ０Ｆ０Ｆ０Ｆ０ ＄ＦＦ００ＦＦ００ ＄００００００００ である。
これらのパターンは、少なくとも１つのパターンによっ
てすべてのデータ線の故障が検出されるであろうことを
保証するように選択される。検出されるであろう故障
は、たとえば、ハイまたはローのままである線および他
の線に結ばれた線である。もしパターンの１つのシーケ
ンスのすべてが相補的に(complementary)高いまたは低
いオーダのビットパターンとして報告されかつ他のシー
ケンスが相補的に高いまたは低いオーダのビットパター
ンとして報告されない場合のみ、データバスが保証され
るであろうから、データバス線の故障がパスとして間違
って報告され得ることはないと保証される。
この保証手順は、４ビット、８ビット、１６ビット、３
２ビットまたはいかなる他の幅のデータバスのプロセッ
サにも同等に適用される。
８０３８６データテストプログラム この発明に従う保証方法およびデータ構成の応用の例と
して、以下の例が８０３８６型プロセッサを含む核のテ
ストに詳細にこの発明を適用させるであろう。この方法
およびデータ構成が多くの異なる型のコンピュータおよ
びデジタル回路に応用可能であるということを心に留め
るべきである。
この発明の方法およびデータ構成を実現するプログラム
は以下のようなものである： 上記の、左端の列において、リスティングは、プログラ
ムの各ステップの間のデータバスの３２の線上に存在す
るであろう（良いＵＵＴにおいて）２進レベルを示す。
示されるように、そのリスティングは８０３８６のすべ
ての３２のデータ線を実際に用いるＵＵＴを表わす。し
かしながら、テストは、上記に示されたように、より少
ないデータ線を用いるＵＵＴに対して効果的である。
「アドレス」の列は、１６進法で、プログラムの各ステ
ップにおいてＵＵＴマイクロプロセッサによってアクセ
スされているアドレスを与える。各アクセスはデータ線
を介してデータの３２ビット＝４バイトをフェッチし、
それゆえアドレスが４バイトの間隔で置かれる。
「ラベル」列は現在の命令のアドレスに対するオプショ
ン記号名を与える。これはアセンブラ言語プログラムに
おいて一般的な実務である。
「オプコード」列は８０３８６マシン命令に対する信号
名を与える。
「オペランド」列はマイクロプロセッサによって取られ
るべき正確な動作をより十分に特定するオペランド（パ
ラメタ）をリストする。
各命令フェッチはデータバスを横切って完全な３２ビッ
トの情報を転送する。そのような転送は１つまたはそれ
以上の完全なまたは部分的な８０３８６命令を含んでも
よい。たとえば、第１の２つの命令「ｎｏｐ」および
「ｍｏｖａｘ，ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ」は
データの第１の３２ビットをともに占める。
命令はまた２つの３２ビットの転送を横切って分割され
るかもしれない。これは「ｘｏｒａｘ，ＹＹＹＹＹＹＹ
ＹＹＹＹＹＹＹＹＹ」命令で理解することができ、それ
は１組の３２ビット内で始まり、しかし別の組内で終わ
る。
プログラムのステップごとの説明は以下のようなもので
ある： １．ｎｏｐ これは８０３８６「動作命令なし」である。それはマイ
クロプロセッサでいかなる機能をも行なわない。それは
スペースをとるためのみに用いられ、それゆえ続く命令
がデータバスの所望の部分内に来るであろう。
２．ｍｏｖａｘ，ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ これは「直ちにロード」命令である。ここで、「ＸＸＸ
ＸＸＸＸＸＸＸＸＸＸＸＸＸ」はポッドによって満たさ
れるテストパターンの上方の１６ビットを表わす。この
命令の効果は１６ビットをプロセッサの「ａｘ」レジス
タ内へ転送することである。パターン「ＸＸＸＸＸＸＸ
ＸＸＸＸＸＸＸＸＸ」はデータ線Ｄ１６ないしＤ３１を
介して転送されることに注意されたい。これは先行の
「ｎｏｐ」命令によって故意に達成される。
３．ｎｏｔａｘ これは「ビットワイズ補数」命令である。それは「ａ
ｘ」レジスタ内のビットの各々を補数比(complement)す
る。この命令の後、「ａｘ」レジスタはテストパターン
「ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ」の補数を含む。
４．ｎｏｐ これは別の「動作なし」命令であり、続く命令をデータ
バスの所望の部分上に位置づけるために含まれる。
５．ｘｏｒａｘ，ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹ これは「非他的ｏｒ直ちに」命令である。ここで、「Ｙ
ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹ」はポッドによって満
たされるテストパターンの下方の１６ビットを表わす。
この命令の効果は、ビット「ＹＹＹＹＹＹＹＹＹＹＹＹ
ＹＹＹＹ」「ａｘ」レジスタの現在の内容と或る方法で
組合わせることである。すなわち、パターンの対応する
ビットに等しかった「ａｘ」のそれらのビットは０の新
しい値を受取るであろうし、等しくなかったそれらのビ
ットは１の新しい値を受取るであろう。この命令が実行
された後に、「ａｘ」は、もしおよび唯一もしそれが前
に値「ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹ」を含んでい
れば、値００００００００００００００００を含むであ
ろう。
この命令に先立って、「ａｘ」はパターン「ＸＸＸＸＸ
ＸＸＸＸＸＸＸＸＸＸＸ」の補数を含んだ。それゆえ、
もし「ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹ」が正確に
「ＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸＸ」の補数であれ
ば、そのときこの命令は０の結果をもたらすであろう。
他の態様では、それは何らかの０でない値をもたらすで
あろう。
パターン「ＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹＹ」がデー
タ線Ｄ００ないしＤ１５、ステップ２において他のパタ
ーンを転送するために用いられたそれからの反対の半
分、を介して転送されることに注目されたい。これは先
行する「ｎｏｐ」命令によって故意に達成される。
６．ｊｚｓｕｃｃｅｓｓ これは「もし０ならばジャンプ」命令である。もし前の
命令の結果が０であれば（すなわち、もしデータテスト
が通過すれば）、この命令は「成功（ｓｕｃｃｅｓｓ）
と示されたアドレスへジャンプするであろう。そうでな
ければ（すなわちもしデータテストが失敗であれば）、
実行は次に続く命令で続くであろう。
「成功」はまさにこの命令をラベルすることに注目され
たい。こうして、もしテストが通過すれが、プロセッサ
は不定にループし、この「もし０ならばジャンプ」命令
を実行するであろう。
７．ｊｍｐｆａｉｌｕｒｅ これは「無条件のジャンプ」命令である。それは実行が
「失敗（ｆａｉｌｕｒｅ）」とラベルされた命令で続く
ことを引き起こす。「失敗」とラベルを貼られた命令は
「成功」アドレス（ＦＦＦＦＦＦＦ８およびＦＦＦＦＦ
ＦＦＣの間）から遠い、アドレスＦＦＦＦＦ８００にお
いてであることに注意されたい。これは故意であって、
参照されたアドレスの追跡を単に調べることによってテ
ストが通過せられたかまたは失敗であったかをポッドが
決めることを可能とする。
８．失敗：ｊｍｐｆａｉｌｕｒｅ この命令はプロセッサが失敗アドレス、すなわちＦＦＦ
ＦＦ８００において無限のループを行なうことを引き起
こす。
プログラムが進むとき、ポッドはアドレスＲＡＭ（ＡＲ
ＡＭ）を用いて、ＵＵＴのアドレス参照の追跡を集め
る。それからそれはアドレスのシーケンスを分析する。
もしそれが「成功」アドレスへのジャンプバックが続
く、一連のシーケンシャルなアクセスを見れば、そのと
きポッドはテストが通過したことを知る。もしそれが何
らかの他のものを見れば（通常、「失敗」アドレスへの
ジャンプ）、ポッドはテストが失敗であったことを知
る。
こうしてこの発明を詳細に十分説明したけれども、この
発明の精神および範囲から逸脱することなく多くの変更
および修正が当業者に明らかであろうことが理解される
であろう。上記で述べられた詳細な説明は例としてであ
り、制限であるとは意図されず、この発明の範囲は前掲
の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
第１図はこの発明を組入れるマイクロプロセッサベース
のテスト装置の図である。 第２図は第１図に示されるシステムの簡易ブロック図で
ある。 第３図は第２図に示される全体のシステムの詳細ブロッ
ク図である。 第４図はこの発明の機能を示す流れ図である。 図において、１０はメインフレームプロセッサであり、
１２はインタフェースポッドであり、２０はキーボード
であり、３２はプローブであり、１５０は同期アダプタ
モジュールであり、１００はメモリモジュールである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ・ジョンソン アメリカ合衆国、ワシントン州、エベリッ ト フォーティーナインス・ドライブ・サ ウスイースト、12908

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】メモリエミュレーションによるマイクロプ
    ロセッサベースの被テストユニット（ＵＵＴ）のデータ
    バスの保証のための方法であって、 ａ．）前記データバス内の第１の複数個の線を介して前
    記データバスの少なくとも一部内の線の数の２分の１に
    等しい数のビットを含む第１のバットパターンのロード
    動作を行なうステップと、 ｂ．）第１の複数個の前記データバス線に対して相補的
    な第２の複数個のバス線を介して前記第１のビットパタ
    ーンの補数である第２のビットパターンのロード動作を
    行なうステップと、 ｃ．）前記第１および第２のビットパターンを比較し
    て、前記第２のビットパターンが前記第２のビットパタ
    ーンの補数であるかどうかを決め、前記第２のビットパ
    ターンが前記第１のビットパターンの補数でないかどう
    かを決めるステップと、 ｄ．）前記データバス内の第３の複数個の線を介して前
    記データバスの少なくとも一部内の線の数の２分の１に
    等しい数のビットを含む第３のビットパターンのロード
    動作を行なうステップと、 ｅ．）前記第３の複数個の前記データバス線に対して相
    補的である第４の複数個のバス線を介して前記第３のビ
    ットパターンの補数ではない第４のビットパターンのロ
    ード動作を行なうステップと、 ｆ．）前記第３および第４のビットパターンを比較し
    て、前記第４のビットパターンが前記第３のビットパタ
    ーンの補数でないかどうかを決めるステップと、 ｇ．）ステップｃ．）およびｆ．）の結果に基づいて前
    記データバスを保証するステップとを含む、方法。
  2. 【請求項２】ステップａ．）ないしｃ．）およびステッ
    プｄ．）ないしｆ．）がシーケンスの回繰返される、請
    求項１に記載の方法。
  3. 【請求項３】前記シーケンスにおけるそれぞれの繰返し
    に対する第１のビットパターンが、 ＄ＦＦＦＦ００００ ＄００ＦＦＦＦ００ ＄０Ｆ０ＦＦ０Ｆ０ ＄３３３３ＣＣＣＣ ＄５５５５ＡＡＡＡ ＄ＡＡＡＡ５５５５ ＄ＣＣＣＣ３３３３ ＄Ｆ０Ｆ００Ｆ０Ｆ ＄ＦＦ００００ＦＦ ＄００００ＦＦＦＦ である、請求項２に記載の方法。
  4. 【請求項４】前記シーケンスでのそれぞれの繰返しのた
    めの第３のビットパターンが、 ＄ＦＦＦＦＦＦＦＦ ＄００ＦＦ００ＦＦ ＄０Ｆ０Ｆ０Ｆ０Ｆ ＄３３３３３３３３ ＄５５５５５５５５ ＄ＡＡＡＡＡＡＡＡ ＄ＣＣＣＣＣＣＣＣ ＄Ｆ０Ｆ０Ｆ０Ｆ０ ＄ＦＦ００ＦＦ００ ＄００００００００ である、請求項２に記載の方法。
  5. 【請求項５】前記第４のビットパターンが前記第３のビ
    ットパターンと同じである、請求項１に記載の方法。
  6. 【請求項６】メモリエミュレーションによるマイクロプ
    ロセッサベースの被テストユニット（ＵＵＴ）のデータ
    バスの保証のための装置であって、 前記データバス内の第１の複数個の線を介して前記デー
    タバスの少なくとも一部内の線の数の２分に１に等しい
    数のビットを含む第１のビットパターンを前記データバ
    ス上に強制し、かつ第１の複数個の前記データバス線に
    対して相補的である第２の複数個のバス線を介して前記
    第１のビットパターンの補数である第２のビットパター
    ンを前記データバス上に強制するための第１の手段と、 前記データバス内の第３の複数個の線を介して前記デー
    タバスの少なくとも一部内の線の数の２分の１に等しい
    数のビットを含む第３のビットパターンを前記データバ
    ス上に強制し、さらに前記第３の複数個の前記データバ
    ス線に対して相補的である第４の複数個のバス線を介し
    て前記第３のビットパターンの補数ではない第４のビッ
    トパターンを強制するための第２の手段と、 前記第１および第２のビットパターンを比較しかつ前記
    第３および第４のビットパターンを比較しさらにもし前
    記第２のビットパターンが前記第１のビットパターンの
    補数でなければかつもし前記第４のビットパターンが前
    記第３のビットパターンの補数でなければ信号を発生す
    るための手段と、 前記比較のための手段によって発生された信号を評価し
    て前記データバスを保証するための手段とを含む、装
    置。
  7. 【請求項７】前記強制のための手段が第１のビットパタ
    ーンのシーケンスの各々および第３のビットパターンの
    シーケンスの各々を前記データバス上に置く、請求項６
    に記載の装置。
  8. 【請求項８】前記シーケンスにおける第１のビットパタ
    ーンが、 ＄ＦＦＦＦ００００ ＄００ＦＦＦＦ００ ＄０Ｆ０ＦＦ０Ｆ０ ＄３３３３ＣＣＣＣ ＄５５５５ＡＡＡＡ ＄ＡＡＡＡ５５５５ ＄ＣＣＣＣ３３３３ ＄Ｆ０Ｆ００Ｆ０Ｆ ＄ＦＦ００００ＦＦ ＄００００ＦＦＦＦ である、請求項７に記載の装置。
  9. 【請求項９】前記シーケンスにおける第３のビットパタ
    ーンが、 ＄ＦＦＦＦＦＦＦＦ ＄００ＦＦ００ＦＦ ＄０Ｆ０Ｆ０Ｆ０Ｆ ＄３３３３３３３３ ＄５５５５５５５５ ＄ＡＡＡＡＡＡＡＡ ＄ＣＣＣＣＣＣＣＣ ＄Ｆ０Ｆ０Ｆ０Ｆ０ ＄ＦＦ００ＦＦ００ ＄００００００００ である、請求項７に記載の装置。
  10. 【請求項１０】前記第４のビットパターンが前記第３の
    ビットパターンと同じである、請求項６に記載の装置。
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