JPH0610800B2 - 非同期信号の同期方法 - Google Patents
非同期信号の同期方法Info
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- JPH0610800B2 JPH0610800B2 JP1260389A JP26038989A JPH0610800B2 JP H0610800 B2 JPH0610800 B2 JP H0610800B2 JP 1260389 A JP1260389 A JP 1260389A JP 26038989 A JP26038989 A JP 26038989A JP H0610800 B2 JPH0610800 B2 JP H0610800B2
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
- G06F15/7835—Architectures of general purpose stored program computers comprising a single central processing unit without memory on more than one IC chip
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は速度の異なるオンチップ・クロッキング・シス
テムを有するチップ内で第１のチップから第２のチップ
にデータを転送するために生成される信号を同期させる
方法に関する。
テムを有するチップ内で第１のチップから第２のチップ
にデータを転送するために生成される信号を同期させる
方法に関する。
Ｂ．従来技術及びその問題点 コンピュータ・システム設計分野の最近の傾向は、コン
ピュータ・システムの基本構成要素を形成する共通ハー
ドウェア構築ブロックに向っている。大抵の場合、これ
らの共通ハードウェア構築ブロックは、プロセッサ、メ
モリ制御ユニット、入出力制御装置及び（又は）バス・
アダプタ等を表わす、製造するのが難しいシングルＶＬ
ＳＩチップ装置である。
ピュータ・システムの基本構成要素を形成する共通ハー
ドウェア構築ブロックに向っている。大抵の場合、これ
らの共通ハードウェア構築ブロックは、プロセッサ、メ
モリ制御ユニット、入出力制御装置及び（又は）バス・
アダプタ等を表わす、製造するのが難しいシングルＶＬ
ＳＩチップ装置である。
製造の問題は主に、極めて規則的なメモリ・チップの構
造と比較して、高密度のロジック・チップの不揃いな構
造又はトポロジーから生ずる。その結果、高密度ロジッ
ク・チップは大量に生産されない限り高価である。しか
しながら、大量生産は同じ部品番号を持つ所要数のチッ
プを生産するためには多くの投入量を要するという不利
点を有する。該チップの生産プロセスにおける避けられ
ない変化やずれのため、生産されたチップの物理的なパ
ラメータ即ち特性は投入量毎に異なる。
造と比較して、高密度のロジック・チップの不揃いな構
造又はトポロジーから生ずる。その結果、高密度ロジッ
ク・チップは大量に生産されない限り高価である。しか
しながら、大量生産は同じ部品番号を持つ所要数のチッ
プを生産するためには多くの投入量を要するという不利
点を有する。該チップの生産プロセスにおける避けられ
ない変化やずれのため、生産されたチップの物理的なパ
ラメータ即ち特性は投入量毎に異なる。
共通の構築ブロック（チップ集合のチップ）の相互接続
によって形成されたコンピュータ・システムの設計で、
種々のチップでの異なる伝達遅延によって生ずる性能の
相違は非常な障害になる。しかしながら、それにもかか
わらず、チップ集合の大量生産は、専用タイプのコンピ
ュータ・システム用だけでなく汎用についてもチップ集
合を用いて果たされる。チップ集合の多重使用の先行条
件は入出力バス制御装置（Ｉ／Ｏバス制御装置）のドメ
イン(domain)における高い柔軟性である。チップ集合の
メンバーであるシングル・チップ・バス制御装置はそれ
ら自身のクロッキング・システムを有する。前述の処理
速度の相違により、協同するチップは通常は非同期のオ
フチップ信号及び異なる長さの位相を有するであろう。
適切なチップ間通信を保証するため、特殊な処置をとる
必要がある。
によって形成されたコンピュータ・システムの設計で、
種々のチップでの異なる伝達遅延によって生ずる性能の
相違は非常な障害になる。しかしながら、それにもかか
わらず、チップ集合の大量生産は、専用タイプのコンピ
ュータ・システム用だけでなく汎用についてもチップ集
合を用いて果たされる。チップ集合の多重使用の先行条
件は入出力バス制御装置（Ｉ／Ｏバス制御装置）のドメ
イン(domain)における高い柔軟性である。チップ集合の
メンバーであるシングル・チップ・バス制御装置はそれ
ら自身のクロッキング・システムを有する。前述の処理
速度の相違により、協同するチップは通常は非同期のオ
フチップ信号及び異なる長さの位相を有するであろう。
適切なチップ間通信を保証するため、特殊な処置をとる
必要がある。
Ｃ．問題点を解決するための手段 本発明の目的は速度の異なるオンチップ・クロッキング
・システムを有するチップ内で生成された非同期の信号
を同期させる方法を提供することである。主に種々のレ
ベルのＩ／Ｏバスを相互接続しなければならないシング
ル・チップＩ／Ｏバス制御装置が同期される必要があ
る。
・システムを有するチップ内で生成された非同期の信号
を同期させる方法を提供することである。主に種々のレ
ベルのＩ／Ｏバスを相互接続しなければならないシング
ル・チップＩ／Ｏバス制御装置が同期される必要があ
る。
同期問題は、データを第１のチップから第２のチップに
転送するために、異なるチップに生成される非同期の信
号を同期させる方法を利用する本発明により解決され
る。本発明は下記のように特徴付けられる。
転送するために、異なるチップに生成される非同期の信
号を同期させる方法を利用する本発明により解決され
る。本発明は下記のように特徴付けられる。
(1)異なるクロッキング・システム（ＢＣＵクロック、
ＣＳクロック）のサイクルは一定の位相関係及び一定の
サイクル比（例えば、１：１、２：１、３：
２、．．．）を有する。
ＣＳクロック）のサイクルは一定の位相関係及び一定の
サイクル比（例えば、１：１、２：１、３：
２、．．．）を有する。
(2)送信チップ（ＢＣＵ）はデータ有効信号（ＴＡＧ
ＵＰ）を同期回路（ＳＣ）に送ることにより有効な送信
データを表わす。
ＵＰ）を同期回路（ＳＣ）に送ることにより有効な送信
データを表わす。
(3)同期回路は非同期のデータ有効信号を送信チップの
クロック・サイクル（Ｃ／ＢクロックＢＣＵ）に同期さ
せ、第１の同期信号（ＢＤＶ）を生成する。
クロック・サイクル（Ｃ／ＢクロックＢＣＵ）に同期さ
せ、第１の同期信号（ＢＤＶ）を生成する。
(4)第１の同期信号はチップを接続するバス（１４、１
４ａ）上のデータを送信チップのクロック・サイクルに
合わせて受信チップ上の第１のレジスタ（ＲＥＧ Ａ）
にラッチするために用いられる。
４ａ）上のデータを送信チップのクロック・サイクルに
合わせて受信チップ上の第１のレジスタ（ＲＥＧ Ａ）
にラッチするために用いられる。
(5)同期回路は更にデータ有効信号を該受信チップのク
ロック・サイクル（Ｃ／ＢクロックＣＳ）に同期させ、
第２の同期信号（ＣＤＶ）を生成する。
ロック・サイクル（Ｃ／ＢクロックＣＳ）に同期させ、
第２の同期信号（ＣＤＶ）を生成する。
(6)第２の同期信号は最後に第１のレジスタ内のデータ
をアクセスし且つこれらのデータを該受信チップのクロ
ック・サイクルに合わせて該受信チップ上の第２のレジ
スタ（ＲＥＧ Ｂ）にラッチするために用いられる。
をアクセスし且つこれらのデータを該受信チップのクロ
ック・サイクルに合わせて該受信チップ上の第２のレジ
スタ（ＲＥＧ Ｂ）にラッチするために用いられる。
(7)第２のレジスタは後続の処理のため該データを該受
信チップのクロック・サイクルの制御の下に供給するた
めに用いられる。
信チップのクロック・サイクルの制御の下に供給するた
めに用いられる。
それゆえ、本発明は適度の費用で同期Ｉ／Ｏバス制御装
置の利点を提供する。
置の利点を提供する。
Ｄ．実施例 第１図は適切なチップ集合のメンバーを形成するシング
ル・チップによりセットアップされるコンピュータ・シ
ステムをブロック表示で示す。プロセッサ・チップ（Ｐ
Ｕ）１は制御プログラム即ち換言すればマイクロプログ
ラムが記憶される制御記憶チップ（ＣＳ）２に接続され
る。随意的に、浮動小数点又はグラフィック動作のよう
な特殊な機能を実行するコプロセッサ・チップ（ＣＯ
Ｐ）８が提供される。更に、シングル・チップ３はキャ
ッシュ（ＣＣＨ）及びキャッシュ制御装置（ＣＣＨ Ｃ
ＴＬ）を含み、チップ５は、メイン・メモリ（ＭＭ）４
の動作を制御するために用いられるメイン・メモリ制御
装置（ＭＭ ＣＴＬ）である。チップ１、３、4/5、８
及び１１はプロセッサ・バス１０により相互接続され
る。
ル・チップによりセットアップされるコンピュータ・シ
ステムをブロック表示で示す。プロセッサ・チップ（Ｐ
Ｕ）１は制御プログラム即ち換言すればマイクロプログ
ラムが記憶される制御記憶チップ（ＣＳ）２に接続され
る。随意的に、浮動小数点又はグラフィック動作のよう
な特殊な機能を実行するコプロセッサ・チップ（ＣＯ
Ｐ）８が提供される。更に、シングル・チップ３はキャ
ッシュ（ＣＣＨ）及びキャッシュ制御装置（ＣＣＨ Ｃ
ＴＬ）を含み、チップ５は、メイン・メモリ（ＭＭ）４
の動作を制御するために用いられるメイン・メモリ制御
装置（ＭＭ ＣＴＬ）である。チップ１、３、4/5、８
及び１１はプロセッサ・バス１０により相互接続され
る。
第１図のシステムはクロッキング・システムを内蔵しな
いチップの全てのタイミングを供給するクロック・チッ
プ（ＣＬＣＫ）６も具備し、コンピュータ・システムに
よっては保守及びサービス機能の提供が可能なものもあ
る。
いチップの全てのタイミングを供給するクロック・チッ
プ（ＣＬＣＫ）６も具備し、コンピュータ・システムに
よっては保守及びサービス機能の提供が可能なものもあ
る。
多くの入出力装置（Ｉ／Ｏ ＤＥＶ）とのプロセッサ・
インタフェースはシステム・バス・アダプタ・チップ
（ＳＢＡ）１１と、チップ集合のメンバーではない少な
くとも１つのバス制御ユニット（ＢＣＵ１、ＢＣＵ１
ａ）１２及び１２ａとを含む。
インタフェースはシステム・バス・アダプタ・チップ
（ＳＢＡ）１１と、チップ集合のメンバーではない少な
くとも１つのバス制御ユニット（ＢＣＵ１、ＢＣＵ１
ａ）１２及び１２ａとを含む。
入出力プロセッサ１５は少なくとも１つの入出力バス
（ＤＥＦ Ｉ／Ｏ ＢＵＳ）１３及び１３ａ−データ及
び制御情報交換の規約（バス・プロトコル）に関して明
確に定義されている−を介してシステムと通信する。
（ＤＥＦ Ｉ／Ｏ ＢＵＳ）１３及び１３ａ−データ及
び制御情報交換の規約（バス・プロトコル）に関して明
確に定義されている−を介してシステムと通信する。
最後に、印刷装置、ディスク又はテープ駆動機構のよう
な外部記憶装置、末端装置、等を表わす入出力装置（Ｉ
／Ｏ ＤＥＶ）が、装置特有の制御プログラムが常駐す
る個々の入出力プロセッサ（ＩＯＰ）１５に接続され
る。多くの場合、ＩＯＰ１５は同じハードウェア構造
（モジュール方式）を有するが、前述のように、接続さ
れるＩ／Ｏ装置が異なると、それらに含まれる制御プロ
グラムも異なる。
な外部記憶装置、末端装置、等を表わす入出力装置（Ｉ
／Ｏ ＤＥＶ）が、装置特有の制御プログラムが常駐す
る個々の入出力プロセッサ（ＩＯＰ）１５に接続され
る。多くの場合、ＩＯＰ１５は同じハードウェア構造
（モジュール方式）を有するが、前述のように、接続さ
れるＩ／Ｏ装置が異なると、それらに含まれる制御プロ
グラムも異なる。
下記の詳細な回路配列はシステム・バス・アダプタ１１
をバス制御装置１２、１２ａと同じか又はそれよりも低
い速度でランさせることを可能にする。そのため、下記
の３サイクル比、１：１、２：１及び３：２が実現され
る。
をバス制御装置１２、１２ａと同じか又はそれよりも低
い速度でランさせることを可能にする。そのため、下記
の３サイクル比、１：１、２：１及び３：２が実現され
る。
これらの３サイクル比は、異なる速度を有するシングル
・チップから形成されたバス・アダプタ又は制御装置を
具備する異なるシステムで用いることができる。異なる
コンピュータ・システムで同じチップ集合を用いてコス
トを省く基礎を提供するのはこの柔軟性である。
・チップから形成されたバス・アダプタ又は制御装置を
具備する異なるシステムで用いることができる。異なる
コンピュータ・システムで同じチップ集合を用いてコス
トを省く基礎を提供するのはこの柔軟性である。
バス制御ユニット１２、１２ａのサイクル・タイムは該
定義されたＩ／Ｏバス１３、１３ａのタイミング要求及
び中間バス１４、１４ａのプロトコルにより決定され
る。その結果得られたバス制御ユニットの速度がもし該
チップ集合の（技術的な）速度と一致しなければ、シス
テム・バス・アダプタ１１はこの速度差を補償しなけれ
ばならず、その結果として、非同期データ転送プロトコ
ルが選択されなければならない。
定義されたＩ／Ｏバス１３、１３ａのタイミング要求及
び中間バス１４、１４ａのプロトコルにより決定され
る。その結果得られたバス制御ユニットの速度がもし該
チップ集合の（技術的な）速度と一致しなければ、シス
テム・バス・アダプタ１１はこの速度差を補償しなけれ
ばならず、その結果として、非同期データ転送プロトコ
ルが選択されなければならない。
そのため、特殊な同期回路がシステム・バス・アダプタ
１１内に実現され、該チップ速度よりも速く又は（適切
な場合には）それと同じ速度でランし、同時に適切なデ
ータ転送のため中間バス１４、１４ａのプロトコルの要
求を満たすことを可能にする。
１１内に実現され、該チップ速度よりも速く又は（適切
な場合には）それと同じ速度でランし、同時に適切なデ
ータ転送のため中間バス１４、１４ａのプロトコルの要
求を満たすことを可能にする。
第２図の例では、それ自身のクロッキング・システムを
有するＢＣＵ１２、１２ａが、以前に開発され出荷され
たコンピュータ・システムのために設計されたと仮定す
る。しかしながら、適切なチップ集合によって形成され
る新しいコンピュータ・システムは同じＢＣＵ１２、１
２ａを使用して該定義されたＩ／Ｏバス１３、１３ａを
インタフェースしなければならない。
有するＢＣＵ１２、１２ａが、以前に開発され出荷され
たコンピュータ・システムのために設計されたと仮定す
る。しかしながら、適切なチップ集合によって形成され
る新しいコンピュータ・システムは同じＢＣＵ１２、１
２ａを使用して該定義されたＩ／Ｏバス１３、１３ａを
インタフェースしなければならない。
該定義されたＩ／Ｏバスの１３、１３ａの要求を満たす
ためには、最も遅いクロック・サイクルは約６７nsであ
り、最も速いＢＣＵは５０nsに設計される。これが該仮
定された例の状況である。この速度は大抵のチップ集合
ベース方式のシステムでは該チップ集合それ自身の速度
に一致しない。それ故、特殊な回路−該システム・バス
・アダプタ内で実現されなければならない−が、バス制
御ユニット１２、１２ａがより速い速度でランし、シス
テム・バス・アダプタ１１と呼ばれるチップがより遅い
速度でランすることを可能にする。そのため、２つのク
ロック・ドメインがシステム・バス・アダプタ１１に提
供される。その１つは同期プロセッサ・バス１０と通信
するためチップ集合の速度でランし、他の１つは中間バ
ス１４、１４ａのプロトコルに応ずるＢＣＵ速度でラン
する。
ためには、最も遅いクロック・サイクルは約６７nsであ
り、最も速いＢＣＵは５０nsに設計される。これが該仮
定された例の状況である。この速度は大抵のチップ集合
ベース方式のシステムでは該チップ集合それ自身の速度
に一致しない。それ故、特殊な回路−該システム・バス
・アダプタ内で実現されなければならない−が、バス制
御ユニット１２、１２ａがより速い速度でランし、シス
テム・バス・アダプタ１１と呼ばれるチップがより遅い
速度でランすることを可能にする。そのため、２つのク
ロック・ドメインがシステム・バス・アダプタ１１に提
供される。その１つは同期プロセッサ・バス１０と通信
するためチップ集合の速度でランし、他の１つは中間バ
ス１４、１４ａのプロトコルに応ずるＢＣＵ速度でラン
する。
更に、該システム内部のロジックは、E.B.Aichelberger
の論文、“ＬＳＩ論理設計構造の試験可能性(A logic D
esign Structure for LSI Testability)”、設計自動化
会議の議事録 （Proceedings of the Design Automation Conferenc
e)、No.14、20-22 June 1977、New Orleans Luisiana、pp.4
62-468に記述されているレベル感応走査設計ルール（Ｌ
ＳＳＤ）に基づくと仮定する。これらの設計原理によ
り、全ての内部ラッチは、システム初期設定又は試験の
ためシフト・レジスタの形式で接続することができるマ
スター・スレーブ・ラッチとして設計されなければなら
ない。これは、クロック・ドメイン毎に、２つのクロッ
ク：該チップ上の全てのマスター・ラッチをクロックす
るＣクロック、及び全てのスレーブ・ラッチをクロック
するＢクロックを必要とするからである。これらのクロ
ックは、第１図に関連して前に述べたクロック・チップ
６によって供給される。
の論文、“ＬＳＩ論理設計構造の試験可能性(A logic D
esign Structure for LSI Testability)”、設計自動化
会議の議事録 （Proceedings of the Design Automation Conferenc
e)、No.14、20-22 June 1977、New Orleans Luisiana、pp.4
62-468に記述されているレベル感応走査設計ルール（Ｌ
ＳＳＤ）に基づくと仮定する。これらの設計原理によ
り、全ての内部ラッチは、システム初期設定又は試験の
ためシフト・レジスタの形式で接続することができるマ
スター・スレーブ・ラッチとして設計されなければなら
ない。これは、クロック・ドメイン毎に、２つのクロッ
ク：該チップ上の全てのマスター・ラッチをクロックす
るＣクロック、及び全てのスレーブ・ラッチをクロック
するＢクロックを必要とするからである。これらのクロ
ックは、第１図に関連して前に述べたクロック・チップ
６によって供給される。
中間バス１４、１４ａのプロトコルは、ＢＣＵ及び中間
バス・インタフェース・ロジックが同じクロック・サイ
クルでランすることを必要とする。ＢＣＵに接続された
クロックとＳＢＡチップ１１内に実現されたＳＢＡクロ
ック・ドメインのクロックとの定義された位相関係は必
要とされない。４バイトの転送はＢＣＵでＴＡＧ ＵＰ
と呼ばれる信号を消すことにより開始される。この信号
は、前記同期回路−その詳細は第３図〜第７図に関連し
て説明する−によってＳＢＡ１１内の両クロッキング・
ドメインと同期されなければならない。
バス・インタフェース・ロジックが同じクロック・サイ
クルでランすることを必要とする。ＢＣＵに接続された
クロックとＳＢＡチップ１１内に実現されたＳＢＡクロ
ック・ドメインのクロックとの定義された位相関係は必
要とされない。４バイトの転送はＢＣＵでＴＡＧ ＵＰ
と呼ばれる信号を消すことにより開始される。この信号
は、前記同期回路−その詳細は第３図〜第７図に関連し
て説明する−によってＳＢＡ１１内の両クロッキング・
ドメインと同期されなければならない。
前述のように、ＢＣＵは、ＴＡＧ ＵＰと呼ばれるデー
タ有効信号を活動化させることにより有効データを中間
バス１４、１４ａに表示する。中間バス・プロトコルに
応ずるために、ＳＢＡ１１は、非同期のＴＡＧ ＵＰ信
号をＢＣＵのクロック・サイクル周波数に同期させなけ
ればならない。同期ＢＣＵのデータ有効信号ＢＤＶはレ
ジスタＡ（ＲＥＧ Ａ）３０内の中間バス１４、１４ａ
からのデータをラッチする。チップ集合（ＳＢＡ）はこ
のデータをアクセスすることを必要とし、さもなけれ
ば、ＳＢＡとＢＣＵの間のデータの適切な通信は起こり
えない。しかしながら、これはデータ有効信号（ＴＡＧ
ＵＰ）がチップ集合クロック・サイクルに同期されな
ければならないことを意味する。その結果得られる同期
信号はレジスタＡ３０からのデータをレジスタＢ（ＲＥ
Ｇ Ｂ）３１にロードするＣＳデータ有効信号ＣＤＶで
ある。該チップ集合は、該チップ集合クロック・サイク
ルの制御の下にランするので、レジスタＢをアクセスす
ることができる。それゆえ、同期回路（ＳＣ）３２は、
ＢＣＵからチップ集合（ＳＢＡ）に正しくデータが転送
されることを保証するためにレジスタＢのローディング
に常にレジスタＡのローディングが後続することを保証
する。
タ有効信号を活動化させることにより有効データを中間
バス１４、１４ａに表示する。中間バス・プロトコルに
応ずるために、ＳＢＡ１１は、非同期のＴＡＧ ＵＰ信
号をＢＣＵのクロック・サイクル周波数に同期させなけ
ればならない。同期ＢＣＵのデータ有効信号ＢＤＶはレ
ジスタＡ（ＲＥＧ Ａ）３０内の中間バス１４、１４ａ
からのデータをラッチする。チップ集合（ＳＢＡ）はこ
のデータをアクセスすることを必要とし、さもなけれ
ば、ＳＢＡとＢＣＵの間のデータの適切な通信は起こり
えない。しかしながら、これはデータ有効信号（ＴＡＧ
ＵＰ）がチップ集合クロック・サイクルに同期されな
ければならないことを意味する。その結果得られる同期
信号はレジスタＡ３０からのデータをレジスタＢ（ＲＥ
Ｇ Ｂ）３１にロードするＣＳデータ有効信号ＣＤＶで
ある。該チップ集合は、該チップ集合クロック・サイク
ルの制御の下にランするので、レジスタＢをアクセスす
ることができる。それゆえ、同期回路（ＳＣ）３２は、
ＢＣＵからチップ集合（ＳＢＡ）に正しくデータが転送
されることを保証するためにレジスタＢのローディング
に常にレジスタＡのローディングが後続することを保証
する。
第３図の同期回路ＳＣ３２の詳細は第４図に示す。該回
路の基本的な要素はアンゲート(ungate)クロックを有す
るＬＳＳＤ極性保持ラッチ４１、４２、４４、４５、４
６、４７及び４８である。アンゲートＬＳＳＤ極性保持
ラッチは一般に、パルスがオーバラップすることがない
異なるクロックから駆動される２つのラッチ：マスター
・ラッチＭ及びスレーブ・ラッチＳを含む、マスター・
ラッチはＣクロックのパルスによって制御され、スレー
ブ・ラッチはＢクロックのパルスによって制御される。
各のラッチ、マスターＭ又はスレーブＳは２つの入力と
１つの出力を有する。マスター・ラッチＭの出力はスレ
ーブ・ラッチＳの入力の１つに接続される。クロッキン
グ・ラインに接続されない入力は、ＬＳＳＤ極性保持ラ
ッチ４１に関連して明らかなように、データ入力であ
る。ＡＮＤゲート４３はラッチ４２の出力をラッチ４４
のデータ入力に接続するために用いられる。更に、ラッ
チ４６及び４７をラッチ４８に接続する結合要素が提供
される。該結合要素はＯＲゲート４９及びＡＮＤゲート
５０を含む。
路の基本的な要素はアンゲート(ungate)クロックを有す
るＬＳＳＤ極性保持ラッチ４１、４２、４４、４５、４
６、４７及び４８である。アンゲートＬＳＳＤ極性保持
ラッチは一般に、パルスがオーバラップすることがない
異なるクロックから駆動される２つのラッチ：マスター
・ラッチＭ及びスレーブ・ラッチＳを含む、マスター・
ラッチはＣクロックのパルスによって制御され、スレー
ブ・ラッチはＢクロックのパルスによって制御される。
各のラッチ、マスターＭ又はスレーブＳは２つの入力と
１つの出力を有する。マスター・ラッチＭの出力はスレ
ーブ・ラッチＳの入力の１つに接続される。クロッキン
グ・ラインに接続されない入力は、ＬＳＳＤ極性保持ラ
ッチ４１に関連して明らかなように、データ入力であ
る。ＡＮＤゲート４３はラッチ４２の出力をラッチ４４
のデータ入力に接続するために用いられる。更に、ラッ
チ４６及び４７をラッチ４８に接続する結合要素が提供
される。該結合要素はＯＲゲート４９及びＡＮＤゲート
５０を含む。
ＴＡＧ ＵＰ信号はＢＣＵにより活動化され、中間バス
１４、１４ａの伝播遅延時間及びＳＢＡチップ上のレシ
ーバ（ＲＥＣ）４０の伝播遅延時間後に、該信号はそれ
により活動化されるラッチ４１のデータ入力部に現われ
る。ＳＢＡのロジック回路での不安定状態を避けるた
め、ＢＣＵのランと同じ速度でランするＣ／Ｂクロック
ＢＣＵによりクロックされるラッチ４１、４２及び４４
によってＴＡＧ ＵＰ信号が同期される。ラッチ４２
は、ＢＤＶ（ＢＣＵデータ有効）が呼出されるラッチ４
４−第３図に関連して前に説明された−の出力部に１サ
イクル・パルスを生成するために用いられる。この信号
は、Ｃ／ＢクロックＢＣＵ信号に関連してレジスタＡ３
０にデータをゲートさせるための制御信号として用いら
れる。ラッチ４５の出力は、ＢＤＶ信号の活動化の後の
更にもう１つのサイクルでも活動状態である。
１４、１４ａの伝播遅延時間及びＳＢＡチップ上のレシ
ーバ（ＲＥＣ）４０の伝播遅延時間後に、該信号はそれ
により活動化されるラッチ４１のデータ入力部に現われ
る。ＳＢＡのロジック回路での不安定状態を避けるた
め、ＢＣＵのランと同じ速度でランするＣ／Ｂクロック
ＢＣＵによりクロックされるラッチ４１、４２及び４４
によってＴＡＧ ＵＰ信号が同期される。ラッチ４２
は、ＢＤＶ（ＢＣＵデータ有効）が呼出されるラッチ４
４−第３図に関連して前に説明された−の出力部に１サ
イクル・パルスを生成するために用いられる。この信号
は、Ｃ／ＢクロックＢＣＵ信号に関連してレジスタＡ３
０にデータをゲートさせるための制御信号として用いら
れる。ラッチ４５の出力は、ＢＤＶ信号の活動化の後の
更にもう１つのサイクルでも活動状態である。
チップ集合（ＣＳ）システムとの同期のため、ＢＤＶ信
号はラッチ４７のデータ入力部に転送されるのに対し、
ラッチ４５の出力信号はラッチ４６のデータ入力部に結
合される。いま、Ｃ／ＢクロックＢＣＵとＣ／Ｂクロッ
クＣＳの関係は、ラッチ４４の活動状態の出力信号（Ｂ
ＤＶ）又はラッチ４５の活動状態の出力信号がＣクロッ
クＣＳパルスとオーバラップするような関係でなければ
ならない。この関係だけがＢＣＵクロッキング・ドメイ
ンからＣＳクロッキング・ドメインへの誤りのない同期
を保証することができる。オーバラップの量は、最悪の
場合でも、少なくとも、ラッチ４４又はラッチ４５の出
力信号の正味の遅延と、ラッチ４６又はラッチ４７のラ
ッチ・セットアップ時間との和（クロック・スキューは
考慮せず）に等しいに相違ない。しかしながら、これ
は、第５図、第６図及び第７図でわかるように、クロッ
ク：Ｃ／ＢクロックＢＣＵ及びＣ／ＢクロックＣＳの間
の一定の位相関係を必要とする。
号はラッチ４７のデータ入力部に転送されるのに対し、
ラッチ４５の出力信号はラッチ４６のデータ入力部に結
合される。いま、Ｃ／ＢクロックＢＣＵとＣ／Ｂクロッ
クＣＳの関係は、ラッチ４４の活動状態の出力信号（Ｂ
ＤＶ）又はラッチ４５の活動状態の出力信号がＣクロッ
クＣＳパルスとオーバラップするような関係でなければ
ならない。この関係だけがＢＣＵクロッキング・ドメイ
ンからＣＳクロッキング・ドメインへの誤りのない同期
を保証することができる。オーバラップの量は、最悪の
場合でも、少なくとも、ラッチ４４又はラッチ４５の出
力信号の正味の遅延と、ラッチ４６又はラッチ４７のラ
ッチ・セットアップ時間との和（クロック・スキューは
考慮せず）に等しいに相違ない。しかしながら、これ
は、第５図、第６図及び第７図でわかるように、クロッ
ク：Ｃ／ＢクロックＢＣＵ及びＣ／ＢクロックＣＳの間
の一定の位相関係を必要とする。
例えば、もしラッチ４４のスレーブ出力信号が６４ns
（前縁）−第５図参照−で開始するＢクロックＢＣＵパ
ルスによって活動化されるなら、ラッチ４７のデータ入
力は８６ns（ＣクロックＣＳの後縁）からラッチ・セッ
トアップ時間（０６、第２のセクション）を引いた時点
で活動状態でなければならない。
（前縁）−第５図参照−で開始するＢクロックＢＣＵパ
ルスによって活動化されるなら、ラッチ４７のデータ入
力は８６ns（ＣクロックＣＳの後縁）からラッチ・セッ
トアップ時間（０６、第２のセクション）を引いた時点
で活動状態でなければならない。
それゆえ、ラッチ４８に関連するラッチ４６又はラッチ
４７の出力信号は、ＣＤＶと呼ばれる１サイクル連続す
るパルスを生成する。これはＣ／ＢクロックＣＳにより
クロックされるレジスタＢ３１をゲートしレジスタＡ３
０からレジスタＢ３１にデータを転送するために用いら
れる。いま、後続する処理のためのデータがＣＳドメイ
ンで使用可能である。
４７の出力信号は、ＣＤＶと呼ばれる１サイクル連続す
るパルスを生成する。これはＣ／ＢクロックＣＳにより
クロックされるレジスタＢ３１をゲートしレジスタＡ３
０からレジスタＢ３１にデータを転送するために用いら
れる。いま、後続する処理のためのデータがＣＳドメイ
ンで使用可能である。
第６図はクロック・サイクル比が３：２の場合の例を示
す。Ｂクロック・パルスは極性保持ラッチの出力信号を
生成するスレーブ・ラッチを制御するから、上部の２つ
のラインには、ＢクロックＢＣＵ及びＢクロックＣＳパ
ルスの続きだけが示される。
す。Ｂクロック・パルスは極性保持ラッチの出力信号を
生成するスレーブ・ラッチを制御するから、上部の２つ
のラインには、ＢクロックＢＣＵ及びＢクロックＣＳパ
ルスの続きだけが示される。
次に下方のラインは、ＢＣＵからの有効データがレシー
バー４０による遅延ののち使用可能になる毎に生成され
るＴＡＧ ＵＰ信号の表示を示す。極性保持ラッチ４１
は、ＴＡＧ ＵＰ信号が第５のサイクルの中間まで続い
ているときに次の（第２の）ＢブロックＢＣＵサイクル
の後縁によってセットされる。ラッチ４１によって生成
される出力信号は第５のＢＣＵサイクルの終りで非活動
化される。ラッチ４２の出力は、第６図の上部から５番
目のラインでわかるように、ラッチ４１の出力信号及び
第３のＢＣＵサイクルによって活動化される。
バー４０による遅延ののち使用可能になる毎に生成され
るＴＡＧ ＵＰ信号の表示を示す。極性保持ラッチ４１
は、ＴＡＧ ＵＰ信号が第５のサイクルの中間まで続い
ているときに次の（第２の）ＢブロックＢＣＵサイクル
の後縁によってセットされる。ラッチ４１によって生成
される出力信号は第５のＢＣＵサイクルの終りで非活動
化される。ラッチ４２の出力は、第６図の上部から５番
目のラインでわかるように、ラッチ４１の出力信号及び
第３のＢＣＵサイクルによって活動化される。
ラッチ４２及び４４を相互接続するＡＮＤゲート４３は
２つの入力及び１つの出力を有する。１つの入力部はラ
ッチ４１の出力部に接続され、他の入力部はラッチ４２
の反転出力部に接続される。反転出力部は、“くさび”
のマークが付されている。ＡＮＤゲート４３とラッチ４
４の相互接続は、ラッチ４１の出力が活動状態でラッチ
４２の出力が非活動状態のときにだけセットすることが
できる。この関係は第６図の上部から６番目のラインに
示す。ラッチ４４は、ラッチ４２の反転された出力信号
と次のクロック・パルスの対によってオフにされるか
ら、正確に１ＢＣＵサイクルのあいだ活動状態のＢＤＶ
信号を生成する。従って、極性保持ラッチ４５は次のク
ロック・パルスの対によってセットされたりリセットさ
れたりする。
２つの入力及び１つの出力を有する。１つの入力部はラ
ッチ４１の出力部に接続され、他の入力部はラッチ４２
の反転出力部に接続される。反転出力部は、“くさび”
のマークが付されている。ＡＮＤゲート４３とラッチ４
４の相互接続は、ラッチ４１の出力が活動状態でラッチ
４２の出力が非活動状態のときにだけセットすることが
できる。この関係は第６図の上部から６番目のラインに
示す。ラッチ４４は、ラッチ４２の反転された出力信号
と次のクロック・パルスの対によってオフにされるか
ら、正確に１ＢＣＵサイクルのあいだ活動状態のＢＤＶ
信号を生成する。従って、極性保持ラッチ４５は次のク
ロック・パルスの対によってセットされたりリセットさ
れたりする。
しかしながら、更に第６図からわかるように、極性保持
ラッチ４５の出力信号は、１サイクルだけシフトされた
極性保持ラッチ４４の出力信号を反映する。
ラッチ４５の出力信号は、１サイクルだけシフトされた
極性保持ラッチ４４の出力信号を反映する。
極性保持ラッチ４４及び４５の出力信号はＣＳクロック
・ドメインに関連する該回路配列の当該部分を制御する
ために用いられる。極性保持ラッチ４５の出力信号はＣ
Ｓクロック・パルス対と協同して極性保持ラッチ４６を
直接制御する。第６図は最初に極性保持ラッチ４６が
８．のＣＳクロック・パルス対によってセットすること
ができることを示す。なぜなら、最初にラッチ４５の出
力信号が前記クロック・パルス対と一致するからであ
る。
・ドメインに関連する該回路配列の当該部分を制御する
ために用いられる。極性保持ラッチ４５の出力信号はＣ
Ｓクロック・パルス対と協同して極性保持ラッチ４６を
直接制御する。第６図は最初に極性保持ラッチ４６が
８．のＣＳクロック・パルス対によってセットすること
ができることを示す。なぜなら、最初にラッチ４５の出
力信号が前記クロック・パルス対と一致するからであ
る。
極性保持ラッチ４７は第３のＣＳクロック・パルス対に
よってだけセットすることができる。なぜなら、次の時
間条件は極性保持ラッチ４４の出力信号と後続するＣＳ
クロック・パルスの対の間の所要の一致を生じないから
である。
よってだけセットすることができる。なぜなら、次の時
間条件は極性保持ラッチ４４の出力信号と後続するＣＳ
クロック・パルスの対の間の所要の一致を生じないから
である。
ＯＲゲート４９により極性保持ラッチ４８は極性保持ラ
ッチ４６及び４７の出力信号がＣＳクロック・パルスの
対と一致する毎にセットされる。ＡＮＤゲート５０によ
って生成される制御信号ＣＤＶはＯＲゲート４９の出力
信号及び極性保持ラッチ４８の反転された出力に従属す
る。それゆえ、極性保持ラッチ４６又は極性保持ラッチ
４７がセットされると、ＡＮＤゲート５０を介してＣＤ
Ｖ制御信号を活動化する。次のＣＳクロック・パルス対
は極性保持ラッチ４８をセットする。極性保持ラッチ４
８の反転された出力信号はＡＮＤゲート５０及びＣＤＶ
制御信号を非活動化する。それによって、このＣＤＶ制
御信号を１サイクルの間だけ活動状態にすることが保証
される。
ッチ４６及び４７の出力信号がＣＳクロック・パルスの
対と一致する毎にセットされる。ＡＮＤゲート５０によ
って生成される制御信号ＣＤＶはＯＲゲート４９の出力
信号及び極性保持ラッチ４８の反転された出力に従属す
る。それゆえ、極性保持ラッチ４６又は極性保持ラッチ
４７がセットされると、ＡＮＤゲート５０を介してＣＤ
Ｖ制御信号を活動化する。次のＣＳクロック・パルス対
は極性保持ラッチ４８をセットする。極性保持ラッチ４
８の反転された出力信号はＡＮＤゲート５０及びＣＤＶ
制御信号を非活動化する。それによって、このＣＤＶ制
御信号を１サイクルの間だけ活動状態にすることが保証
される。
第６図が３：２のクロッキング・パルス比のタイミング
図を示すのと同様に、第７図は２：１のクロック・パル
ス比のタイミングを示す。第７図は自明であるので、そ
れ以上の説明は必要とは思われない。
図を示すのと同様に、第７図は２：１のクロック・パル
ス比のタイミングを示す。第７図は自明であるので、そ
れ以上の説明は必要とは思われない。
より遅いユニット（ＳＢＡ）がより速いユニット（ＢＣ
Ｕ）と通信しなければならないときに必要とする前述の
同期は、データ及び（又は）制御情報がより速いユニッ
トからより遅いユニットに転送されなければならないと
きに起こる問題を解決する。反対の転送方向では問題は
生じない。有効データを検出し、より遅いユニットから
より速いユニットにデータ及び制御情報転送を制御する
には既存のバス・プロトコル及び標準的な（直列の２つ
のマスター／スレーブ・ラッチの）同期回路が提供され
る。
Ｕ）と通信しなければならないときに必要とする前述の
同期は、データ及び（又は）制御情報がより速いユニッ
トからより遅いユニットに転送されなければならないと
きに起こる問題を解決する。反対の転送方向では問題は
生じない。有効データを検出し、より遅いユニットから
より速いユニットにデータ及び制御情報転送を制御する
には既存のバス・プロトコル及び標準的な（直列の２つ
のマスター／スレーブ・ラッチの）同期回路が提供され
る。
Ｅ．発明の効果 本発明により、速度の異なるオンチップ・クロッキング
・システムを有するチップ内で生成された非同期の信号
を同期させる方法が達成された。
・システムを有するチップ内で生成された非同期の信号
を同期させる方法が達成された。
第１図は適切なチップ集合の種々のチップにより形成さ
れるコンピュータ・システムを示すブロック図である。 第２図は第１図のコンピュータ・システムの一部を示す
ブロック図である。 第３図は第１図又は第２図のコンピュータ・システム内
で用いられる同期回路の一般的な形態を示すブロック図
である。 第４図は第３図の同期回路をより詳細に示すブロック図
である。 第５図乃至第７図は第４図の同期回路の動作を示すタイ
ミング図である。 １……プロセッサ・チップ（ＰＵ）、２……制御記憶チ
ップ、３……シングル・チップ、４……メイン・メモ
リ、５……チップ、６……クロック・チップ、８……コ
プロセッサ・チップ、１０……プロセッサ・バス、１１
……システム・バス・アダプタ・チップ、１２、１２ａ
……バス制御ユニット、１５……入出力プロセッサ。
れるコンピュータ・システムを示すブロック図である。 第２図は第１図のコンピュータ・システムの一部を示す
ブロック図である。 第３図は第１図又は第２図のコンピュータ・システム内
で用いられる同期回路の一般的な形態を示すブロック図
である。 第４図は第３図の同期回路をより詳細に示すブロック図
である。 第５図乃至第７図は第４図の同期回路の動作を示すタイ
ミング図である。 １……プロセッサ・チップ（ＰＵ）、２……制御記憶チ
ップ、３……シングル・チップ、４……メイン・メモ
リ、５……チップ、６……クロック・チップ、８……コ
プロセッサ・チップ、１０……プロセッサ・バス、１１
……システム・バス・アダプタ・チップ、１２、１２ａ
……バス制御ユニット、１５……入出力プロセッサ。
Claims (1)
- 【請求項１】オンチップ・クロッキング・システムを有
する異なるチップに生成される非同期信号を、第１のチ
ップから第２のチップへのデータの異なる転送速度に同
期させる方法であって、 異なるクロッキング・システムのサイクルは一定の位相
関係及び一定のサイクル比を有し、 送信チップはデータ有効信号を同期回路に送ることによ
り有効な送信データを表わし、 該同期回路は非同期のデータ有効信号を該送信チップの
クロック・サイクルに同期させて第１の同期信号を生成
し、 該第１の同期信号が該チップに接続しているバス上のデ
ータを該送信チップの該クロック・サイクルに合わせて
受信チップ上の第１のレジスタにラッチするために用い
られ、 該同期回路は更に該データ有効信号を該受信チップの該
クロック・サイクルに同期させて第２の同期信号を生成
し、 該第２の同期信号が最後に該第１のレジスタ内のデータ
をアクセスするため且つこれらのデータを該受信チップ
のクロック・サイクルに合わせて該受信チップ上の第２
のレジスタにラッチするために用いられ、 該第２のレジスタが後続の処理のため該データを該受信
チップのクロック・サイクルの制御の下に供給するため
に用いられることを特徴とする 非同期信号の同期方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88121680A EP0375794A1 (en) | 1988-12-24 | 1988-12-24 | Method of synchronizing signals which are generated on different chips having on-chip clocking systems with different speed |
| EP88121680.8 | 1988-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183855A JPH02183855A (ja) | 1990-07-18 |
| JPH0610800B2 true JPH0610800B2 (ja) | 1994-02-09 |
Family
ID=8199719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260389A Expired - Lifetime JPH0610800B2 (ja) | 1988-12-24 | 1989-10-06 | 非同期信号の同期方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0375794A1 (ja) |
| JP (1) | JPH0610800B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422914A (en) * | 1993-09-07 | 1995-06-06 | Motorola, Inc. | System and method for synchronizing data communications between two devices operating at different clock frequencies |
| US5600824A (en) * | 1994-02-04 | 1997-02-04 | Hewlett-Packard Company | Clock generating means for generating bus clock and chip clock synchronously having frequency ratio of N-1/N responsive to synchronization signal for inhibiting data transfer |
| SG47976A1 (en) * | 1994-05-10 | 1998-04-17 | Intel Corp | Method and apparatus for providing synchronous data transmission between digital devices operating at frequencies having a p/q integer ratio relationship |
| US5634116A (en) * | 1995-03-30 | 1997-05-27 | International Business Machines Corporation | Non-integer multiple clock translator |
| SE9501176L (sv) * | 1995-03-31 | 1996-05-13 | Ericsson Telefon Ab L M | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
| US5768529A (en) * | 1995-05-05 | 1998-06-16 | Silicon Graphics, Inc. | System and method for the synchronous transmission of data in a communication network utilizing a source clock signal to latch serial data into first registers and a handshake signal to latch parallel data into second registers |
| US5821784A (en) * | 1995-12-29 | 1998-10-13 | Intel Corporation | Method and apparatus for generating 2/N mode bus clock signals |
| US5834956A (en) * | 1995-12-29 | 1998-11-10 | Intel Corporation | Core clock correction in a 2/N mode clocking scheme |
| US5802132A (en) | 1995-12-29 | 1998-09-01 | Intel Corporation | Apparatus for generating bus clock signals with a 1/N characteristic in a 2/N mode clocking scheme |
| US5862373A (en) * | 1996-09-06 | 1999-01-19 | Intel Corporation | Pad cells for a 2/N mode clocking scheme |
| US5826067A (en) * | 1996-09-06 | 1998-10-20 | Intel Corporation | Method and apparatus for preventing logic glitches in a 2/n clocking scheme |
| US6055619A (en) * | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
| US6209072B1 (en) * | 1997-05-06 | 2001-03-27 | Intel Corporation | Source synchronous interface between master and slave using a deskew latch |
| US6907538B1 (en) * | 2001-10-16 | 2005-06-14 | Analog Devices, Inc. | Circuit and method for providing centralized synchronization for the transportation of data between devices in a different clock domains on a data bus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4086626A (en) * | 1974-10-07 | 1978-04-25 | Fairchild Camera And Instrument Corporation | Microprocessor system |
| US4580243A (en) * | 1983-09-14 | 1986-04-01 | Gte Automatic Electric Incorporated | Circuit for duplex synchronization of asynchronous signals |
| US4851990A (en) * | 1987-02-09 | 1989-07-25 | Advanced Micro Devices, Inc. | High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure |
-
1988
- 1988-12-24 EP EP88121680A patent/EP0375794A1/en not_active Withdrawn
-
1989
- 1989-10-06 JP JP1260389A patent/JPH0610800B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0375794A1 (en) | 1990-07-04 |
| JPH02183855A (ja) | 1990-07-18 |
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