JPH06110402A - 低消費電力のマトリクスディスプレイ駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】 低消費電力のマトリクスディスプレイ駆動回
路を提供する。 【構成】 マトリックスディスプレイ（２５）を駆動す
る駆動回路（１０）は、メモリ（１２）を含み、各クロ
ックパルスごとに画素情報の完全な１行をメモリからシ
フトさせて取り出す。したがって、クロックパルスおよ
び電力は実質的に低減される。駆動回路（３０，３２，
３４）はさらに電力を削減するためにＣＭＯＳ回路を用
い、メモリ、駆動回路およびイメージ生成器（２５）は
単一の半導体チップ上に集積化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマトリクスディスプレイ
駆動回路に関し、さらに詳細には要求電力の小さい駆動
回路に関する。

【０００２】

【従来の技術】数多くの光放射素子又は画素を持つディ
スプレイを携帯機器の分野に用いるに当たっての主要な
問題は電力消費の問題である。この問題はディスプレイ
内の光放出素子だけではなく、駆動電気回路にかかわる
問題でもある。

【０００３】典型的なマトリックスアドレス指定可能な
ディスプレイでは、データは直列に回路に入力されて、
光放出素子を駆動する回路にラッチされる。一般に行
（又は列）は数分の１の時間だけ発光し、ディスプレイ
は走査（スキャン）される。高い走査率（スキャンレー
ト）と数多くの画素が含まれているので、高いクロック
レートがデータをメモリから出し入れするために用いら
れる。高い走査レートおよび高いクロックレートが要求
されるため過度の能動電力を消費する。

【０００４】

【解決すべき課題】本発明の目的は、従来の同様なディ
スプレイよりも実質的に少ない電力で動作するマトリッ
クスディスプレイおよび駆動回路を提供することにあ
る。

【０００５】さらに本発明の目的は実質的に少ない電力
で動作し、単一の支持基板に形成されるマトリックスデ
ィスプレイおよび駆動回路を提供することにある。

【０００６】

【課題を解決するための手段】これらのおよびその他の
目的並びに特徴は、第１数の画素を持つ行と第２数の画
素を持つ列とを有するマトリックスディスプレイを駆動
する駆動回路によって実現され、前記駆動回路は第１数
のビット幅のメモリを有し、前記第１数のビットの数は
前記第１数の画素の数に等しく、列出力それ自身に接続
されたマトリックスディスプレイに前記第１数のビット
を並列に供給する列出力、および前記メモリに結合し
て、前記メモリに記憶されたデータのビットの完全な１
行を選択し、前記選択されたビットの完全な１行を前記
列出力回路に供給するためにメモリを動作させる行選択
および駆動回路を含む。

【０００７】これらのおよびその他の目的および特徴
は、さらにイメージ生成器を含むマトリックスディスプ
レイによって実現され、該イメージ生成器は複数の画素
（２９）を含むイメージ生成器であって、各画素は少な
くとも一つの光放出素子を持ち、前記画素は第１数の画
素を持つ行と第２数の画素を持つ列とに形成され、およ
び列入力の第１数は画素の前記第１数に等しく、第１数
のビット幅を持つメモリであって、前記第１数のビット
の数は前記第１数の画素の数に等しいメモリ、前記イメ
ージ生成器の列入力に結合し前記イメージ生成器に対し
て前記第１数のビットを並列に供給する列出力、前記メ
モリおよび列出力に結合して、前記メモリに記憶された
データのビットの完全な１行を選択し、前記選択された
ビットの完全な１行を前記列出力に供給する行選択およ
び駆動回路を含む。

【０００８】これらのおよびその他の目的および特徴
は、さらにマトリックスディスプレイを操作する方法に
よって実現され、該方法は複数の画素を含むイメージ生
成器であって、それぞれの画素は少なくとも１つの光放
出素子を含み、前記画素は第１数の画素を持つ行と第２
数の画素を持つ列とに形成されるところのイメージ生成
器を提供する段階、および画素の完全な１行を同時に付
勢する段階を含む。

【０００９】

【実施例】図１を参照すると、駆動回路１０が簡略化さ
れたブロック図で示される。回路１０はメモリ１２、列
出力回路１４、行選択回路１６、行駆動回路１８および
クロック２０を含む。本実施例においては、回路１０は
単一の半導体チップに形成され、この表面は一般に図２
の表面に対応する。メモリ１２は市場に供給されている
すべての電気メモリであって、例えばＲＯＭ、ＰＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＲＡＭ等が含まれる
が、これに限られるものではない。駆動回路１０は特定
のイメージ生成器と一緒に動作するように設計されてい
て、非常に要求電力が低いために、このイメージ生成器
は携帯用通信機器等において有用である。

【００１０】イメージ情報はメモリ１２にデータ入力の
方法で供給され、アドレス入力に与えられるアドレスに
よって所定の場所に記憶される。ラッチ／列ドライバ１
４によって１つの完全な行が一度に表示されるように記
憶されたデータが供給される。一行中の各列のためのデ
ータの各ビットはメモリ１２においてアクセスされ、ラ
ッチ回路へと転送される。現在のデータがラッチ回路に
ラッチされている間に、データは単純に標本化される。
実際にはメモリから除去されてメモリがリフレッシュさ
れるか、または新しいデータが導入される。次に、現在
のデータは列ドライバに供給されて１つの行中の各ピク
セルを同時に駆動する。同時に、シフトレジスタ１６は
パルスがクロック２０から受信されるごとに、データの
新しい行を順次選択する。新しく選択された画素の行は
行ドライバ１８によって、ラッチ／列ドライバ１４によ
って同じ画素に与えられるデータによってその画素が要
求される量の光を放出するように用いられる。

【００１１】図２を参照すると、本発明に従って作られ
たマトリックスディスプレイ２５のブロック図であっ
て、その一部分が省略されたものが図示されている。デ
ィスプレイ２５はイメージ生成器２７と複数の画素２９
とを含み、各画素は少なくとも１つの光放出素子を持
ち、行および列のマトリックスに接続されている。本実
施例においては、各行は６４０画素、各列は４８０画素
を有し、これは本実施例においては完全な１ページ（イ
メージ）である。光放出素子は電界放出素子、放射性ポ
リマ素子、光放出ダイオード（ＬＥＤ）、又は類似のも
のを含む。イメージ生成器２７に利用可能な一般的な電
界放出素子は、本出願と同じ出願人による係属中の出
願、１９９２年２月２４日に出願された出願番号０７／
８３９，７１７”Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａ
ｙ Ｕｓｉｎｇ Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｅ
ｖｉｃｅｓ”、１９９１年６月１０日に出願された出願
番号０７／７１２，８２１ ”Ｄｉｓｐｌａｙ ｆｏｒ
Ｐｏｒｔａｂｌｅ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉ
ｃｅｓ”により完全に開示されており、これらはここに
参照として含まれる。イメージ生成器２７に利用可能な
放射性ポリマ素子は、本出願と同じ出願人によって同日
に出願された係属中の出願、”Ｉｎｔｅｇｒａｔｅｄ
Ｄｉｓｐｌａｙ Ｓｏｕｒｃｅ Ｗｉｔｈ Ｅｍｉｓｓ
ｉｖｅ Ｐｏｌｙｍｅｒｓ”ににより完全に開示され、
これらはここに参照として含まれる。

【００１２】ディスプレイ２５はさらに図１の駆動回路
１０を含む。図２に示されているように、シフトレジス
タまたはデコーダ３０はイメージ生成器２７の行入力に
接続され、シフトレジスタまたはデコーダ３２は複数の
ラッチおよび駆動回路３４を介してイメージ生成器２７
の列入力に接続されている。シフトレジスタまたはデコ
ーダ３０は、例えば図１のシフトレジスタ１６および行
ドライバ１８とすることが可能である。シフトレジスタ
またはデコーダ３２は、例えば図１のメモリ１２とする
ことが可能である。電界放出素子を含む画素２９を用い
た本仕様においては各電界放出素子のゲート引き出し電
極は行線に接続され、各電界放出素子のエミッタは列線
に接続されている。さらに、図示される完全な実施形態
においては、４８０行と６４０列で完全な１ページまた
はイメージでは合計３０７，２００画素が存在する。本
実施例においては、イメージ生成器２７は同じ半導体チ
ップ上に駆動回路１０として形成され、これの表面は図
２に示されている。

【００１３】マトリックスディスプレイ２５の動作にお
いては、表示データの１行は列線のそれぞれに関連して
ラッチおよび駆動回路３４に読み込まれる。ひとたびこ
れが確立されると、１つの行が選択され、シフトレジス
タまたはデコーダ３０によって付勢（ｅｎｅｒｇｉｚ
ｅ）され、ラッチおよび駆動回路３４に蓄積されている
データに従って適当な画素２９が発光する。選択された
行が付勢されているあいだ、順番が次の行に対応する表
示データがラッチおよび駆動回路３４に読み込まれ、手
順が繰り返される。ここで繰り返しレートが１秒間に６
０フレームの割合であると仮定すると、各行はおおよそ
３５マイクロ秒だけ発光している。

【００１４】適当な行を付勢し、適当な列にデータを転
送するには２つの基本的な手法が存在する。１つの手法
はデコーダを用いる方法で、もう１つはシフトレジスタ
を用いる方法である。ここで図３を参照すると、デコー
ダを用いる手法が簡略化されたブロック図で図示されて
いる。この構造においては、各行または列は別個にアド
レス指定される。マトリックスディスプレイ２５の行数
には、例えば９ビットのアドレスを必要とし、一方列数
には１０ビットのアドレスが必要となる。アドレスを通
した手続を行うのに必要とされる回路は当業者にはよく
理解されているので、ここには簡略化のために説明しな
い。

【００１５】図４を参照すると、シフトレジスタの手法
の簡略化されたブロック図が図示されている。シフトレ
ジスタの場合には、マトリックスディスプレイでは通常
行および列に対するランダムアクセスの必要性があまり
なく、順次アドレス指定されればよいだけである、とい
う事実による特長を有する。シフトレジスタの手法によ
る特長は、新規の行の手順を実行するのにクロックおよ
びパルスを必要とするだけであるということである。両
方の手法ともマトリックスディスプレイにおける応用を
有すると考えられている。

【００１６】マトリックスディスプレイは単純な白黒の
仕様、白黒グレースケールのディスプレイ、またはカラ
ーのものとすることができる。単純な白黒のディスプレ
イでは、各画素に対し、そのピクセルがオンであるのか
オフであるのかという、１ビットのデジタル信号が必要
なだけである。白黒グレースケールを用いたディスプレ
イでは、アナログの信号または多ビットのデジタル信号
が必要とされる。例えば、１６階調のグレースケールで
は４ビットのデジタル信号が必要である。フルカラーで
は、画素ごとに通常少なくとも３つの光放出素子が必要
とされ、それぞれは原色（赤、緑、青）に用いられ、各
色の適当な量を実現するためにグレースケール信号シス
テムの１種が必要となる。

【００１７】図５はマスタースレーブ仕様において二相
クロックを用い、４つのＡＮＤゲート４２−４５および
４つのＮＯＲゲート４６−４９を含むＤ型フリップフロ
ップ４０を示したものである。フリップフロップ４０の
カスケードがシフトレジスタを実現するのに用いられ
る。本実施例においては、ＮＯＲゲートはエンハンスメ
ント型のＭＥＳＦＥＴデバイス（デプレションモードの
ＭＥＳＦＥＴデバイスを負荷として）を用いて実現され
るが、各個別の実施例においては用いられる基板の種
類、例えばＳｉ，ＧａＡｓ等に依存して変化する。駆動
回路をディスプレイとともに集積化するためのもっとも
率直な手段の一つは、もし例えば光放出素子がＬＥＤで
あるならば、能動デバイスとしてＭＥＳＦＥＴを使うこ
とである。一般に、ＭＥＳＦＥＴはデプレションおよび
エンハンスメントタイプのデバイスとして製造され、そ
のどちらの特長も当業者には周知のものである。デプレ
ションモードのＭＥＳＦＥＴに対して、エンハンスメン
トモードのＭＥＳＦＥＴは、デバイスをオンとオフの間
で切り換えるのに必要な電圧のレベルが在来のデジタル
回路技術と互換性をもつという特長を持つ。

【００１８】図６に示されるように、デュアルゲートの
ＦＥＴの使用によってＡＮＤ回路が構成される。図６の
回路図は６つのエンハンスメントおよびデプレションモ
ードのＭＥＳＦＥＴ５１−５６を用いたラッチ回路５０
であって、図５のフリップフロップ４０の半分に対応す
る。完全なフリップフロップ４０は、８つのエンハンス
メントモードおよび４つのデプレションモードの１２個
のトランジスタから構成される。この４つのデプレショ
ンモードのトランジスタは負荷デバイスであり、そのう
ちの２つは所望の時間に電流を引き込む。図６では、エ
ンハンスメントモードのＭＥＳＦＥＴ５１，５４がＡＮ
Ｄ機能を供給し、エンハンスメント型ＭＥＳＦＥＴ５
２，５３が相補ペアを形成する。デプレションＭＥＳＦ
ＥＴ５５および５６は負荷デバイスである。

【００１９】シフトレジスタ６０は、図７に示されるよ
うに、Ｄ型フリップフロップ４０をカスケード接続する
ことによって形成される。図７には４つのフリップフロ
ップ６１−６４が示されているが、当業者であれば要求
される出力を提供する必要に応じて図７の右方向にシフ
トレジスタ６０を続けて設けることができるのは理解で
きるだろう。１のフリップフロップからの出力は、次の
段の入力に結合され、すべてのフリップフロップは共通
の２つの位相クロックによって駆動される。シリアルデ
ータがシフトレジスタ６０のフリップフロップ６１に入
力され、各段の出力からはパラレルのデータが提供され
る。行駆動の回路、図２のシフトレジスタまたはデコー
ダ３０の場合には、行はシフトレジスタ６０のパラレル
出力に接続されている。単一パルス（１クロックサイク
ル幅）が、所望のフレームレート（例えば１秒間に６０
回）に等しい周波数、でシリアル入力に与えられる。ク
ロック周波数は、フレームレートに行の数を掛けたもの
に等しく、この実施例においては２８．８ＫＨｚであ
る。入力パルスはシフトレジスタ６０を移動して、単一
のクロックパルスにおいて一度に１つの行を付勢する。
列駆動回路の場合には、シフトレジスタ３２に加えてラ
ッチ回路３４も必要となる。図６の回路５０はラッチ機
能を提供するのに用いられる。シフトレジスタ３２のパ
ラレル出力はラッチおよび駆動回路３４の入力に接続さ
れる。ラッチの出力は、列に対する電流吸い込みとして
用いられるトランジスタ（図示せず）のゲートに接続さ
れる。列データは、行クロック周波数に列の数を掛けた
ものに等しいレート（本実施例では１８．４ＭＨｚ）で
クロック駆動されるシフトレジスタ３２にシリアルに入
力される。全ての列データが入力されたのち、ラッチお
よび駆動回路３４のクロック入力が動作状態にされ、デ
ータは適切な列にラッチされる。次に行は発光し、次の
行のデータがシフトレジスタ３２にシフトし始める。

【００２０】ディスプレイ回路の静的電力消費の主要源
は、単純なインバータ回路においては入力が論理レベル
ハイのときに大きな量の電流が流れるという事実にあ
る。これは、スイッチングトランジスタと負荷デバイス
（抵抗またはトランジスタ）の両方が同時に導通してい
ることによって生ずる。このような事態は図８に示され
ているように、相補型の構成を用いることによって避け
ることができる。これはＣＭＯＳで用いられる手法であ
り、Ｎチャンネルのデバイスに接続されたＰチャンネル
のデバイスから構成される。ドレインは互いに接続さ
れ、インバータ出力を提供し、ゲートもともに接続され
てインバータ入力を形成する。この構成では、入力がロ
ーのとき、Ｎチャンネルデバイスはオフであり、Ｐチャ
ンネルデバイスはオンである。従って、出力はハイに駆
動され、Ｖｓｓに到達する。同様に、入力がハイのと
き、Ｎチャンネルデバイスはオンであり、Ｐチャンネル
デバイスはオフである。出力はローに駆動され、接地電
位に到達する。したがって、インバータへの入力の両方
の状態に対して、いずれか１つのトランジスタがオフと
なる。よってこれらのいずれの状態においても、わずか
な電流が流れるだけである。ハイからローまたはローか
らハイへの遷移の間だけ大きな電流が流れる。結果とし
て、静的電力消費は従来の設計のものよりもずっと小さ
い。

【００２１】データ列をシフトするのに比較的高い周波
数のクロックが用いられるのに起因して、従来のマトリ
ックスディスプレイの動的電力消費は大きなディスプレ
イでは大きくなる。ビットを並列（パラレル）にシフト
することによって、このクロック周波数が減少させる
と、動的電力消費は実質的に減少する。例えば、マトリ
ックスディスプレイ２５では、従来の技術のようにもし
データが最小限のレートで直列に更新されるならば、５
ボルトにおける動的な電力要求はおおまかに見積ってお
およそ１８０ミリワットである。図１及び図２に図示さ
れている実施例が用いられたならば、つまりすべてのビ
ットが並列にシフトさせるならば、動的電力消費全体は
おおよそ１０の因数で減少する。これらの数字はメモリ
内で消費される電力を含んでいないが、これはその電力
はどちらの構造でも同一だからである。さらに、シリコ
ンＣＭＯＳ技術を用いて、駆動回路をメモリとともに集
積化することによってこれらの消費電力の節減が達成さ
れる。イメージ生成器２７も同じチップの中に集積化す
ることによって、より一層の消費電力の節約を達成でき
ることは予想されることである。

【００２２】したがって、改良された駆動回路およびそ
の駆動回路を用いたマトリックスディスプレイが開示さ
れた。この駆動回路およびディスプレイの電力消費は実
質的に少ないので、携帯機器、例えば携帯通信機器等に
より容易に組み込むことができる。さらに、駆動回路お
よびマトリックスディスプレイを単一のチップ上に集積
化することによってユニットの大きさも実質的に小さく
なる。もちろん、マトリックスディスプレイが単一のチ
ップの中に集積化されないような特殊な例においては、
より容易なパッケージングのために、メモリはいくつか
のチップに分離される。例として、前記いくつかのチッ
プのそれぞれは、列の一部のための駆動回路を含み、さ
らにそれに対応するメモリを含む。

【図面の簡単な説明】

【図１】図１は、本発明に従って構成された、マトリッ
クスディスプレイを駆動するための駆動回路を簡略化さ
れたブロック図で示したものである。

【図２】図２は、本発明に従って構成された、マトリッ
クスディスプレイをその一部が省略されたブロック図で
示したものである。

【図３】図３および図４は、図２のマトリックスディス
プレイに選択的に含まれるデコーダ装置またはシフトレ
ジスタ装置をそれぞれブロック図で示したものである。

【図４】図３および図４は、図２のマトリックスディス
プレイに選択的に含まれるデコーダ装置またはシフトレ
ジスタ装置をそれぞれブロック図で示したものである。

【図５】図５は、図４のシフトレジスタ装置の一部を形
成するＤ型フリップフロップのブロック図である。

【図６】図６は、図５の装置の一部を回路図で示したも
のである。

【図７】図７は、図４の装置の一部を形成するシフトレ
ジスタをブロック図で示したものである。

【図８】図８は、図１の回路に用いられる典型的なＣＭ
ＯＳ回路を図示したものである。

【符号の説明】

１０ マトリックスディスプレイ駆動回路 １２ メモリ １４ 列出力回路 １６、１８ 行選択および駆動回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１数の画素を持つ行と第２数の画素を
   持つ列とを有するマトリックスディスプレイを駆動する
   駆動回路であって：第１数のビット幅のメモリ（１２）
   であって、前記第１数のビットは前記第１数の画素に等
   しい、ところのメモリ；列出力回路（１４）であって、
   前記列出力回路に接続されたマトリックスディスプレイ
   に前記第１数のビットを並列に供給する列出力回路；お
   よび前記メモリに結合して、前記メモリに記憶されたデ
   ータのビットの完全な１行を選択し、前記選択されたビ
   ットの完全な１行を前記列出力回路に供給するためにメ
   モリを動作させる行選択および駆動回路（１６，１
   ８）；から構成されることを特徴とする駆動回路。
2. 【請求項２】 マトリックスディスプレイであって：複
   数の画素（２９）を含みイメージ生成器であって、各画
   素は少なくとも一つの光放出素子を持ち、前記画素は第
   １数の画素を持つ行と第２数の画素を持つ列とに形成さ
   れ、列入力（３４）の第１数は画素の前記第１数に等し
   い、ところのイメージ生成器；第１数のビット幅を持つ
   メモリ（１２）であって、前記第１数のビットの数は前
   記第１数の画素の数に等しい、ところのメモリ；前記イ
   メージ生成器の列入力（３４）に結合し前記イメージ生
   成器に対して前記第１数のビットを並列に供給する列出
   力回路（１４）；および前記メモリに結合して、前記メ
   モリに記憶されたデータのビットの完全な１行を選択
   し、前記選択されたビットの完全な１行を前記列出力回
   路に供給するためにメモリを動作させる行選択および駆
   動回路（１６，１８）；から構成されることを特徴とす
   るマトリックスディスプレイ。
3. 【請求項３】 マトリックスディスプレイを操作する方
   法であって：複数の画素を含むイメージ生成器であっ
   て、それぞれの画素は少なくとも１つの光放出素子を含
   み、前記画素は第１数の画素を持つ行と第２数の画素を
   持つ列とに形成される、ところのイメージ生成器（２
   ５）を準備する段階；少なくとも第１数の画素のための
   データを記憶可能なメモリ（１２）を提供し、前記メモ
   リ内に画素の１行のイメージデータを記憶する段階；前
   記メモリ（１２）および画素の１行（２９）に接続され
   た第１数のラッチ（３４）を準備する段階；画素の１行
   （２９）の記憶データをメモリ（１２）からラッチ（３
   ４）に同時にシフトする段階；前記ラッチ内のデータを
   利用して画素の完全な１行を同時に付勢する段階；から
   構成されることを特徴とする方法。