JPH0611040U - 音声信号処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 遅延用ＲＡＭ内のデータ内容を消去する為の
時間を短縮する。 【構成】 ディジタル音声信号処理装置のデータ変更の
際、変更データ転送前にＲＡＭクリアインストラクショ
ンにて、消去動作時、遅延用ＲＡＭのアドレスへの書き
込み命令数をｙとして、遅延ＲＡＭの容量Ａをｙで等分
割した、ｘ＝Ａ／ｙの容量ごとに書き込みアドレスを指
定し、先頭アドレスＮより、ｘごとに指定したアドレス
のデータに同時にφデータを書き込み、Ｎはインクリメ
ントされ、再び指定したアドレスのデータにφデータを
書き込み、Ｎがｘとなるまで繰り返されると、遅延用Ｒ
ＡＭの内容は全てφとなる。従って、この動作にかかる
時間は、ｘの容量分だけ、すなわち１／ｙの時間短縮と
なり、データ変更時のミュート動作時間の短縮ができ
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、遅延用ＲＡＭを備えたディジタル音声信号処理装置に関するもので ある。

【０００２】

【従来の技術】

遅延用ＲＡＭを備えたディジタル信号による音声信号処理装置によって残響処 理等を行う際、遅延データの変更をする場合、変更前のデータの残響音が変更後 のデータの音の前に、出力される事を防ぐ為、データ変更の前に遅延用ＲＡＭの データ内容を一旦、消去させる動作が必要である。この時、従来は、遅延用ＲＡ Ｍの先頭アドレスから最終アドレスまで順にφデータを書き込む事で消去させ、 その間は、出力後段の減衰器によってミュートをかけてこの雑音を除去していた 。

【０００３】

【考案が解決しようとする課題】

遅延用等に用いるＲＡＭの先頭アドレスから最終アドレスまで消去させるのに 信号処理に用いるＲＡＭの容量分だけの時間が必要になる欠点があった。

【０００４】

【課題を解決するための手段】

本考案は遅延用等の信号処理のＲＡＭの容量を複数の略等分割させ、並列に書 き込み消去を行う。即ち、φデータを書き込むアドレスを先頭アドレスだけでな く、等間隔範囲にアドレスを指定し、同時に書き込み処理を行うように回路構成 したものである。

【０００５】

【作用】

情報処理用ＲＡＭが全て消去されるまでの時間は、並列処理により容量が分割 されるため大幅な時間短縮となり、データ変更動作時に必要なミュート動作時間 を短縮する事ができる。

【０００６】

【実施例】

本考案の一実施例を説明する。図１は、本考案のディジタル音声信号処理装置 の構成を示したブロック図である。ディジタル信号の入力ソース１としてＣＤ， ＤＡＴ，ＬＤ，ＢＳチューナ等の入力信号がセレクター２で選択され、ディジタ ルオーディオ信号として処理するインターフェイス３を介してセレクタ７に加え 、またアナログ信号の入力ソース４としてデッキ，ＡＵＸ端子よりの入力信号を セレクタ５を介し選択してＡＤコンバータ６を介しセレクタ７にディジタル信号 として加えてソース信号を選択してＤＳＰ８に入力する。

【０００７】 ディジタル信号処理はマイクロコンピュータ９に操作パネル１２より指令され た命令に従って表示器１１で表示された内容の動作をＤＳＰ８を介しＲＡＭ１０ に一時記憶させ、ＲＡＭ１０の内容に従ってＤＳＰ８に入力された信号の信号遅 延情報処理を実行する。入力信号の条件によってＲＡＭ１０を書き換えする時、 消去時間を短くするため並列処理を実行する事でこの書換に要する時間を少なく し出力信号のミューティング時間を短くする事ができる。

【０００８】 ＤＳＰでディジタル信号処理されたディジタル信号はディジタルフィルタ１３ を介しＤＡコンバータ１４でアナログ信号に変換され増幅器１５を介し出力端１ ６から出力される構成になっている。従来のディジタル音声信号処理装置の場合 にはデータ変更の際マイクロコンピュータ９から転送されるインストラクション 及び係数ａの内容を変更する手順を図４に示すと、最初に遅延用ＲＡＭ１０の内 容を初期化するＲＡＭクリアインストラクションａ1 が転送され、次に、遅延処 理インストラクションａ2,変更データ（係数）ａ3 が順に転送される。図５には 、従来のＲＡＭクリアインストラクションａ1 の転送フローチャートである。

【０００９】 遅延用ＲＡＭ１０の先頭アドレスがＮにセットされておりＳb1，このアドレス Ｎのデータ内容Ｓb2がφであるかＤＳＰ８で判別する。φでない場合は、このア ドレスにφデータが書き込まれるＳb3。Ｎは−１されＳb4て、再び、Ｎのアドレ スのデータ内容を確認する。最終アドレスまでこの操作が繰り返されると、遅延 用ＲＡＭ１０のデータ内容は、全てφとなり、遅延処理インストラクションａの 転送が開始されるＳb5。しかし、この場合、先頭アドレスから最終アドレスまで 、φデータが書き込まれるまで、遅延用ＲＡＭ１０の全アドレスに、１サンプリ ングの時間を乗じた時間が必要となる。２５６ＫのＲＡＭの場合、サンプリング 周波数４４．１ＫＨｚで、１アドレスデータ１６ｂｉｔとすると、約３７０ｍｓ ｅｃの時間となりこの間信号処理出力はミューティングされている。

【００１０】 そこで本考案でのＲＡＭクリアインストラクションａにおいての遅延用ＲＡＭ １０への書き込みを図３に示す。このＲＡＭクリアインストラクションａは、遅 延用ＲＡＭ１０への書き込み命令数が、１インストラクションで実行できる最大 の数で設定される。例えばＣＸＤ１３５５の場合、６４ケの書き込み命令を設定 する。

【００１１】 遅延用ＲＡＭ１０のアドレスへの書き込み命令の数をｙとした時、遅延ＲＡＭ の容量Ａをｙで等分割したｘ＝Ａ／ｙの容量ごとに書き込みアドレスを指定する 。

【００１２】 次にＲＡＭクリアインストラクションａのフローチャートを図２に示す。Ｎは 先頭アドレスでありＳ1 、先頭アドレスＮのアドレスデータ及び等分割した容量 ｘごとのアドレスＮ＋ｘ，Ｎ＋２ｘ・・・Ｎ＋ｙｘのアドレスデータに同時にφ データが書き込まれるＳ2 。Ｎは−１されたＳ3 後、再び指定されたアドレスの データにφデータを書き込み、Ｎがｘとなるまで繰り返されるＳ4 と、遅延用Ｒ ＡＭの内容は全てφデータとなり、遅延処理用インストラクション及び変更係数 が転送されるＳ5 。遅延用ＲＡＭ１０が消去されるまでの時間は、遅延用ＲＡＭ １０の全容量Ａ÷アドレスへの書き込み命令数ｙ、即ちｘの容量分となり、１／ ｙの時間短縮となり、データ変更時のミュート動作時間が短縮される。例えば２ ５６ＫのＲＡＭで、書き込み命令数６４の場合、１アドレスデータ１６ｂｉｔサ ンプリング周波数４４．１ＫＨｚで、約６ｍｓｅｃとなり、従来に比べて約３６ ４ｍｓｅｃの時間短縮となる。

【００１３】

【考案の効果】

本考案によるとディジタル信号処理に要する時間が短縮され優れたアナログ出 力を得る事ができる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すブロック図

【図２】本考案の要部のフローチャート

【図３】本考案の要部のＭＡＭ構成図

【図４】従来のフローチヤート

【図５】従来のフローチャートの詳細を示す図

【符号の説明】 １，４ 入力ソース ２，５，７ セレクター ３ インターフェイス ６ ＡＤコンバータ ８ ＤＳＰ ９ マイクロコンピュータ １０ ＲＡＭ １１ 表示器 １２ 操作パネル １３ ディジタルフィルタ １４ ＤＡコンバータ １５ 増幅器 １６ 出力端

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 遅延処理を行う為の遅延用ＲＡＭを有
   し、遅延データ及びインストラクションを転送し信号処
   理を行うディジタル音声信号処理装置に於いて、遅延デ
   ータ変更前の遅延用ＲＡＭデータ内容消去動作を遅延用
   ＲＡＭの容量を等分割させて行う手段を有し、並列消去
   することを特徴とする音声信号処理装置。