JPH06110570A

JPH06110570A - 低電力ｖｃｃ／２発生器

Info

Publication number: JPH06110570A
Application number: JP24247891A
Authority: JP
Inventors: Kul B Ohri; カル・ビー・オーリ; Wen-Foo Chern; ウェン−フー・シャーン
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1990-08-29
Filing date: 1991-08-29
Publication date: 1994-04-22
Also published as: US5027053A; EP0473138A2; EP0473138A3

Abstract

(57)【要約】（修正有）【目的】デバイスに印加される電圧電源から、低電力中
間電位を発生するＩＣ形成のＣＭＯＳ中間電位発生回路
を提供する。【構成】分圧器４０は直列接続する抵抗Ｒ_１，Ｒ_２及び
Ｒ_３から成る。演算増巾器Ｕ_１，Ｕ_２は電圧Ｖｏｕｔに
応答し、この電圧Ｖｏｕｔは電源ＶｃｃとＶｓｓ間に接
続されたＰ−チャネルトランジスタＱ３，Ｑ４及びｎ−
チャネルトランジスタＱ５，Ｑ６から成る直列の出力段
４６により印加される。演算増巾器Ｕ_１及びＵ_２の出力
はそれぞれトランジスタＱ１，Ｑ３及びＱ２，Ｑ６の各
入力ゲートに接続される。インターバＵ_３及びＵ_４はラ
ッチ回路を形成し、中間段４４の出力がトランジスタＱ
１及びＱ２間で切替えられる時に発生する過渡現象を吸
収する。出力段４６の出力ＶｏｕｔはトランジスタＱ４
及びＱ５の接続点から取り出され、同時に比較段４２に
帰還されている。

Description

【発明の詳細な説明】

【０００１】本発明は半導体集積回路（ＩＣ）に形成さ
れたＣＭＯＳ中間電位発生回路に関する。本発明の回路
はデバイスに印加される電圧電源から低電力の中間電位
を発生する。

【０００２】完全な半導体回路自体が通常「半導体」と
されるが、本発明では電気的に導電体、絶縁体または半
導体である種々の材料を使用する。本発明はアドレスさ
れたデバイスの制御方法に関し、メモリデバイスまたは
半導体デバイスを含む装置に限定されるものではない。

【０００３】集積回路（ＩＣ）デバイスにおいて、この
ＩＣへの供給電位に対しある中間値の電位を有している
ことがしばしば有利となる。多種類の回路が中間電位を
発生するのに開発されてきている。

【０００４】図１に示した回路が多分中間電位を発生す
る最も簡単な方法である。二つの抵抗器Ｒ₁およびＲ₂
が電位供給源Ｖ_CCと低電位供給源Ｖ_SS間に直列に接続さ
れている。二つの抵抗器間に得られる電圧が中間電位で
ある。抵抗式分圧器として公知のこの回路には供給電流
を過度に消費するという欠点がある。

【０００５】図２はここでは参考までにとりあげられる
が、米国特許第４，６６３，５８４号に開示されている
他の中間電位発生回路を示す。この回路の明らかな特徴
は、Ｖ₀₂が所定値から外れたときにのみトランジスタＱ
₃およびＱ₄が中間電位Ｖ₀₂を発生することである。Ｒ
₃，Ｑ₁，Ｑ₂およびＲ₄によって形成されるチェーン
回路は最小待機電流を必要とする。この方法において、
もっと大きい値の中間電位が得られる一方で、中間電位
が所望の電位から外れたときに、基準電位を発生し、か
つ、Ｖ₀₂を調節するのに十分な供給電流を消費するだけ
である。

【０００６】図３は上述の米国特許のデバイスとは逆の
技術で構成される同様の回路を示し、この回路はＶ₀₃か
らＶ_CCまでの変化に要する応答時間が速いという利点に
加えて最小の待機電流であるという利点を有している。
図３の回路は図２の抵抗器Ｒ₃およびＲ₄の代りに図３
に示すようにトランジスタＱ₅およびＱ₆を用い、ノー
ドＶＸ₃によるゲートによって前述の応答時間の改善を
達成している。例えば、Ｖ_CCが正の過渡期にある場合、
ＶＸ₃とＶ_CCの立上りとの差がトランジスタＱ₅をして
作動させることが通常よりも困難である。ノードＶ₁が
引き上げられると、トランジスタＱ₃が作動させられ、
次いでＱ₃がノードＶ₀₃を引き上げる。ＶＸ₃がＶ_CC／
２に安定したとき、Ｑ₃が不動作となり、Ｖ₀₃が新しい
Ｖ_CC／２で安定する。同様にして、Ｖ_CCが負の過渡期に
あるとき、ノードＶ₀₃が引き下げられる。

【０００７】中間電位発生回路は負荷の変動と供給電圧
過渡状態に対しより迅速に応答し、図２および図３の回
路より大きい電流値およびより小さい待機電流を有する
ことが望まれる。

【０００８】低電力Ｖ_CC／２発生回路はＰ−チャネルお
よびｎ−チャネル駆動トランジスタを切換えることによ
ってＶ_CCからの外れに対し非常に迅速な応答時間を示す
ことに加えて低い電力消費である主たる利点を利用して
いる。この回路はさらに中間段に対して大きい電流駆動
を示す主な付加的特性を有している。

【０００９】この中間電位発生回路は図３の回路が実行
するよりもＶ_CCの変化に対して迅速に応答し、図１，図
２および図３の回路のいずれよりも小さい待機電流を消
費するだけでなく、電圧比較器として使用された前置増
幅器の存在によって中間段に大電流駆動能力をもたせて
いる。

【００１０】図４に示すように、本発明の好ましい実施
例は分圧器回路４０と、比較段４２と、中間段４４と、
出力段４６とを含んでいる。

【００１１】分圧器回路４０は第１電位供給源Ｖ_CCと第
２電位供給源Ｖ_SS（普通０電位、すなわち接地電位）と
の間に、直列接続された分圧器Ｒ₁，Ｒ₂，Ｒ₃から成
る。第１電流供給源Ｖ_CCが５Ｖであるとき、Ｒ₁，Ｒ₂
およびＲ₃の直列接続抵抗群は標準電圧Ｖ₁が２．６
Ｖ、Ｖ₂が２．４Ｖになるように分圧する。標準電圧Ｖ
₁およびＶ₂は比較段４２に対してそれぞれ演算増幅器
（オペアンプ）Ｕ₁およびＵ₂の負入力端子から印加さ
れる。標準電圧Ｖ₁およびＶ₂はＶ_CCの変化に応じて直
線的に変化する。

【００１２】演算増幅器Ｕ₁，Ｕ₂はその正入力端子に
現われる電圧Ｖ_outに基づいて応答し、この電圧Ｖ_out
は二つの電位供給源Ｖ_CCとＶ_SS間に接続されたＰ−チャ
ネルトランジスタＱ₃とＱ₄およびｎ−チャネルトラン
ジスタＱ₅とＱ₆から構成される直列の出力段４６によ
って印加される。演算増幅器Ｕ₁の出力端子はＰ−チャ
ネルトランジスタＱ₁およびＱ₃の各入力ゲートに作動
電圧を提供し、一方、Ｕ₂はｎ−チャネルトランジスタ
Ｑ₂およびＱ₆の各入力ゲートに作動電圧を提供する。

【００１３】中間段４４はトランジスタＱ₁とＱ₂およ
びインバータＵ₃とＵ₄から成る。Ｑ₁とＱ₂は、Ｑ₁
のソース端子がＶ_CCに接続され、Ｑ₁のドレン端子Ｑ₂
のソース端子と、Ｕ₄の入力端子と、Ｕ₃の出力端子と
にそれぞれ接続されるようにして二つの電流供給源Ｖ_CC
とＶ_SS間に直列に接続されている。この直列回路はＱ₂
のドレン端子がＶ_SSに接続されて完成されている。

【００１４】中間段４４はＵ₃とＵ₄との結合回路によ
ってシュミットトリガモード（または簡単なラッチ回
路）として動作し、中間段４４の出力がＱ₁とＱ₂間で
切換動作を行ったときに発生されるあらゆる出力電流の
過渡現像を実質上除去する。Ｕ₃とＵ₄は、Ｕ₃の出力
端子がＵ₄の入力端子に、一方Ｕ₄の出力端子がＵ₃の
入力端子にそれぞれ接続されることによって簡単なラッ
チ回路として作動する。Ｕ₄の出力端子は出力作動トラ
ンジスタＱ₄およびＱ₅のゲートを作動させる電位を提
供する。出力段４６はそのドレン端子がＱ₄のソース端
子に接続されたＱ₃のソース端子を有している。前述し
たように、Ｑ₄のソース端子とＱ₅のソース端子間の結
合が中間電圧電位Ｖ_outをもたらし、この電位が比較段
４２の正端子にフィードバックされている。出力段４６
の直列回路を完成するために、Ｑ₅のドレン端子がＱ₆
のソース端子に、またＱ₆のドレン端子がＶ_SSにそれぞ
れ接続されている。

【００１５】回路の動作を概略理解するために、説明の
目的ですべてのｎ−チャネルおよびＰ−チャネルの閾値
電圧を約１Ｖに等しいとし、スイッチとして作用するも
のと仮定する。さらに、各段の直列抵抗は整合されてい
るものとする。さらに、理想的な状態におけるＶ_CCは
５．０Ｖ，Ｖ_SSは０Ｖであるとする。

【００１６】Ｖ_outによって作動される負荷の変動によ
りＶ_outがその電圧標準レベルからずれたとき、本発明
の回路はＶ_outをその正しいレベルに戻すようにして補
償する「補正」動作を発する。Ｖ_CCまたはＶ_SSが新しい
電圧レベルに変動したとき、本発明の回路はＶ_outに対
して対応する新しい標準電圧を発生する「応答」動作を
生じる。

【００１７】Ｖ_outの変化に対する補正理想的な状態において、Ｖ₁は２．６Ｖで安定し、Ｖ₂
は２．４Ｖで安定し、標準電圧をＵ₁とＵ₂の各負入力
端子にそれぞれ供給する。出力に接続される負荷によ
り、Ｖ_outは次の条件のうちの一つになる。条件１、Ｖ_outは２．４Ｖ以下、条件２、Ｖ_outは２．４Ｖ以上、２．６Ｖ未満、条件３、Ｖ_outは２．６Ｖ以上

【００１８】回路が条件１のモードで動作される場合、
２．４Ｖ以下のＶ_outが演算増幅器Ｕ₁およびＵ₂の正
端子に現われる。負端子に標準電圧があるために、Ｕ₁
およびＵ₂の出力は負で動作される。ＰＭＯＳトランジ
スタＱ₁およびＱ₂のゲート端子に現われる負電圧によ
り、各トランジスタの−１Ｖの閾値電圧の方が低くな
り、両トランジスタが動作され、次いで両トランジスタ
からその各ドレン端子へのＶ_CC（１として規定される）
が結合される。ＮＭＯＳトランジスタＱ₂およびＱ₆の
各ゲートに現われる負電圧により、１Ｖの各トランジス
タの閾値電圧の方が高くなり、両トランジスタが不動作
となり、回路に電流は流れない。

【００１９】トランジスタＱ₁，Ｑ₂間の回路応答結果
から、「１」がインバータ４の入力端子に現われ、Ｕ₄
をして低電圧（０として規定される）がその出力端子
へ、Ｕ₃の入力端子へ、さらにトランジスタＱ₄および
Ｑ₅の各ゲートへと印加せしめられる。ここで、Ｕ₃の
入力に現われた「０」がＵ₃をしてその出力端子に
「１」を印加せしめ、これによってＵ₄の入力端子に既
に現われている「１」を強化し、さらに、Ｕ₃およびＵ
₄をして簡単なラッチ回路として動作せしめる。

【００２０】トランジスタＱ₄，Ｑ₅に現われる「０」
により、−１ＶのＱ₄の閾値電圧の方が低くなり、Ｑ₄
をオンし、一方、１ＶのＱ₅の閾値電圧の方は高くな
り、Ｑ₅がオフにされる。ここで、Ｑ₃およびＱ₄がオ
ン状態にあって、電流パスがＶ_CCからＶ_outに至って形
成され負荷が動作される。負荷が変動しない限り、この
回路はＶ₁とＶ₂間でＶ_outが安定しているために、条
件２モードで動作し始める。

【００２１】回路が条件２モードで動作しているとき、
２．４Ｖ以上、２．６Ｖ以下のＶ_outが二つの演算増幅
器Ｕ₁とＵ₂の各正端子に現われる。標準電圧Ｖ₁およ
びＶ₂が比較段４２の負端子に現われるために、Ｕ₁が
その出力を正に、一方、Ｕ₂がその出力を負に動作させ
る。ＰＭＯＳトランジスタＱ₁およびＱ₃の各ゲートに
現われる正電圧によって、−１Ｖの各トランジスタの閾
値電圧が大きくならないので、両トランジスタはオフさ
れる。Ｕ₂は同じ状態にあるので、条件１モードにあ
り、分析ではＱ₂と同じに維持され、Ｑ₆が電流パスを
これらトランジスタを介して接地されるのを阻止する。
Ｑ₁，Ｑ₂およびＱ₅がオフであることから、負荷が一
定に維持されていれば、Ｖ_outのためのＶ_CC／２の所望
レベルが維持される。

【００２２】回路が条件３モードで動作しているとき、
２．６Ｖ以上のＶ_outが二つの演算増幅器Ｕ₁，Ｕ₂の
正端子に現われる。標準電圧Ｖ₁，Ｖ₂が比較段４２の
負端子に現われるので、両演算増幅器Ｕ₁，Ｕ₂がそれ
らの出力を正に動作させる。ＰＭＯＳトランジスタＱ₁
およびＱ₃の各ゲートに現われた正電圧により、−１Ｖ
の各トランジスタの閾値電圧の方が低くなり、両トラン
ジスタがオフされる。ＮＭＯＳトランジスタＱ₂および
Ｑ₆の各ゲートに現われる正電圧により、１Ｖの各トラ
ンジスタの閾値電圧の方が高くなり、両トランジスタが
オンし、各ソース端子を接地電位まで引き上げる。

【００２３】Ｑ₂が出力端子を接地電位（０に規定）に
まで高めた結果、「０」がインバータＵ₄の入力端子に
現われ、Ｕ₄をして高い電圧をその出力端子に、Ｕ₃の
入力端子に、さらに、Ｑ₄，Ｑ₅のゲートに生ぜしめ
る。ここで「０」がＵ₃の入力に現われ、Ｕ₃をしてそ
の出力端子を「０」で動作せしめ、Ｕ₄の入力端子に既
に現われている「０」を強める。

【００２４】Ｑ₄およびＱ₅の各ゲートに現われた
「１」により、−１ＶのＱ₄の閾値電圧の方が低くな
り、Ｑ₄がオフされ、一方、１ＶのＱ₅の閾値電圧の方
が高くなり、Ｑ₅がオンされる。Ｑ₅およびＱ₆がオン
状態にあるとき、電流パスがＶ_outと接地間に形成され
る。負荷が変動しない限り、この回路は再び条件２モー
ドで動作し、Ｖ_outは２．４Ｖと２．６Ｖ間で安定す
る。

【００２５】電圧標準レベルおよび前述した三つの条件
における対応するＶ_out電圧レベルはＶ_CCの電圧レベル
に直接依存している。条件１から３と同じ結果が異なる
レベルのＶ_CCから得られる。

【００２６】Ｖ_CCの変動に対する応答図５はＶ_CCの変動に対するＶ_outの迅速な応答を示す。
説明の目的で、図５において、Ｖ_CCは低レベルの４Ｖか
ら高レベルの６Ｖまで変動する。Ｖ_CC／２は前述したよ
うに、Ｖ_CCの低レベルおよび高レベルに基づいた２Ｖの
低レベルと３Ｖの高レベルにそれぞれ対応している。差
電圧（ΔＶ）はＵ₁およびＵ₂の正および負入力間の電
圧差として規定され、ここでは０．２Ｖとなる。ΔＶが
演算増幅器Ｕ₁およびＵ₂をトリップさせ、その一方ま
たは他方または両者をして、対応する負または正レベル
の各出力を発生せしめることが必要である。

【００２７】時刻Ｔ₀において、回路が前述したように
条件２モードで動作しており、Ｖ_outが約２Ｖで安定し
ているとき、Ｖ_CCは４Ｖで安定する。時刻Ｔ₁におい
て、Ｖ_CCは４Ｖから６Ｖの変動を経て、標準電圧Ｖ₁お
よびＶ₂をしてＶ_CCを正方向に変化せしめる。Ｖ₁が既
にＶ_outよりも高い電位にあるので、Ｕ₂はその出力に
おいて負レベルを維持することでその前回の状態を維持
する。しかし、Ｖ₂がＶ_outより高くなるので、時刻Ｔ
₂で示すように、一旦、ΔＶトリップ点が高くなると、
Ｕ₁をしてその出力を正レベルから負レベルにトリップ
せしめる。ここで、この回路はＶ_outが標準電圧Ｖ₁と
Ｖ₂間約３Ｖで再度安定するまで条件１モードで動作
し、これで条件２モードで動作されることになる。

【００２８】時刻Ｔ₃において、６Ｖから４Ｖへの変動
を経て、Ｖ₁およびＶ₂をしてＶ_CCを負方向に変化せし
める。Ｖ₂が既にＶ_outより低い電位にあるために、Ｕ
₁はその出力を正レベルに維持することによって前回の
状態を維持する。しかし、Ｖ ₁がＶ_out以下に下るの
で、時刻Ｔ₄で示すように、一旦ΔＶトリップ点が高く
なり、Ｕ₂の出力が負レベルから正レベルに切換えられ
る。ここで、Ｖ_outがＶ₁とＶ₂間約２Ｖで再度安定さ
れるまで、この回路は条件３モードで動作され、これで
条件２モードに戻される。

【００２９】この回路は、Ｖ_CCが４Ｖ以下になったと
き、または６Ｖ以上になったとき、前述したと同じよう
にして応答する。これは標準電圧Ｖ₁およびＶ₂がＶ_CC
レベルに関して調節し、かつ、Ｖ_outを調節するための
同じ動作が条件１から３までのレベルを適当に調節する
からである。さらに、変動がＶ_CCにではなくＶ_SSに生じ
たりまたはこれら両者に生じたときはいつもＶ_outが前
述した動作に基づいて調節される。

【００３０】演算増幅器Ｕ₁およびＵ₂を形成する小さ
いデバイスを用いることによって、これらのデバイスに
よって引き出される電流は比較的小さく（典型的には５
μＡ程度）、かつ、非常に速い率で電源の変動への応答
を可能にする。好ましい実施例の回路は電源の変動に対
して５０〜１００μｓ台で応答する。これら従来方法に
よる電源変動に対して７０〜２００μｓ台であるのと比
較して速い。電源変動は典型的には５μｓの速さである
ので、好ましい実施例の速さの利点は自明である。

【図面の簡単な説明】

【図１】供給電流の相当量を消費する簡単な従来の抵抗
式分圧器を示す図である。

【図２】図１の抵抗回路よりも供給電流の消費の少ない
改良回路を提供する従来の中間電位発生回路を示す図で
ある。

【図３】図２の回路よりも迅速にＶ_CCの変化に応答する
利点を有している他の従来の中間電位発生回路を示す図
である。

【図４】中間電位発生回路を提供する本発明の実施例を
示す図である。

【図５】コンピュータシミュレーションに基づいたＶ_CC
変化に対する好ましい実施例の回路応答性を示す図であ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウェン−フー・シャーンアメリカ合衆国、80921 コロラド州、コロラド・スプリングズ、ラムトロン・ドライブ 1850

Claims

【特許請求の範囲】

【請求項１】第１電位供給源（Ｖ_CC）と、第１および
第２ノードを各々有する第１，第２および第２抵抗器
（Ｒ₁，Ｒ₂，Ｒ₃）と、第２電位供給源（Ｖ_CC）と、
正入力と負入力および出力を各々有する第１および第２
演算増幅器（Ｕ₁，Ｕ₂）と、第１ノードと第２ノード
およびゲートを各々有する第１，第２および第３ＰＭＯ
Ｓトランジスタ（Ｑ₁，Ｑ₃，Ｑ₄）と、第１ノードと
第２ノードおよびゲートを各々有する第１，第２および
第３ＮＭＯＳトランジスタ（Ｑ₂，Ｑ₅，Ｑ₆）と、入
力および出力を各々有する第１および第２インバータ
（Ｕ₃，Ｕ₄）と、出力ノード（Ｖ_out）と、から成る
中間電位を発生する回路。
【請求項２】前記第１抵抗器（Ｒ₁）の前記第１ノー
ドが前記第１電位供給源（Ｖ_CC）に接続され、前記第２
ノードが前記第２抵抗器（Ｒ₁）の第１ノードおよび前
記第２演算増幅器（Ｕ₂）の負入力に接続されており、
前記第２抵抗器（Ｒ₂）の前記第２ノードが前記第３抵
抗器（Ｒ₃）の第１ノードおよび前記第１演算増幅器
（Ｕ₁）の負入力に接続されており、前記第３抵抗器
（Ｒ₃）の前記第２ノードが前記第２電位供給源
（Ｖ_SS）に接続されており、前記出力ノード（Ｖ_out）
が前記第３ＰＭＯＳトランジスタ（Ｑ₄）の第２ノード
と、前記第３ＮＭＯＳトランジスタ（Ｑ₅）の第１ノー
ドと、前記第１および第２演算増幅器（Ｕ₁，Ｕ₂）の
各入力とにそれぞれ接続されており、前記第１演算増幅
器（Ｕ₁）の前記出力が前記第１および第２ＰＭＯＳト
ランジスタ（Ｑ₁，Ｑ₃）の各ゲートに接続されてお
り、前記第２演算増幅器（Ｕ₂）の前記出力が前記第１
および第２ＮＭＯＳトランジスタ（Ｑ₂，Ｑ₆）の各ゲ
ードに接続されており、前記第１ＰＭＯＳトランジスタ
（Ｑ₁）の前記第２ノードが前記第１インバータ
（Ｕ₃）の出力と、前記第２インバータ（Ｕ₄）の入力
と、前記第１ＮＭＯＳトランジスタ（Ｑ₂）の第１ノー
ドとにそれぞれ接続されており、前記第１ＮＭＯＳトラ
ンジスタ（Ｑ₂）の前記第２ノードが前記第２電位供給
源（Ｖ_SS）に接続されており、前記第２インバータ（Ｕ
₄）の前記出力が前記第１インバータ（Ｕ₃）の入力
と、前記第３ＰＭＯＳトランジスタ（Ｑ₄）および前記
第３ＮＭＯＳトランジスタ（Ｑ₅）の各ゲートにそれぞ
れ接続されており、前記第２ＰＭＯＳトランジスタ（Ｑ
₃）の前記第２ノードが前記第３ＰＭＯＳトランジスタ
（Ｑ₄）の前記第１ノードに接続されており、前記第３
ＰＭＯＳトランジスタ（Ｑ₄）の前記第２ノードが前記
第３ＮＭＯＳトランジスタ（Ｑ₅）の前記第１ノードに
接続されており、前記第３ＮＭＯＳトランジスタ
（Ｑ₅）の前記第２ゲートが前記第２ＮＭＯＳトランジ
スタ（Ｑ₆）の前記第１ノードと、前記第１および第２
演算増幅器（Ｕ₁，Ｕ₂）の前記各正入力と、前記出力
ノード（Ｖ_out）とにそれぞれ接続されており、前記第
２ＮＭＯＳトランジスタ（Ｑ₆）の前記第２ノードが前
記第２電位供給源（Ｖ_SS）に接続されていることを特徴
とする請求項１に記載の回路。
【請求項３】第１電位供給源（Ｖ_CC）と、第２電位供
給源（Ｖ_SS）と、第１および第２ノードを有し、前記第
１ノードが前記第１電位供給源（Ｖ_CC）に接続されてい
る第１抵抗器（Ｒ₁）と、第１および第２ノードを有
し、その前記第１ノードが前記第１抵抗器（Ｒ₁）の前
記第２ノードに接続されている第２抵抗器（Ｒ₂）と、
第１および第２ノードを有し、その前記第１ノードが前
記第２抵抗器（Ｒ₂）の第２ノードと、またその前記第
２ノードが前記第２電位供給源（Ｖ_SS）にそれぞれ接続
されている第３抵抗器（Ｒ₃）と、正入力と負入力およ
び出力を有し、その前記負入力が前記第１抵抗器
（Ｒ₁）の前記第２ノードと前記第２抵抗器（Ｒ₂）の
前記第１ノードにそれぞれ接続されている第１演算増幅
器（Ｕ₁）と、正入力と負入力および出力を有し、その
前記負入力が前記第２抵抗器（Ｒ₂）と前記第３抵抗器
（Ｒ₃）の前記第１ノードとに接続され、前記第１およ
び第２演算増幅器（Ｕ₁，Ｕ₂）の前記各正入力が互い
に接続されている第２演算増幅器と、第１ノードと第２
ノードおよびゲートを有し、その前記第１ノードが前記
第１電位供給源（Ｖ_CC）に接続され、その前記ゲートが
前記第１演算増幅器（Ｕ₁）の前記出力に接続されてい
る第１ＰＭＯＳトランジスタ（Ｑ₁）と、第１ノードと
第２ノードおよびゲートを有し、その前記第１ノードが
前記第１ＰＯＭＳトランジスタ（Ｑ₁）の前記第２ノー
ドに接続され、その前記第２ノードが前記第２電位供給
源（Ｖ_SS）に接続され、その前記ゲートが前記第２演算
増幅器（Ｕ₂）の前記出力に接続されている第１ＮＭＯ
Ｓトランジスタ（Ｑ₂）と、入力および出力ノードを有
し、前記出力ノードが前記第１ＰＭＯＳトランジスタ
（Ｑ₁）の前記第２ノードと、前記第１ＮＭＯＳトラン
ジスタ（Ｑ₂）の前記第１ノードにそれぞれ接続されて
いる第１インバータ（Ｕ₃）と、入力および出力ノード
を有し、その前記入力ノードが前記第１インバータ（Ｕ
₃）の前記出力ノードと、前記第１ＰＭＯＳトランジス
タ（Ｕ₃）の前記第２ノードと、前記第１ＮＭＯＳトラ
ンジスタ（Ｑ₂）の前記第１ノードとにそれぞれ接続さ
れ、その前記出力ノードが前記第１インバータ（Ｕ₃）
の前記入力ノードに接続されている第２インバータ（Ｕ
₄）と、第１ノードと第２ノードおよびゲートを有し、
その前記第１ノードが前記第１電位供給源（Ｖ_CC）に接
続され、その前記ゲートが前記第１ＰＭＯＳトランジス
タ（Ｑ₁）の前記ゲートおよび前記第１演算増幅器（Ｕ
₁）の前記出力ノードにそれぞれ接続されている第２Ｐ
ＭＯＳトランジスタ（Ｑ₃）と、第１ノードと第２ノー
ドおよびゲートを有し、その前記第１ノードが前記第２
ＰＭＯＳトランジスタ（Ｑ₃）の前記第２ノードに接続
され、その前記ゲートが前記第２インバータ（Ｕ₄）の
前記出力ノードおよび前記第１インバータ（Ｕ₃）の前
記入力ノードにそれぞれ接続され、その前記第２ノード
が前記第１および第２演算増幅器（Ｕ₁，Ｕ₂）の前記
各正入力ノードおよび前記出力ノード（Ｖ_out）にそれ
ぞれ接続されている第３ＰＭＯＳトランジスタ（Ｑ₄）
と、第１ノードと第２ノードおよびゲートを有し、その
前記第１ノードが前記第３ＰＭＯＳトランジスタ
（Ｑ₄）の前記第２ノードと、前記第１および第２演算
増幅器（Ｕ₁，Ｕ₂）の前記各正入力ノードとにそれぞ
れ接続され、その前記ゲートが前記第２インバータ（Ｕ
₄）の前記出力ノードと前記第１インバータ（Ｕ₁）の
前記入力ノードと、前記第３ＰＭＯＳトランジスタ（Ｑ
₄）の前記ゲートとにそれぞれ接続されている第２ＮＭ
ＯＳトランジスタ（Ｑ₅）と、第１ノードと第２ノード
およびゲートを有し、その前記第１ノードが前記第２Ｎ
ＭＯＳトランジスタ（Ｑ₆）の前記第１ノードに接続さ
れ、その前記ゲートが前記第１ＮＭＯＳトランジスタ
（Ｑ₂）の前記ゲートおよび前記第２演算増幅器
（Ｕ₂）の前記出力にそれぞれ接続され、その前記第２
ノードが前記第２電位供給源（Ｖ_SS）に接続されている
第３ＮＭＯＳトランジスタ（Ｑ₆）と、から成る中間電
位を発生する回路。
【請求項４】第１電位供給源（Ｖ_CC）と、第２電位供
給源（Ｖ_SS）と、第１，第２，第３および第４ノードを
有し、前記第１ノードが前記第１電位供給源（Ｖ_CC）に
接続され、前記第４ノードが前記第２電位供給源に接続
されている分圧器回路（４０）と、第１，第２および第
３ノードを有し、その前記第１ノードが前記分圧器回路
（４０）の前記第２ノードに接続されている第１演算増
幅器（Ｕ₁）と、第１，第２および第３ノードを有し、
その前記第１ノードが前記分圧器回路（４０）の前記第
３ノードに接続され、その前記第２ノードが前記第１演
算増幅器（Ｕ₁）の前記第２ノードに接続されている第
２演算増幅器（Ｕ₂）と、第１，第２および第３ノード
を有し、その前記第１ノードが前記第１電位供給源（Ｖ
_CC）に接続され、その前記第３ノードが前記第１演算増
幅器（Ｕ₁）の前記第３ノードに接続されている第１ス
イッチ（第１ＰＭＯＳトランジスタ）（Ｑ₁）と、第
１，第２および第３ノードを有し、その前記第１ノード
が前記第１スイッチ（第１ＰＭＯＳトランジスタ）（Ｑ
₁）の前記第２ノードに接続され、その前記第２ノード
が前記第２電位供給源（Ｖ_SS）に接続され、その前記第
３ノードが前記第２演算増幅器（Ｕ₂）の前記第３ノー
ドに接続されている第２スイッチ（第１ＮＭＯＳトラン
ジスタ）（Ｑ₂）と、第１および第２ノードを有し、前
記第１ノードが前記第１スイッチ（第１ＰＭＯＳトラン
ジスタ）（Ｑ₁）および前記第２スイッチ（第１ＮＭＯ
Ｓトランジスタ）（Ｑ₂）を有するラッチ回路（Ｕ₃，
Ｕ₄）と、第１，第２および第３ノードを有し、その前
記第１ノードが前記第１電位供給源（Ｖ_CC）に接続さ
れ、その前記第３ノードが前記第１スイッチ（第１ＰＭ
ＯＳトランジスタ）（Ｑ₁）の前記第３ノードおよび前
記第１演算増幅器（Ｕ₁）の前記第２ノードにそれぞれ
接続されている第３スイッチ（第２ＰＭＯＳトランジス
タ）（Ｑ₃）と、第１，第２および第３ノードを有し、
その前記第１ノードが前記第３スイッチ（第２ＰＭＯＳ
トランジスタ）（Ｑ₃）に接続され、その前記第３ノー
ドが前記ラッチ回路（Ｕ₃，Ｕ₄）の前記第２ノードに
接続され、その前記第２ノードが前記第１および第２演
算増幅器（Ｕ₁，Ｕ₂）の前記各第２ノードおよび出力
ノード（Ｖ_out）にそれぞれ接続されている第４スイッ
チ（第３ＰＭＯＳトランジスタ）（Ｑ₄）と、第１，第
２および第３ノードを有し、その前記第１ノードが前記
第４スイッチ（第３ＰＭＯＳトランジスタ）（Ｑ₄）
と、前記出力ノード（Ｖ_out）と、前記第１および第２
演算増幅器（Ｕ₁，Ｕ₂）の前記各第２ノードとにそれ
ぞれ接続され、その前記第３ノードが前記ラッチ回路
（Ｕ₃，Ｕ₄）の前記第２ノードおよび前記第４スイッ
チ（第３ＰＭＯＳトランジスタ）（Ｑ₄）の前記第３ノ
ードにそれぞれ接続されている第５スイッチ（第２ＮＭ
ＯＳトランジスタ）（Ｑ₅）と、第１，第２および第３
ノードを有し、その前記第１ノードが前記第５スイッチ
（第２ＮＭＯＳトランジスタ）（Ｑ₅）の前記第２ノー
ドに接続され、その前記第３ノードが前記第２スイッチ
（第１ＮＭＯＳトランジスタ）（Ｑ₂）の前記第３ノー
ドおよび前記第２演算増幅器（Ｕ₂）の前記第２ノード
にそれぞれ接続され、その前記第２ノードが前記第２電
位供給源（Ｖ_SS）に接続されている第６スイッチ（第３
ＮＭＯＳトランジスタ）（Ｑ₆）と、から成る中間電位
を発生する回路。