JPH06110656A - 論理回路 - Google Patents
論理回路Info
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- JPH06110656A JPH06110656A JP26004592A JP26004592A JPH06110656A JP H06110656 A JPH06110656 A JP H06110656A JP 26004592 A JP26004592 A JP 26004592A JP 26004592 A JP26004592 A JP 26004592A JP H06110656 A JPH06110656 A JP H06110656A
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Abstract
(57)【要約】
【目的】 本発明は４個の１ビットデータを同時に加算
処理する論理回路に関し、より回路規模を縮小できると
共に、より演算処理時間の短縮が可能な論理回路を提供
することを目的とする。 【構成】 ４個の１ビットデータａ，ｂ，ｃ，及びｄを
同時に加算処理する論理回路であって、４個の１ビット
データａ，ｂ，ｃ，及びｄの和Ｓを求める和出力回路１
と、４個の１ビットデータａ，ｂ，ｃ，及びｄの加算時
の第１桁目の桁上げ出力Ｃａを生成する１ビット桁上げ
回路３と、４個の１ビットデータａ，ｂ，ｃ，及びｄの
加算時の第２桁目の桁上げ出力Ｃｂを生成する２ビット
桁上げ回路５とを有して構成する。
処理する論理回路に関し、より回路規模を縮小できると
共に、より演算処理時間の短縮が可能な論理回路を提供
することを目的とする。 【構成】 ４個の１ビットデータａ，ｂ，ｃ，及びｄを
同時に加算処理する論理回路であって、４個の１ビット
データａ，ｂ，ｃ，及びｄの和Ｓを求める和出力回路１
と、４個の１ビットデータａ，ｂ，ｃ，及びｄの加算時
の第１桁目の桁上げ出力Ｃａを生成する１ビット桁上げ
回路３と、４個の１ビットデータａ，ｂ，ｃ，及びｄの
加算時の第２桁目の桁上げ出力Ｃｂを生成する２ビット
桁上げ回路５とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は４個の１ビットデータを
同時に加算処理する論理回路に係り、特に、より回路規
模を縮小できると共に、より演算処理時間の短縮が可能
な論理回路に関する。
同時に加算処理する論理回路に係り、特に、より回路規
模を縮小できると共に、より演算処理時間の短縮が可能
な論理回路に関する。
【０００２】加算回路は、四則演算を処理する全ての演
算装置において用いられる基本的な回路要素である。特
に、乗算器の部分積の和を求めるような場合には、多ビ
ットデータの加算が頻繁に行なわれるため、より回路の
集積度を向上させて回路の最適化を図ると共に、処理速
度の高速化が要求されている。
算装置において用いられる基本的な回路要素である。特
に、乗算器の部分積の和を求めるような場合には、多ビ
ットデータの加算が頻繁に行なわれるため、より回路の
集積度を向上させて回路の最適化を図ると共に、処理速
度の高速化が要求されている。
【０００３】
【従来の技術】図８（１）及び（２）に、一般的な半加
算器ＨＡと全加算器ＦＡの回路構成を示す。図８（１）
において、半加算器ＨＡは、２入力データａ及びｂに対
して和Ｓと桁上げビットＣ０を生成する。また図８
（２）において、全加算器ＦＡは、３入力データａ，
ｂ，及びｃに対して和Ｓと桁上げビットＣを生成する。
算器ＨＡと全加算器ＦＡの回路構成を示す。図８（１）
において、半加算器ＨＡは、２入力データａ及びｂに対
して和Ｓと桁上げビットＣ０を生成する。また図８
（２）において、全加算器ＦＡは、３入力データａ，
ｂ，及びｃに対して和Ｓと桁上げビットＣを生成する。
【０００４】従来、４個の１ビットデータ（Ａ，Ｂ，
Ｃ，Ｄ）を入力として加算処理するには、例えば図９に
示すように、１個の全加算器ＦＡと２個の半加算器ＨＡ
とにより構成した論理回路（４ビット加算器）を用い
て、和出力Ｓｏ、１ビット桁上げ出力Ｃａ、及び２ビッ
ト桁上げ出力Ｃｂを求めていた。
Ｃ，Ｄ）を入力として加算処理するには、例えば図９に
示すように、１個の全加算器ＦＡと２個の半加算器ＨＡ
とにより構成した論理回路（４ビット加算器）を用い
て、和出力Ｓｏ、１ビット桁上げ出力Ｃａ、及び２ビッ
ト桁上げ出力Ｃｂを求めていた。
【０００５】
【発明が解決しようとする課題】上述のように、加算回
路は全ての演算装置において用いられる基本的な回路要
素であり、より高い回路の集積度、並びに演算処理の高
速化が要求されている。
路は全ての演算装置において用いられる基本的な回路要
素であり、より高い回路の集積度、並びに演算処理の高
速化が要求されている。
【０００６】本発明は、上記課題を解決するもので、回
路の最適化を図ることによって回路規模をより縮小する
と共に、より演算処理時間を短縮した論理回路を提供す
ることを目的とする。
路の最適化を図ることによって回路規模をより縮小する
と共に、より演算処理時間を短縮した論理回路を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴の論理回路は、図１に示す如
く、４個の１ビットデータａ，ｂ，ｃ，及びｄを同時に
加算処理する論理回路であって、前記４個の１ビットデ
ータａ，ｂ，ｃ，及びｄの和Ｓを求める和出力回路１
と、前記４個の１ビットデータａ，ｂ，ｃ，及びｄの加
算時の第１桁目の桁上げ出力Ｃａを生成する１ビット桁
上げ回路３と、前記４個の１ビットデータａ，ｂ，ｃ，
及びｄの加算時の第２桁目の桁上げ出力Ｃｂを生成する
２ビット桁上げ回路５とを有して構成する。
に、本発明の第１の特徴の論理回路は、図１に示す如
く、４個の１ビットデータａ，ｂ，ｃ，及びｄを同時に
加算処理する論理回路であって、前記４個の１ビットデ
ータａ，ｂ，ｃ，及びｄの和Ｓを求める和出力回路１
と、前記４個の１ビットデータａ，ｂ，ｃ，及びｄの加
算時の第１桁目の桁上げ出力Ｃａを生成する１ビット桁
上げ回路３と、前記４個の１ビットデータａ，ｂ，ｃ，
及びｄの加算時の第２桁目の桁上げ出力Ｃｂを生成する
２ビット桁上げ回路５とを有して構成する。
【０００８】また、本発明の第２の特徴の論理回路は、
請求項１に記載の論理回路において、前記和出力回路１
は、図３に示す如く、前記４個の１ビットデータの内、
第１及び第２のデータａ及びｂの排他的論理和をとるゲ
ートＥＸ１と、第３及び第４のデータｃ及びｄの排他的
論理和値が真の時に前記ゲートＥＸ１の出力の反転値を
和Ｓとし、第３及び第４のデータｃ及びｄの排他的論理
和値が偽の時に前記ゲートＥＸ１の出力を和Ｓとする論
理ブロック１１とを有して構成する。
請求項１に記載の論理回路において、前記和出力回路１
は、図３に示す如く、前記４個の１ビットデータの内、
第１及び第２のデータａ及びｂの排他的論理和をとるゲ
ートＥＸ１と、第３及び第４のデータｃ及びｄの排他的
論理和値が真の時に前記ゲートＥＸ１の出力の反転値を
和Ｓとし、第３及び第４のデータｃ及びｄの排他的論理
和値が偽の時に前記ゲートＥＸ１の出力を和Ｓとする論
理ブロック１１とを有して構成する。
【０００９】更に、本発明の第３の特徴の論理回路は、
請求項１または２に記載の論理回路において、前記和出
力回路１の出力Ｓは、前記４個の１ビットデータａ，
ｂ，ｃ，及びｄのパリティビットとして使用される。
請求項１または２に記載の論理回路において、前記和出
力回路１の出力Ｓは、前記４個の１ビットデータａ，
ｂ，ｃ，及びｄのパリティビットとして使用される。
【００１０】
【作用】本発明の第１、第２、及び第３の特徴の論理回
路では、図１に示す如く、和出力回路１により４個の１
ビットデータａ，ｂ，ｃ，及びｄの和Ｓを求め、１ビッ
ト桁上げ回路３により４個の１ビットデータａ，ｂ，
ｃ，及びｄの加算時の第１桁目の桁上げ出力Ｃａを生成
し、２ビット桁上げ回路５により４個の１ビットデータ
ａ，ｂ，ｃ，及びｄの加算時の第２桁目の桁上げ出力Ｃ
ｂを生成して、４個の１ビットデータａ，ｂ，ｃ，及び
ｄを同時に加算処理するようにしている。
路では、図１に示す如く、和出力回路１により４個の１
ビットデータａ，ｂ，ｃ，及びｄの和Ｓを求め、１ビッ
ト桁上げ回路３により４個の１ビットデータａ，ｂ，
ｃ，及びｄの加算時の第１桁目の桁上げ出力Ｃａを生成
し、２ビット桁上げ回路５により４個の１ビットデータ
ａ，ｂ，ｃ，及びｄの加算時の第２桁目の桁上げ出力Ｃ
ｂを生成して、４個の１ビットデータａ，ｂ，ｃ，及び
ｄを同時に加算処理するようにしている。
【００１１】また、和出力回路１は、図３に示す如く、
ゲートＥＸ１で４個の１ビットデータの内、第１及び第
２のデータａ及びｂの排他的論理和をとり、論理ブロッ
ク１１により、第３及び第４のデータｃ及びｄの排他的
論理和値が真の時にゲートＥＸ１の出力の反転値を和Ｓ
とし、第３及び第４のデータｃ及びｄの排他的論理和値
が偽の時にゲートＥＸ１の出力を和Ｓとしている。更
に、この和出力回路１の出力Ｓは、前記４個の１ビット
データａ，ｂ，ｃ，及びｄのパリティビットとしても使
用できる。
ゲートＥＸ１で４個の１ビットデータの内、第１及び第
２のデータａ及びｂの排他的論理和をとり、論理ブロッ
ク１１により、第３及び第４のデータｃ及びｄの排他的
論理和値が真の時にゲートＥＸ１の出力の反転値を和Ｓ
とし、第３及び第４のデータｃ及びｄの排他的論理和値
が偽の時にゲートＥＸ１の出力を和Ｓとしている。更
に、この和出力回路１の出力Ｓは、前記４個の１ビット
データａ，ｂ，ｃ，及びｄのパリティビットとしても使
用できる。
【００１２】従って、回路の最適化を図ることができ回
路規模をより縮小すると共に、より演算処理時間を短縮
した論理回路を実現できる。
路規模をより縮小すると共に、より演算処理時間を短縮
した論理回路を実現できる。
【００１３】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 ［Ｉ］第１実施例 図１に本発明の第１実施例に係る４ビット加算処理を行
なう論理回路の構成図を示す。
説明する。 ［Ｉ］第１実施例 図１に本発明の第１実施例に係る４ビット加算処理を行
なう論理回路の構成図を示す。
【００１４】図１において、本実施例の加算回路は、４
個の１ビットデータａ，ｂ，ｃ，及びｄの和Ｓを求める
和出力回路１と、４個の１ビットデータａ，ｂ，ｃ，及
びｄの加算時の第１桁目の桁上げ出力Ｃａを生成する１
ビット桁上げ回路３と、４個の１ビットデータａ，ｂ，
ｃ，及びｄの加算時の第２桁目の桁上げ出力Ｃｂを生成
する２ビット桁上げ回路５とから構成されている。また
図２に、本実施例の４ビット加算回路の入出力の真理値
表を示す。
個の１ビットデータａ，ｂ，ｃ，及びｄの和Ｓを求める
和出力回路１と、４個の１ビットデータａ，ｂ，ｃ，及
びｄの加算時の第１桁目の桁上げ出力Ｃａを生成する１
ビット桁上げ回路３と、４個の１ビットデータａ，ｂ，
ｃ，及びｄの加算時の第２桁目の桁上げ出力Ｃｂを生成
する２ビット桁上げ回路５とから構成されている。また
図２に、本実施例の４ビット加算回路の入出力の真理値
表を示す。
【００１５】和出力回路１の回路図を図３に示す。和出
力回路１は、４個の１ビットデータの内、第１及び第２
のデータａ及びｂの排他的論理和をとるＥＯＲゲートＥ
Ｘ１と、第３及び第４のデータｃ及びｄの排他的論理和
値が真の時にＥＯＲゲートＥＸ１の出力ｘの反転値ｘ＃
を和Ｓとし、第３及び第４のデータｃ及びｄの排他的論
理和値が偽の時にＥＯＲゲートＥＸ１の出力ｘを和Ｓと
する論理ブロック１１とから構成されている。また、論
理ブロック１１は、ＮＯＴゲートＮ１と、トランジスタ
ゲートスイッチＴＰ１〜ＴＰ４及びＴＮ１〜ＴＮ４とか
ら成る。
力回路１は、４個の１ビットデータの内、第１及び第２
のデータａ及びｂの排他的論理和をとるＥＯＲゲートＥ
Ｘ１と、第３及び第４のデータｃ及びｄの排他的論理和
値が真の時にＥＯＲゲートＥＸ１の出力ｘの反転値ｘ＃
を和Ｓとし、第３及び第４のデータｃ及びｄの排他的論
理和値が偽の時にＥＯＲゲートＥＸ１の出力ｘを和Ｓと
する論理ブロック１１とから構成されている。また、論
理ブロック１１は、ＮＯＴゲートＮ１と、トランジスタ
ゲートスイッチＴＰ１〜ＴＰ４及びＴＮ１〜ＴＮ４とか
ら成る。
【００１６】図４は、和出力回路１の動作を説明するた
めに図２の真理値表を置き換えたものである。入力デー
タｃ及びｄの値により、トランジスタゲートスイッチＴ
Ｐ１〜ＴＰ４及びＴＮ１〜ＴＮ４がそれぞれ図４の条件
に従ってオン状態となり、ＥＯＲゲートＥＸ１の出力ｘ
か、或いはその反転値ｘ＃を和Ｓとして出力する。
めに図２の真理値表を置き換えたものである。入力デー
タｃ及びｄの値により、トランジスタゲートスイッチＴ
Ｐ１〜ＴＰ４及びＴＮ１〜ＴＮ４がそれぞれ図４の条件
に従ってオン状態となり、ＥＯＲゲートＥＸ１の出力ｘ
か、或いはその反転値ｘ＃を和Ｓとして出力する。
【００１７】次に１ビット桁上げ回路３は、図２の真理
値表より、入力データａ，ｂ，ｃ，及びｄの値が”１”
となる入力データ数が２または３個の場合に１ビット桁
上げ出力Ｃａ＝１であり、それ以外の場合にＣａ＝０で
あることから、図５（１）に示すようなＮＡＮＤ−ＯＲ
による組み合わせ論理回路で実現される。
値表より、入力データａ，ｂ，ｃ，及びｄの値が”１”
となる入力データ数が２または３個の場合に１ビット桁
上げ出力Ｃａ＝１であり、それ以外の場合にＣａ＝０で
あることから、図５（１）に示すようなＮＡＮＤ−ＯＲ
による組み合わせ論理回路で実現される。
【００１８】また２ビット桁上げ回路５は、図２の真理
値表より、入力データａ，ｂ，ｃ，及びｄの値が”１”
となる入力データ数が４個の場合に２ビット桁上げ出力
Ｃｂ＝１であり、それ以外の場合にＣｂ＝０であること
から、図５（２）に示すようなＡＮＤゲートＡ２で実現
される。 ［II］第２実施例 第２実施例の構成も第１実施例と同様の概略構成（図
１）を持つが、第２実施例では、和出力回路１を、図６
に示すようなＥＯＲゲートＥＸ１とトランスミッション
スイッチで実現する。論理ブロック１２は、ＮＯＴゲー
トＮ１，Ｎ２，及びＮ３と、トランジスタミッションス
イッチＴＳＷ１〜ＴＳＷ４とから成る。
値表より、入力データａ，ｂ，ｃ，及びｄの値が”１”
となる入力データ数が４個の場合に２ビット桁上げ出力
Ｃｂ＝１であり、それ以外の場合にＣｂ＝０であること
から、図５（２）に示すようなＡＮＤゲートＡ２で実現
される。 ［II］第２実施例 第２実施例の構成も第１実施例と同様の概略構成（図
１）を持つが、第２実施例では、和出力回路１を、図６
に示すようなＥＯＲゲートＥＸ１とトランスミッション
スイッチで実現する。論理ブロック１２は、ＮＯＴゲー
トＮ１，Ｎ２，及びＮ３と、トランジスタミッションス
イッチＴＳＷ１〜ＴＳＷ４とから成る。
【００１９】第１実施例の論理ブロック１１と同様に、
入力データｃ及びｄの値により、トランジスタミッショ
ンスイッチＴＳＷ１〜ＴＳＷ４がそれぞれの条件に従っ
てオン状態となり、ＥＯＲゲートＥＸ１の出力ｘか、或
いはその反転値ｘ＃を和Ｓとして出力する。 ［III ］第３実施例 第３実施例の構成も第１実施例と同様の概略構成（図
１）を持つが、第３実施例では、和出力回路１を、図７
に示すような３個のＥＯＲゲートＥＸ２，ＥＸ３，及び
ＥＸ４で実現する。第１実施例における論理ブロック１
１がＥＯＲゲートＥＸ３及びＥＸ４に相当し、入力デー
タｃ及びｄの排他的論理和値（ＥＯＲゲートＥＸ３の出
力）が真の時にＥＯＲゲートＥＸ１の出力ｘの反転値ｘ
＃を和Ｓとし、偽の時にＥＯＲゲートＥＸ１の出力ｘを
和Ｓとして出力する。
入力データｃ及びｄの値により、トランジスタミッショ
ンスイッチＴＳＷ１〜ＴＳＷ４がそれぞれの条件に従っ
てオン状態となり、ＥＯＲゲートＥＸ１の出力ｘか、或
いはその反転値ｘ＃を和Ｓとして出力する。 ［III ］第３実施例 第３実施例の構成も第１実施例と同様の概略構成（図
１）を持つが、第３実施例では、和出力回路１を、図７
に示すような３個のＥＯＲゲートＥＸ２，ＥＸ３，及び
ＥＸ４で実現する。第１実施例における論理ブロック１
１がＥＯＲゲートＥＸ３及びＥＸ４に相当し、入力デー
タｃ及びｄの排他的論理和値（ＥＯＲゲートＥＸ３の出
力）が真の時にＥＯＲゲートＥＸ１の出力ｘの反転値ｘ
＃を和Ｓとし、偽の時にＥＯＲゲートＥＸ１の出力ｘを
和Ｓとして出力する。
【００２０】以上説明した第１、第２、及び第３実施例
の加算回路と、従来の加算回路とを比較する。比較は、
加算回路をスタンダードセル方式のＬＳＩ上で実現する
と仮定して、トランジスタ数の比較を行なう。尚、各ゲ
ートのトランジスタ数は各回路図のゲートシンボル内に
記した数値である。
の加算回路と、従来の加算回路とを比較する。比較は、
加算回路をスタンダードセル方式のＬＳＩ上で実現する
と仮定して、トランジスタ数の比較を行なう。尚、各ゲ
ートのトランジスタ数は各回路図のゲートシンボル内に
記した数値である。
【００２１】 従来例：１６（全加算器）＋１８（半加算器）×２＝７２ 第１実施例：１６（和出力回路）＋３２（１ビット桁上げ回路） ＋８（２ビット桁上げ回路）＝５６ 第２実施例：２０（和出力回路）＋３２（１ビット桁上げ回路） ＋８（２ビット桁上げ回路）＝６０ 第３実施例：１８（和出力回路）＋３２（１ビット桁上げ回路） ＋８（２ビット桁上げ回路）＝５８ このように、従来の加算回路と比較して、回路の集積度
を向上できると共に、回路構成から明らかなように入力
から出力までのトランジスタ段数も減少するので、処理
速度を向上させることができる。
を向上できると共に、回路構成から明らかなように入力
から出力までのトランジスタ段数も減少するので、処理
速度を向上させることができる。
【００２２】第１実施例の和出力回路１におけるデータ
遅延時間はＥＯＲゲートとトランジスタ３段分の遅延時
間であり、第２実施例の和出力回路１におけるデータ遅
延時間はＥＯＲゲートとトランスファーゲート１段分の
遅延時間であり、更に第３実施例の和出力回路１はＥＯ
Ｒゲート２段の構成で、ＥＯＲゲート１個のデータ遅延
はトランジスタ５段の遅延時間となるので、第１及び第
２の実施例では、更に演算処理時間が向上するものと考
えられる。
遅延時間はＥＯＲゲートとトランジスタ３段分の遅延時
間であり、第２実施例の和出力回路１におけるデータ遅
延時間はＥＯＲゲートとトランスファーゲート１段分の
遅延時間であり、更に第３実施例の和出力回路１はＥＯ
Ｒゲート２段の構成で、ＥＯＲゲート１個のデータ遅延
はトランジスタ５段の遅延時間となるので、第１及び第
２の実施例では、更に演算処理時間が向上するものと考
えられる。
【００２３】更に、和出力回路１は、図７の構成から明
らかなように、入力データの“１”の数が偶数の場合に
Ｓ＝０、奇数の場合にＳ＝１であるので、第１、第２、
及び第３の実施例の和出力回路１の出力Ｓを、４個の１
ビットデータａ，ｂ，ｃ，及びｄのパリティビットとし
ても使用できる。
らかなように、入力データの“１”の数が偶数の場合に
Ｓ＝０、奇数の場合にＳ＝１であるので、第１、第２、
及び第３の実施例の和出力回路１の出力Ｓを、４個の１
ビットデータａ，ｂ，ｃ，及びｄのパリティビットとし
ても使用できる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
和出力回路により４個の１ビットデータの和を求め、１
ビット桁上げ回路により４個の１ビットデータの加算時
の第１桁目の桁上げ出力を生成し、２ビット桁上げ回路
により４個の１ビットデータの加算時の第２桁目の桁上
げ出力を生成して、４個の１ビットデータを同時に加算
処理することとし、また、和出力回路は、ゲートで４個
の１ビットデータの内、第１及び第２のデータの排他的
論理和をとり、論理ブロックにより、第３及び第４のデ
ータの排他的論理和値が真の時にゲートの出力の反転値
を和出力とし、第３及び第４のデータの排他的論理和値
が偽の時にゲートの出力を和出力とすることとしたの
で、回路の最適化を図ることができ回路規模をより縮小
すると共に、より演算処理時間を短縮した論理回路を提
供することができる。
和出力回路により４個の１ビットデータの和を求め、１
ビット桁上げ回路により４個の１ビットデータの加算時
の第１桁目の桁上げ出力を生成し、２ビット桁上げ回路
により４個の１ビットデータの加算時の第２桁目の桁上
げ出力を生成して、４個の１ビットデータを同時に加算
処理することとし、また、和出力回路は、ゲートで４個
の１ビットデータの内、第１及び第２のデータの排他的
論理和をとり、論理ブロックにより、第３及び第４のデ
ータの排他的論理和値が真の時にゲートの出力の反転値
を和出力とし、第３及び第４のデータの排他的論理和値
が偽の時にゲートの出力を和出力とすることとしたの
で、回路の最適化を図ることができ回路規模をより縮小
すると共に、より演算処理時間を短縮した論理回路を提
供することができる。
【図１】本発明の実施例に係る４ビット加算処理を行な
う論理回路の構成図である。
う論理回路の構成図である。
【図２】実施例の４ビット加算回路の入出力の真理値表
である。
である。
【図３】第１実施例の和出力回路の回路図である。
【図４】第１実施例の和出力回路の動作説明図である。
【図５】図５（１）は１ビット桁上げ回路の回路図、図
５（２）は２ビット桁上げ回路の回路図である。
５（２）は２ビット桁上げ回路の回路図である。
【図６】第２実施例の和出力回路の回路図である。
【図７】第３実施例の和出力回路の回路図である。
【図８】図８（１）は半加算器の回路図、図８（２）は
全加算器の回路図である。
全加算器の回路図である。
【図９】従来の４ビット加算回路の構成図である。
１…和出力回路 ３…１ビット桁上げ回路 ５…２ビット桁上げ回路 ａ，ｂ，ｃ，ｄ…１ビットデータ Ｓ…和出力 Ｃａ…第１桁目の桁上げ出力 Ｃｂ…第２桁目の桁上げ出力 １１，１２…論理ブロック ＥＸ１〜ＥＸ４…ＥＯＲゲート Ｎ１〜Ｎ３…ＮＯＴゲート ＴＰ１〜ＴＰ４，ＴＮ１〜ＴＮ４…トランジスタゲート
スイッチ ＴＳＷ１〜ＴＳＷ４…トランスミッションスイッチ ｘ…ＥＯＲゲートＥＸ１の出力 ｘ＃…ｘの反転値 Ｏ１〜Ｏ５…ＯＲゲート ＮＡ１〜ＮＡ４…ＮＡＮＤゲート Ａ１，Ａ２…ＡＮＤゲート ＨＡ…半加算器 ＦＡ…全加算器
スイッチ ＴＳＷ１〜ＴＳＷ４…トランスミッションスイッチ ｘ…ＥＯＲゲートＥＸ１の出力 ｘ＃…ｘの反転値 Ｏ１〜Ｏ５…ＯＲゲート ＮＡ１〜ＮＡ４…ＮＡＮＤゲート Ａ１，Ａ２…ＡＮＤゲート ＨＡ…半加算器 ＦＡ…全加算器
Claims (3)
- 【請求項１】 ４個の１ビットデータ（ａ，ｂ，ｃ，
ｄ）を同時に加算処理する論理回路であって、 前記４個の１ビットデータ（ａ，ｂ，ｃ，ｄ）の和
（Ｓ）を求める和出力回路（１）と、前記４個の１ビッ
トデータ（ａ，ｂ，ｃ，ｄ）加算時の第１桁目の桁上げ
出力（Ｃａ）を生成する１ビット桁上げ回路（３）と、
前記４個の１ビットデータ（ａ，ｂ，ｃ，ｄ）加算時の
第２桁目の桁上げ出力（Ｃｂ）を生成する２ビット桁上
げ回路（５）とを有することを特徴とする論理回路。 - 【請求項２】 前記和出力回路（１）は、前記４個の１
ビットデータの内、第１及び第２のデータ（ａ及びｂ）
の排他的論理和をとるゲート（ＥＸ１）と、第３及び第
４のデータ（ｃ及びｄ）の排他的論理和値が真の時に前
記ゲート（ＥＸ１）出力の反転値を和（Ｓ）とし、第３
及び第４のデータ（ｃ及びｄ）の排他的論理和値が偽の
時に前記ゲート（ＥＸ１）出力を和（Ｓ）とする論理ブ
ロック（１１）とを有することを特徴とする請求項１に
記載の論理回路。 - 【請求項３】 前記和出力回路（１）の出力（Ｓ）は、
前記４個の１ビットデータ（ａ，ｂ，ｃ，ｄ）のパリテ
ィビットとして使用されることを特徴とする請求項１ま
たは２に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26004592A JPH06110656A (ja) | 1992-09-29 | 1992-09-29 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26004592A JPH06110656A (ja) | 1992-09-29 | 1992-09-29 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110656A true JPH06110656A (ja) | 1994-04-22 |
Family
ID=17342540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26004592A Withdrawn JPH06110656A (ja) | 1992-09-29 | 1992-09-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110656A (ja) |
-
1992
- 1992-09-29 JP JP26004592A patent/JPH06110656A/ja not_active Withdrawn
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