JPH06111596A - メモリ - Google Patents

Abstract

(57)【要約】 【目的】 冗長列をどのビット位置においても欠陥列の
代わりにどの入力、出力バッファ（４６）、（５８）へ
もマップすることにより必要空間を最小化する。 【構成】 複数の冗長列（２０_RED ）の各々を１つの欠
陥列の代わりに入力バッファ（４６）、出力バッファ
（５８）のどの１つにもマップできる。ヒューズ一致論
理回路（６０）は欠陥列のアドレスを記憶し、入出力ヒ
ューズデコーダ回路（６２）は論理回路（６０）に結合
し、かつ各欠陥列に関連した入力バッファ（４６）、出
力バッファ（５８）を識別する情報を記憶する。無欠陥
列を選択する列アドレス信号部分に応答して冗長列（２
０_RED ）を選択し、受信列アドレスが記憶列アドレスに
一致すると、列アドレス信号部分によって選択した冗長
列を欠陥列の代わりにその欠陥列に関連した入力バッフ
ァ（４６）と出力バッファ（５８）にマップする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリデバイス
に関する。特に、本発明は、複数のビット位置のどの１
つにおいても入力バッファ及び出力バッファへマップ可
能な冗長列を有するバイト−広さ半導体メモリデバイス
に関する。

【０００２】

【従来の技術】半導体メモリデバイスは、多くの場合、
製造歩留りを向上するために冗長列を備えている。これ
らの冗長列は、欠陥セルを有する列を置換するようにプ
ログラムされ、こうして、さもなければ、廃棄されるは
ずであるメモリデバイスの使用を可能とする。バイト−
広さ半導体メモリデバイス、すなわち、複数のデータビ
ットを同時に入力又は出力できるデバイスの場合、冗長
列がどのビット位置においても欠陥列を置換できること
が望まれる。

【０００３】バイト−広さメモリデバイス内の列冗長性
を実現する１つの方法は、単一冗長列を各ビット位置に
付加することである。このような方式においては、各冗
長列は、その特定ビット位置に関連した複数の列内の単
一欠陥列のみを置換することができる。この技術は、欠
陥列が各ビット位置に関連していることはほとんどあり
得ないので、多くの空間を費やし、非効率的である。そ
の上、この技術は、単一ビット位置に関連した２つ以上
の欠陥列を有するメモリデバイスの修繕をすることはで
きない。

【０００４】バイト−広さメモリデバイス内の列冗長性
を生じる他の技術は、ショウ（Shaw）他に交付された米
国特許第４，６０１，０１９号に記載されている。この
米国特許に記載されている技術によれば、各冗長列は、
欠陥列が配置されているビット位置にかかわらず、アレ
イの半分内のどの欠陥列に対しても代入されることがで
きる。分離冗長選択回路が、各冗長列に接続され、かつ
単一欠陥列に対応するアドレス情報を記憶する。外部か
ら受信した列アドレスとこの冗長選択回路の１つ内に記
憶された欠陥列アドレスとの間に一致が起こると、その
冗長選択回路に接続される冗長列がこの欠陥列に対して
代入される。先に説明した技術よりは効率的であるけれ
ども、各冗長列が分離冗長選択回路を有するという事実
は、所望するよりも遥かに多量の空間及びレイアウトを
必要とする。

【０００５】

【発明が解決しようとする課題】したがって、どのビッ
ト位置においても欠陥列を置換するように冗長列をどの
入力バッファ及び出力バッファへもマップすることがで
き、最小の空間のみ必要とし、冗長列と関連制御回路を
有するバイト−広さメモリデバイスに対する要望が、生
じている。

【０００６】

【課題を解決するための手段】本発明によれば、複数の
行と列に配置されたメモリアセルアレイを有するメモリ
が提供される。これらの列は、複数の群に配置され、か
つ各群ごとるデコーダ回路が列アドレス信号に応答して
その群内の単一列を選択する。このメモリは、また、複
数の冗長列及び列アドレス信号の少なくとも部分に応答
して単一冗長列を選択する列デコーダを含む。複数の入
力バッファ及び出力バッファが配設され、各入力バッフ
ァ及び各出力バッファは列の少なくとも１つの群に関連
している。このメモリは、また、複数のスイッチング手
段を含み、各スイッチング手段は、入力バッファと出力
バッファに関連し、かつ第１制御信号に応答して選択列
をその関連入力バッファとその関連出力バッファに結合
するか又は第２制御信号に応答して選択冗長列をその関
連入力バッファとその関連出力バッファに結合するかの
いずれかを行う。制御回路は、欠陥列のアドレスと各欠
陥列に関連した入力バッファと出力バッファを識別する
情報とを記憶し、受信列アドレス信号が記憶アドレスと
一致しないとき第１制御信号をスイッチング手段の全て
に供給し、及び受信列アドレス信号が記憶アドレスと一
致するとき第２制御信号を欠陥列に関連したスイッチン
グ手段に供給しかつ第１制御信号を残りのスイッチング
手段に供給する。

【０００７】本発明の新規な特徴は、添付の特許請求の
範囲に記載されている。本発明、その特徴、及びその利
点は、次に付図と関連して説明される。

【０００８】

【実施例】図１を参照すると、公称４メガビットのＥＰ
ＲＯＭ（消去可能プルグラマブルＲＯＭ）用集積回路レ
イアウトの例が示されている。このレイアウトにおいて
は、寸法比は実際の製造上の寸法比ではないが、このレ
イアウトは、欠陥セルを有する行と列を置換するに使用
される冗長行と列を備える１６個の５１２×５１２メモ
リサブアレイを示す。行デコーダ、列デコーダ、仮想接
地デコーダ、語線駆動器、及び列／セグメントパスゲー
トを含む周辺回路は、プレデコーダ及びプログラム経路
を通して送られるアドレス入力に応答してセルの行と列
に読出し電圧及びプログラム電圧を接続するように機能
する。データは、プログラミング動作中にこれらのメモ
リセルアレイ内に書き込まれる。読出し動作中、これら
のメモリセルアレイからのデータは、センス増幅器を通
して出力へ送られる。

【０００９】図２を参照すると、図１に示されたような
メモリチップの一部であるメモリセルアレイの例が、示
されている。各セル１０は、ソース１１、ドレイン１
２、浮動ゲート１３、及び制御ゲート１４を有する浮動
ゲートトランジスタである。セル１０の行内の制御ゲー
ト１４の各々は語線１５に接続され、語線１５の各々は
行デコーダ回路１６に接続される。セル１０の列内のソ
ース１１の各々は（仮想接地線である）ソース−列線１
７に接続され、かつソース−列線１７の各々は列デコー
ダ回路１８に接続される。セル１０の列内のドレインの
各々はドレイン−行線１９に接続され、かつドレイン−
列線１９の各々は列デコーダ回路１８に接続される。

【００１０】書込み又はプログラムモードにおいて、行
デコーダ回路１６は、語線アドレス信号Ａｎ＋１〜Ａｘ
に及び読出し／書込み制御回路８からの信号に応答し
て、選択メモリセル１０の制御ゲート１４を含む選択語
線１５上に第１予選択プログラミング電圧Ｖｐｐ（約＋
１２．５ボルト）を印加する。列デコーダ回路１８は、
ビット線アドレス信号Ａ０〜Ａｎに及び読出し／書込み
制御回路８からの信号に応答して、選択ソース−列線１
７上に、したがって、選択セル１０のソース１１領域上
に第２プログラミング電圧Ｖｒｗ（インピーダンスを通
して約＋５から＋１０ボルトへ低下するＶｐｐであって
よい）を印加する。列デコーダ回路１８は、また、選択
ドレイイン−列線１９を基準電圧Ｖｓｓに接続する。非
選択ソース−列線１７及び非選択ドレイン−列線１９
は、浮動させられる。これらのプログラミング電圧は、
選択メモリセル１０のチャネル内に（ドレイン１２から
ソース１１への）高電流状態を発生し、この結果、ドレ
イン−チャネル接合の付近にチャネル−熱い電子及び電
子なだれ−降伏電子を発生し、これらの電子はチャネル
酸化膜を横断して選択セル１０の浮動ゲート１３へ注入
される。プログラミング時間は、浮動ゲート１３をチャ
ネル領域に対して約１２ボルトから−６ボルトの負プロ
グラム電荷を持つように充分長くプログラムするように
選択される。これらの注入電子及び負プログラム電荷
が、次いで、選択セル１０の浮動ゲート１３下のソース
−ドレイン経路を不導通、すなわち、“０”ビットとし
て読み出される状態にする。非選択セル１０は、導通し
たままの浮動ゲート１３の下のソース−ドレイン経路を
有し、これらのセル１０は“１”ビットとして読み出さ
れる。

【００１１】セルの消去は、例えば、紫外放射によって
達成される。

【００１２】読出しモードにおいては、行デコーダ１６
は、語線アドレス信号Ａｎ＋１〜Ａｘに及び読出し／書
込み制御回路８からの信号に応答して、選択語線１５上
に予選択正電圧Ｖｃｃ（約＋３ボルトから＋５ボルト）
を印加し、かつ非選択語線１５に低電圧（接地又はＶｓ
ｓ）を印加する。列デコーダ回路１８は、ビット線アド
レス信号Ａ０〜Ａｎに及び読出し／書込み制御回路８か
らの信号に応答して、選択ドレイン−列線１９に正電圧
Ｖｓｅｎ（約＋１ボルトから＋１．５ボルト）を印加す
る。列デコーダ回路１８は、また、読み出しつつあるセ
ル１０に接続される同じドレイン−列線を共用するソー
ス−列線１７に対する以外、ソース−列線１７の全てを
接地又は基準電位Ｖｓｓに接続する。上掲の共用するソ
ース−列線１７は、選択ドレイン−列線１９と同じ電圧
レベルへ駆動される。

【００１３】周知のように、メモリセル１０のソース１
１領域及びドレイン１２領域は、種々の動作モードに対
して相互入れ換え可能である。上の読出し例におけるソ
ース１１領域及びドレイン１２領域に印加された電圧
は、相互入れ換え可能である。したがって、ここに使用
される用語“ソース”及び“ドレイン”は、各動作モー
ドごとに相互入れ換え可能である。

【００１４】図３ａ及び図３ｂは、図１のＥＰＲＯＭ内
に列冗長性を実現するための回路要素を形成するブロッ
ク図を示す。理解の容易のために行デコーディング回路
要素は示されていないけれども、行デコーディング回路
要素は、行アドレス信号Ａ８〜Ａ１８に応答して４つの
５１２行×５１２列サブアレイの各列内の２，０４８の
語線のうちから単一語線を選択する。

【００１５】図３ａに示されているように、４つの５１
２行×５１２列メモリセルサブアレイの４つの列の各々
は、８つのセクション２０に分割され、その結果、総計
３２のセクション２０₀ 〜２０₃₁となる。セクション２
０₀ 〜２０₃₁の各々は、４つの５１２行×６４列メモリ
セルサブアレイ部分２２ａ〜２２ｄを含む。部分２２ａ
〜２２ｄの各々ごとに、６４の１列のデコーディング
は、４つの１６の１デコーダ２６と１つの４の１デコー
ダ２８を使用して遂行される。各デコーダ２６は、関連
した部分内のメモリセルの６４の列のうちの１６の列に
接続され、かつアドレス信号Ａ０〜Ａ３に応答してこれ
ら１６の列のうちの１つの列を選択する。各デコーダ２
８は、これら４つの１６の１デコーダ２６の出力に接続
され、かつアドレス信号Ａ４、Ａ５に応答してデコーダ
２６の出力の選択された１つの線３０₀ 〜３０ ₃₁ の１
つに結合する。

【００１６】メモリセルの冗長列のセクション（２０
_RED ）が、また、配設されている。冗長セクション２０
_RED は、４つの５１２行×１６列メモリセルサブアレイ
部分２９ａ〜２９ｄを含む。各メモリセルサブアレイ部
分２９ａ〜２９ｄは、１つの１６の１デコーダ２６に接
続され、このデコーダは、アドレス信号Ａ０〜Ａ３に応
答して、その１６のソース−列線の選択された１つの線
３１に結合する。セクション２０_RED 内の各冗長列は入
力バッファと出力バッファの対（４６₀ と５８₀、４６
₁ と５８₁ 、…、４６₁₅と５８₁₅）のどれかへマップさ
れるまたは結合され、かつ同じＡ０〜Ａ３アドレスを有
するセクション２０₀ 〜２０₃₁内の１２８の列のどれか
１つを置換するのに利用可能である。

【００１７】線３０₀ 〜３０₃₁は、センス増幅器兼プロ
グラム回路３２₀ 〜３２₃₁のうちの関連した１つに接続
される。センス増幅器兼プログラム回路３２₀ 〜３２₃₁
は、センス増幅器デコーダ４０から線３４ａ〜３４ｄを
経由して制御信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３を受信す
る。３２₀ で始まるセンス増幅器兼プログラム回路３２
の各５番目、すなわち、３２₀ 、３２₄ 、３２₈ 、…、
３２₂₈は、線３４ａを経由して制御信号ＳＡＤＥ０を受
信する。３２₁ で始まるセンス増幅器兼プログラム回路
の各５番目、すなわち、３２₁ 、３２₅ 、３２₉ 、…、
３２₂₉は、線３４ｂを経由して制御信号ＳＡＤＥ１を受
信する。３２₂ で始まるセンス増幅器兼プログラム回路
の各５番目、すなわち、３２₂ 、３２₆ 、３２₁₀、…、
３２₃₀は、線３４ｃを経由して制御信号ＳＡＤＥ２を受
信する。３２₃ で始まるセンス増幅器兼プログラム回路
の各５番目、すなわち、３２₃ 、３２₇ 、３２₁₁、…、
３２₃₁、は、線３４ｄを経由して制御信号ＳＡＤＥ３を
受信する。センス増幅器兼プログラム回路３２₀ 〜３２
₃₁は、論理“１”レベルを有する制御信号ＳＡＤＥＣ０
〜ＳＡＤＥＣ３に応答して使用可能とされて入力線３６
₀ 〜３６₃₁上に受信したデータを線３０₀ 〜３０₃₁に結
合し、かつ論理“０”レベルを有する制御信号ＳＡＤＥ
Ｃ０〜ＳＡＤＥＣ３に応答して使用禁止されて入力線３
６₀ 〜３６₃₁上に受信したデータを線３０₀ 〜３０₃₁に
結合するのを禁止する。

【００１８】制御信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３は、
このＥＰＲＯＭが１６桁（１６ビット）構成にあるとき
はアドレス信号Ａ６に応答して又はこのＥＰＲＯＭが８
桁（８ビット）構成にあるときはアドレス信号Ａ６、Ａ
７に応答して、センス増幅器デコーダ４０によって発生
される。１６桁構成において動作するとき、制御信号Ｓ
ＡＤＥＣ０とＳＡＤＥＣ１のうちの１つ及びＳＡＤＥＣ
２とＳＡＤＥＣ３のうちの１つは論理“１”レベルを有
し、その結果、センス増幅器兼プログラム回路の各隣合
う対３２₀ と３２₁ 、３２₂ と３２₃ 、…、３２₃₀と３
２₃₁のうちの１つを使用可能とする。例えば、アドレス
信号Ａ６が論理“０”レベルを有するとき、制御信号Ｓ
ＡＤＥＣ０とＳＡＤＥＣ２は論理“１”レベルを有して
センス増幅器兼プログラム回路３２₀ 、３２₂ 、…、３
２₃₀を使用可能とし、かつ制御信号ＳＡＤＥＣ１とＳＡ
ＤＥＣ３は論理“０”レベルを有する。アドレス信号Ａ
６が論理“１”レベルを有するとき、制御信号ＳＡＤＥ
Ｃ１とＳＡＤＥＣ３は論理“１”レベルにあってセンス
増幅器兼プログラム回路３２₁ 、３２₃ 、…、３２ ₃₁を
使用可能とし、かつ制御信号ＳＡＤＥＣ０とＳＡＤＥＣ
２は論理“０”レベルを有する。

【００１９】８桁構成において動作するとき、制御信号
ＳＡＤＥＣ０〜ＳＡＤＥＣ３のうちの１つのみが論理
“１”レベルにあり、その結果、４つの隣合うセンス増
幅器兼プログラム回路３２₀ 〜３２₃ 、３２₄ 〜３
２₇ 、…、３２₂₈〜３０₃₁の各々の組のうちの１つを使
用可能とする。例えば、もしアドレス信号Ａ６及びＡ７
が論理“０”レベルを有するならば、制御信号ＳＡＤＥ
Ｃ０は論理“１”レベルを有しかつ制御信号ＳＡＦＥＣ
１〜ＳＡＤＥＣ３は論理レベル“０”レベルを有する。
アドレス信号Ａ６及びＡ７が論理“１”レベル及び論理
“０”レベルを、それぞれ、有するとき、制御信号ＳＡ
ＤＥＣ１は論理“１”レベルを有しかつ制御信号ＳＡＤ
ＥＣ０、ＳＡＤＥＣ２及びＳＡＤＥＣ３は論理“０”レ
ベルを有する。アドレス信号Ａ６及びＡ７が論理“０”
レベル及び論理“１”レベルを、それぞれ、有すると
き、制御信号ＳＡＤＥＣ２は論理“１”レベルを有しか
つ制御信号ＳＡＤＥＣ０、ＳＡＤＥＣ１及びＳＡＤＥＣ
３は論理“０”レベルを有する。アドレス信号Ａ６及び
Ａ７が論理“１”を有するとき、制御信号ＳＡＤＥＣ３
は論理“１”を有しかつ制御信号ＳＡＤＥＣ０〜ＳＡＤ
ＥＣ２は論理“０”レベルを有する。

【００２０】線３１は、冗長センス増幅器兼プログラム
回路３３に接続され、この回路は制御回路５４から制御
信号ＣＲＥＤＯＮを受信する。冗長センス増幅器兼プロ
グラム回路３３は、論理“１”レベルを有する制御信号
ＣＲＥＤＯＮに応答して使用可能とされて入力線３７上
に受信したデータを線３１に結合し、かつ論理“０”レ
ベルを有する制御信号ＣＲＥＤＯＮに応答して使用禁止
されて入力線３７上に受信したデータの線３１への結合
を禁止する。

【００２１】センス増幅器兼プログラム回路３２₀ 〜３
２₃₁のデータ入力線３６₀ 〜３６₃₁は、対をなして線４
２₀ 〜４２₁₅に接続され、後者の線４２₀ 〜４２₁₅は、
更に、データ−イン回路４４₀ 〜４４₁₅に、それぞれ、
接続される。データ−イン回路４４₀ 〜４４₁₅の各々
は、なおまた、線５０に接続される。プログラムモード
においては、各データイン回路４４₀ 〜４４₁₅は、制御
回路５４から受信した論理“０”レベルを有する制御信
号ＩＯＲＳＡ０ 、ＩＯＲＳＡ１ 〜ＩＯＲＡＳ３０
、ＩＯＲＳＡ３１ に応答して線４２に、又は論理
“１”レベルを有する制御信号ＩＯＲＳＡ０ 、ＩＯＲ
ＳＡ１ 〜ＩＯＲＡＳ３０ 、ＩＯＲＳＡ３１ に応答し
て線５０入力バッファ４６₀ 〜４６₁₅からの入力データ
を選択的に結合する。

【００２２】冗長データ−イン回路４８は、制御回路５
４から受信した論理“１”レベルを有する制御信号ＣＲ
ＥＤＯＮに応答して線５０上に受信したデータをセンス
増幅兼プログラム回路３３のデータ入力線３７に選択的
に結合し、かつ論理“０”レベルを有する制御信号ＣＲ
ＥＤＯＮに応答してデータの結合を禁止する。

【００２３】センス増幅器兼プログラム回路３２₀ 〜３
２₃₁のデータ出力線３８₀ 〜３８₃₁は、対をなして出力
マルチプレクサ５６₀ 〜５６₁₅に接続される。冗長セン
ス増幅器兼プログラム回路３３のデータ出力線３９もま
た、マルチプレクサ５６₀ 〜５６₁₅の各１つに接続され
る。マルチプレクサ５６₀ 〜５６₁₅の出力は、出力バッ
ファ５８₀ 〜５８₁₅に、それぞれ、接続される。

【００２４】マルチプレクサ５６₀ 〜５６₁₅は、制御回
路５４から、制御信号ＩＯＲＳＡ０ 、ＩＯＲＳＡ１ 〜
ＩＯＲＳＡ３０ 、ＩＯＲＳＡ３１ を、それぞれ、受
信する。各マルチプレクサ５６は、論理“０”レベルを
有する制御信号ＩＯＲＳＡ に応答して、冗長センス増幅
器兼プログラム回路３３を出力バッファ５８に結合し、
かつ論理“１”レベルを有する制御信号ＩＯＲＳＡ に
応答して冗長センス増幅器兼プログラム回路３３を出力
バッファ５８から切断する。

【００２５】マルチプレクサ５６₀ 〜５６₁₅は、また、
制御回路５４から制御信号の対、ＩＯＭＳＡ０ とＩＯ
ＭＳＡ１ 、ＩＯＭＳＡ２ とＩＯＭＳＡ３ 、…、Ｉ
ＯＭＳＡ３０ とＩＯＭＳＡ３１ を、それぞれ、受信
する。制御信号ＩＯＭＳＡ０ 〜ＩＯＭＳＡ３１ は、セ
ンス増幅器兼プログラム回路３２₀ 〜３２₃₁に、それぞ
れ、関連している。各マルチプレクサ５６は、論理
“０”レベルを有するセンス増幅器兼プログラム回路３
２に関連した制御信号ＩＯＭＳＡ に応答して、そのセ
ンス増幅器兼プログラム回路３２を出力バッファ５８に
結合し、かつ論理“１”レベルを有する制御信号ＩＯＭ
ＳＡ に応答してそのセンス増幅器兼プログラム回路３
２を出力バッファ５８から切断する。

【００２６】列冗長を実現するために、欠陥セル又は欠
陥ビットを含む列は、このメモリを探査することによっ
て、まず、識別される。次いで、制御回路５４が、セク
ション２０₀ 〜２０₃₁内の２，０４８の列のうちのどれ
が欠陥セルを含むかを識別する情報を記憶するようにプ
ログラムされる。制御回路５４は列アドレス信号Ａ０〜
Ａ５及びデコードされたアドレス信号ＳＡＤＥＣ０〜Ｓ
ＡＤＥＣ３を受信し、これらの信号は１６桁構成におけ
る列アドレス信号Ａ６及び８桁構成における列アドレス
信号Ａ６、Ａ７に対応し、かつ制御回路５４は、これら
の信号に応答して、制御信号ＣＲＥＤＯＮ、ＩＯＲＳＡ
０ 、ＩＯＲＳＡ１ 〜ＩＯＲＳＡ３０ 、ＩＯＲＳＡ３
１ 、及びＩＯＭＳＡ０ 〜ＩＯＭＳＡ３１ を発生す
る。

【００２７】全てのビット位置における無欠陥列に対応
する受信アドレス信号Ａ０〜Ａ５及びデコードされたア
ドレス信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３を受信したと
き、信号ＣＤＥＤＯＮは論理“０”レベルを有しかつ信
号ＩＯＲＳＡ０ 、ＩＯＲＳＡ１ は論理“１”レベル
を有する。８桁構成においては、３２の信号ＩＯＭＳＡ
０ 〜ＩＯＭＳＡ３１ のうちの使用可能センス増幅器
兼プログラム回路３２に関連している８つの信号（例え
ば、信号ＩＯＭＳＡ０ 、ＩＯＭＳＡ４ 、ＩＯＭＳＡ
８ 、…、ＩＯＭＳＡ２８ ）が論理“１”レベルを有
し、かつ残りの信号は論理“０”レベルを有する。１６
桁構成においては、３２の信号ＩＯＭＳＡ０ 〜ＩＯＭ
ＳＡ３１ のうちの使用可能センス増幅器兼プログラム
回路３２に関連している１６の信号（例えば、信号ＩＯ
ＭＳＡ０ 、ＩＯＭＳＡ２ 、ＩＯＭＳＡ４ 、…、Ｉ
ＯＭＳＡ３０ ）が論理“１”レベルを有しかつ残りの
信号は論理“０”レベルを有する。

【００２８】論理“０”レベルを有する信号ＣＲＥＤＯ
Ｎに応答して、冗長データ−イン回路４８及び冗長セン
ス増幅器兼プログラム回路３３は、使用禁止されて、ど
の入力バッファ４６₀ 〜４６₁₅内のデータをも、アドレ
ス信号Ａ０〜Ａ３に応答してデコーダ２６によって選択
された冗長セクション２０_RED 内の１つのセル内へプロ
グラムされるのを禁止する。論理“１”レベルを有する
信号ＩＯＲＳＡ０ 、ＩＯＲＳＡ１ 〜ＩＯＲＳＡ３０
、ＩＯＲＳＡ３１ に応答して、データ−イン回路４
４₀ 〜４４₁₅もまた使用禁止されて、入力バッファ４６
₀ 〜４６₁₅からの入力データの線５０への結合を禁止
し、したがって、データが選択冗長列へプログラムされ
ないように重ねて保証する。

【００２９】更に、マルチプレクサ５６₀ 〜５６₁₅が、
論理“１”レベルを有する信号ＩＯＲＳＡ０ 、ＩＯＲ
ＳＡ１ 〜ＩＯＲＳＡ３０ 、ＩＯＲＳＡ３１ に応答
して、冗長センス増幅器兼プログラム回路３３によって
冗長列から読み出されたデータが出力バッファ５８₀ 〜
５８₁₅に結合されるのを禁止する。マルチプレクサ５６
₀ 〜５６₁₅は、論理“０”レベルを有する信号ＩＯＭＳ
Ａ０ 〜ＩＯＭＳＡ３１ に応答して、関連したセンス
増幅器兼プログラム回路３２から読み出されたデータを
出力バッファ５８₀ 〜５８₁₅に結合する。マルチプレク
サ５６₀ 〜５６ ₁₅は、論理“１”レベルを有する信号Ｉ
ＯＭＳＡ０ 〜ＩＯＭＳＡ３１ に応答して、関連する
センス増幅器兼プログラム回路３２から読み出されたデ
ータが出力バッファ５８₀ 〜５８₁₅に結合されるのを禁
止する。

【００３０】アドレス信号Ａ０〜Ａ５及び欠陥列に対応
するデコードされたアドレス信号ＳＡＤＥＣ０〜ＳＡＤ
ＥＣ３を受信したとき、制御回路５４は、論理“１”レ
ベル信号を有する制御信号ＣＤＥＤＯＮを発生する。更
に、制御回路５４は、欠陥列に関連した単一マルチプレ
クサ５６に対して論理“０”レベルを有する制御信号Ｉ
ＯＲＳＡ 及び論理“１”レベルを有する制御信号ＩＯ
ＭＳＡ を発生する。残りのマルチプレクサ５６の場合
は、その全てがアドレス信号Ａ０〜Ａ５及びデコードさ
れたアドレス信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３によって
識別されたアドレスにおける無欠陥列を含み、制御回路
５４は、無欠陥アドレスが受信されたときに論理“１”
レベルを有する制御信号ＩＯＲＳＡ 及び前と同じよう
にして決定された論理レベルを有する制御信号ＩＯＭＳ
Ａ を発生する。

【００３１】欠陥列を有するビっト位置におけるデータ
−イン回路４４は、論理“０”レベルを有する制御信号
ＩＯＲＳＡ に応答して、入力バッファ４６から受信し
たデータを線５０に結合する。冗長データ−イン回路４
８及び冗長センス増幅器兼プログラム回路３３は、論理
“１”レベルを有する信号ＣＲＥＤＯＮによて使用可能
とされて線５０を線３１に結合し、冗長列内の選択セル
が入力データに従ってプログラムされるのを可能とす
る。

【００３２】欠陥列に関連したマルチプレクサ５６は、
論理“０”レベルを有する制御信号ＩＯＲＳＡ 及び論
理“１”レベルを有する制御信号ＩＯＭＳＡ に応答し
て、冗長センス増幅器兼プログラム回路３３によって読
み出されたデータを出力バッファ５８に結合する。残り
のマルチプレクサ５６は、論理“０”レベルを有する制
御信号ＩＯＭＳＡ に関連したセンス増幅器兼プログラ
ム回路３２の出力線３８を出力バッファ５８に結合す
る。

【００３３】図４は、図３ｂの列冗長性制御回路５４の
詳細ブロック線図である。制御回路５４は、アドレスヒ
ューズ一致論理回路６０₀ 〜６０₃ を含む。論理回路６
０₀〜６０₃ の各々は、複数の欠陥列のアドレスを記憶
するようにプログラムされるヒューズ論理素子を含む。
論理回路６０₀ 〜６０₃ は、列アドレス信号Ａ０〜Ａ５
及びデコードされた列アドレス信号ＳＡＤＥＣ０〜ＳＡ
ＤＥＣ３を受信し、かつ信号ＣＲＥＤ０〜ＣＲＥＤ３
を、それぞれ、発生し、これらの信号は受信列アドレス
が記憶アドレスと一致するかどうかを表示し、したがっ
て、欠陥列を識別する。論理回路６０は、受信アドレス
信号がその論理回路６０内に記憶されているアドレスと
一致するとき論理“１”レベルを有しかつ受信アドレス
信号が記憶アドレスのどれとも一致しないとき論理
“０”レベルを有する信号ＣＲＥＤを発生する。

【００３４】ＮＯＲゲート６３は、信号ＣＲＥＤ０〜Ｃ
ＲＥＤ３を受信するために論理回路６０₀ 〜６０₃ に接
続された入力、及びインバータ６４に接続された出力を
有する。インバータ６４は、信号ＣＲＥＤ０〜ＣＲＥＤ
３のどれか１つが論理“１”レベルを有するとき論理
“１”レベルを有し、受信アドレスが欠陥列のアドレス
と一致することを表示する出力信号ＣＲＥＤＯＮを発生
する。

【００３５】入出力ヒューズデコーダ回路６２₀ 〜６２
₃ もまた、信号ＣＲＥＤ０〜ＣＲＥＤ３を受信するため
に論理回路６０₀ 〜６０₃ に接続される。入出力ヒュー
ズデコーダ回路６２₀ 〜６２₃ は、信号ＣＲＥＤ０〜Ｃ
ＲＥＤ３に応答して、アドレスヒューズ一致論理回路６
０₀ 〜６０₃ 内に記憶された欠陥列アドレスのビット位
置を識別するようにプログラムされるヒューズ論理素子
を含む。各入出力ヒューズデコーダ回路６２は、制御信
号ＣＲＥＤ０〜ＣＲＥＤ３に応答して、制御信号ＩＯＤ
ＥＣ及びその補数ＩＯＤＥＣ を発生する。

【００３６】入出力マルチプレクサ制御回路６５₀ 〜６
５₁₅は、制御信号ＩＯＤＥＣ〜ＩＯＤＥＣ３とこれらの
補数ＩＯＤＥＣ０ 〜ＩＯＤＥＣ３ の様々な組合わせ
を受信する。入出力マルチプレクサ制御回路６５₀ 〜６
５₁₅の各々１つは、入力バッファと出力バッファの対４
６₀ と５８₀ 、４６₁ と５８₁ 、…、４６₁₅と５８
₁₅に、それぞれ、関連し、かつ、メモリアレイセクショ
ンの対２０₀ と２０₁ 、２０₂ と２０₃ 、…、２０₃₀と
２０₃₁に、それぞれ、関連している。各入出力マルチプ
レクサ制御回路６５は、その関連したメモリセクション
２０の対からの列又は冗長セクション２０_RED からの冗
長列のどれをその関連した入力バッファ４６及び出力バ
ッファ５８に結合するかどうかを制御する。もし信号Ｃ
ＲＥＤ０〜ＣＲＥＤ３の１つが論理“１”レベルを有し
欠陥列一致が起こっていることを表示するようならば、
入出力マルチプレクサ制御回路６５₀ 〜６５₁₅のうちの
欠陥列を含むアレイセクション２０に関連した１つの制
御回路は、冗長列がこの欠陥列に対して代入されるべき
ことを表示するＩＯＤＥＣ制御信号の組合わせを入出力
ヒューズデコーダ回路６２₀ 〜６２₃ から受信する。こ
の入出力マルチプレクサ制御回路６５は、論理“０”レ
ベルを有する信号ＩＯＲＳＡ 及び論理“１”レベルを
有する１対の信号ＩＯＭＳＡ を発生する。

【００３７】図５は、センス増幅器兼プログラム回路３
２₀ 〜３２₃₁の各々を代表するセンス増幅器兼プログラ
ム回路３２の概略電気回路図である。プログラムモード
において、論理“１”レベルを有するチップ使用可能信
号ＣＥがＮＡＮＤゲート６８に印加され、論理“０”レ
ベルを有するセンス増幅器破棄信号ＳＡＤＥＦがトラン
ジスタ７２と７５のゲートに印加され、かつ論理“０”
レベルを有するプログラム使用可能補数信号ＰＥ がト
ランジスタ７０のゲートに印加される。信号ＳＡＤＥＦ
の論理“０”レベルは、読出しモードにおいて線３０を
正規的にバイアスするトランジスタ７２〜７６で構成さ
れるバイアス回路を使用禁止する。もしセンス増幅器デ
コーダ４０によって発生された信号ＳＡＤＥＣ０〜ＳＡ
ＤＥＣ３の１つである、ＮＡＮＤゲート６７によって受
信されたセンス増幅器デコード信号ＳＡＤＥＣが、論理
“１”レベルにあるならば、線３０に結合された選択メ
モリセルは、データ−イン回路４４内のデータから受信
された補数信号ＤＩＮ 内のデータに応答してプログラ
ムされる。

【００３８】もし信号ＤＩＮ が論理“０”レベルを有
するならば、ＮＡＮＤゲート６８は論理“０”レベル信
号をトランジスタ６９及び７１のゲートに供給して、こ
れらを、それぞれ、ターンオフ及びターンオンさせる。
線３０は、次いで、トランジスタ７１及び、信号ＰＥ
に応答してオンにあるトランジスタ７２を通して正電圧
源Ｖｃｃに結合される。線３０は正電圧を選択メモリセ
ルのソースに印加し、このことが、このモメリセルのゲ
ートに印加されているプログラミング電圧にかかわら
ず、その浮動ゲートが“０”値を記憶するようにプログ
ラムされるのを禁止する。したがって、このメモリセル
は、論理“１”値に維持される。

【００３９】もし信号ＤＩＮ が論理“１”レベルを有
するならば、ＮＡＮＤゲート６８は論理“１”レベル信
号をトランジスタ６９及び７１のゲートに供給して、こ
れらを、それぞれ、ターンオン及びターンオフさせる。
線３０は、次いで、トランジスタ６９を通して接地され
る。選択メモリセルのソースが線３０を通し接地される
ことで、このメモリセルのドレインとゲートに印加され
たプログラミング電圧が、このメモリセルが“０”値を
記憶するようにプログラムされるのを可能とする。

【００４０】読出しモードにおいては、信号ＰＥ は論
理“１”レベルにあってトランジスタ７０をターンオフ
し、プログラミングを禁止する。信号ＣＥは論理“１”
レベルにあってトランジスタ７７をターンオフし、かつ
信号ＳＡＤＥＦは論理“０”レベルにあってトランジス
タ７２〜７６で構成されるバイアス回路を使用可能とし
て、線３０をバイアスさせる。その結果、トランジスタ
７８は飽和してトランジスタ７９〜８２に対するゲート
−ソース電圧をセットする。もし線３０に結合された選
択セルが論理“１”値を記憶するならば、このセルは導
通して、電流が線３０に流れる。トランジスタ７９〜８
２は、電流ミラーとして働き、線路３０上の電流を約４
倍して接続点Ｓに供給する。トランジスタ６１、６６、
及び８３〜８５から構成される参照回路は、トランジス
タ７９〜８２からの電流の全てを導通することはでき
ず、これによって接続点Ｓを高電位に移行させる。イン
バータ８６及び８７は、次いで、論理“１”レベルを有
するセンス増幅器出力信号ＳＡＯＵＴを発生する。もし
線３０に結合された選択メモリセルが論理“０”値を記
憶するならば、このセルは不導通であり、電流は線３０
に流れない。トランジスタ８３〜８５は、そのとき、接
続点Ｓを低電位へ引き下げ、したがって、インバータ８
６及び８７は論理“０”レベルを有する信号ＳＡＯＵＴ
を発生する。

【００４１】図６は、冗長センス増幅器兼プログラム回
路３３の概略電気回路である。冗長センス増幅器兼プロ
グラム回路３３は、ＮＡＮＤゲート６７が、信号ＳＡＤ
ＥＣ及びＤＩＮ の、それぞれ、代わりに、列冗長性制
御回路５４から信号ＣＲＥＤＯＮをかつ冗長データ−イ
ン回路４８から補数信号ＲＤＩＮ 内冗長データを受信
することを除き、センス増幅器兼プログラム回路３２と
同等である。その結果、欠陥列が信号ＣＲＥＤＯＮの論
理“１”レベルによって表示されたアドレスであったと
きにのみ、信号ＲＤＩＮ に応答して線３１に結合され
る選択メモリセルのプログラミングが、使用可能とされ
る。

【００４２】図７は、センス増幅器デコーダ４０の概略
電気回路図である。デコーダ４０は、スイッチ８８を有
し、このスイッチは、８桁メモリ（すなわち、８ビット
バイト）としてこのＥＰＲＯＭを構成するにためにアド
レス信号Ａ７に接続されるか、又は１６桁メモリ（すな
わち、１６ビットバイト）としてこのＥＰＲＯＭを構成
するためには正電圧源Ｖｃｃに接続される。スイッチ８
８がアドレス信号Ａ７に接続されたとき、デコーダ４０
はアドレス信号Ａ６及びＡ７の両方をデコーダし、４つ
の出力信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３を供給し、これ
らのうちの１つは論理“１”レベルを有しかつ残りの３
つは論理“０”レベルを有する。例えば、アドレス信号
Ａ６及びＡ７の両方が論理“１”レベルのとき、ＮＡＮ
Ｄゲート８９及びインバータ９０は、論理“１”レベル
を有する出力信号Ｄを発生する。インバータ９１、ＮＡ
ＮＤゲート９２、及びインバータ９３は、論理“０”レ
ベルを有する出力信号ＳＡＤＥＣ２を出力する。インバ
ータ９４、ＮＡＮＤゲート９５、及びインバータ９６
は、論理“０”レベルを有する出力信号ＳＡＤＥＣ１を
出力する。インバータ９７、９８、ＮＡＮＤゲート９
９、及びインバータ１００は、論理“０”レベルを有す
る出力信号Ａを発生する。したがって、８桁構成におい
ては、各４つのセンス増幅器兼プログラム回路３２のう
ちの１つのみが、選択セルをプログラムするように使用
可能とされる。

【００４３】スイッチ８８が正電圧源＋Ｖに接続された
とき、デコーダ４０はアドレス信号Ａ６のみをデコーダ
し、４つの出力信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３を供給
し、これらのうちの２つは論理“１”レベルを有しかつ
他の２つは論理“０”レベルを有する。例えば、アドレ
ス信号Ａ６が論理“１”レベルのとき、ＮＡＮＤゲート
８９、インバータ９０は論理“１”レベルを有する出力
信号Ｄを発生し、かつインバータ９４、ＮＡＮＤゲート
９５、インバータ９６は論理“１”レベルを有する出力
信号ＳＡＤＥＣ１を発生する。インバータ９１、ＮＡＮ
Ｄゲート９２、インバータ９３は論理“０”レベルを有
する出力信号ＳＡＤＥＣ２を発生し、かつインバータ９
７、９８、ＮＡＮＤゲート９９、インバータ１００は論
理“０”レベルを有する出力信号Ａを発生する。したが
って、１６桁構成においては、１つ置きのセンス増幅器
兼プログラム回路３２が、選択セルをプログラムするよ
うに使用可能とされる。

【００４４】図８は、データ−イン回路４４₀ 〜４４₁₅
の各々の代表であるデータ−イン回路４４の概略電気回
路図である。データ−イン回路４４は、プログラムモー
ドにおいてのみ使用可能とされて、列冗長性制御回路５
４からの制御信号ＩＯＲＳＡ に応答して１対のセンス増
幅器兼プログラム回路３２に又は冗長データ−イン回路
４８に、入力バッファ４６から受信されたデータを通過
させる。

【００４５】プログラムモードにおいては、信号ＰＥ
は論理“０”レベルであってトランジスタ１０３をター
ンオンさせかつトランジスタ１０４をターンオフさせ、
したがって、トランジスタ１０１と１０２で構成された
インバータを使用可能として入力信号ＤＩＮの補数をイ
ンバータ１０６の入力に供給させる。インバータ１０６
の出力は、トランジスタ１０８のソース及びＮＯＲゲー
ト１１０の第１入力に接続される。インバータ１０５
は、インバータ１０６に並列に接続され、ヒステリシス
を生じる。制御信号ＩＯＲＳＡ は、インバータ１０９
を経由してトランジスタ１０８のゲート及びＮＯＲゲー
ト１１０の第２入力に接続される。信号ＩＯＲＳＡ
が、データ−イン回路４４内のデータに関連したアレイ
の２つの部分内のアドレス指定列が無欠陥であることを
表示する論理“１”レベルのとき、トランジスタ１０８
はターンオフされる。この結果、インバータ１０６の出
力信号は、線５０を経由して冗長データ−イン回路４８
に供給されることはなく、したがって、選択冗長メモリ
セルのプログラミングを禁止する。ＮＯＲゲート１１０
は、論理“１”レベルを有する信号ＩＯＲＳＡ に応答
して、出力信号ＤＩＮ を発生し、この信号は入力信号Ｄ
ＩＮの補数でありかつ１対のセンス増幅器兼プログラム
回路３２に供給されて、選択メモリセルをプログラムす
る。

【００４６】信号ＩＯＲＳＡ が論理“０”レベルにあ
ってデータ−イン回路４４に関連したアドレス指定列が
欠陥していることを表示するとき、トランジスタ１０８
はターンオンされる。この結果、インバータ１０６の出
力信号は、線５０を経由して冗長データ−イン回路４８
に供給されて、選択冗長メモリセルをプログラミングす
る。ＮＯＲゲート１１０は、論理“０”レベルを有する
信号ＩＯＲＳＡ に応答して、入力信号ＤＩＮのレベル
にかかわらず、論理“０”レベルを有する出力信号ＤＩ
Ｎ を発生する。

【００４７】図９は、冗長データ−イン回路４８の概略
電気回路である。冗長データ−イン回路４８はＮＯＲゲ
ート１１２を含み、このゲートはプログラム使用可能補
数信号ＰＥ を受信する第１入力とトランジスタ１１
３、１１４のソースに接続されかつ線５０を経由してデ
ータ−イン回路４４₀ 〜４４₁₅内のデータに接続される
第２入力を有する。トランジスタ１１３及び１１４のド
レインは、正電圧源＋Ｖに接続される。トランジスタ１
１３のゲートは列冗長性制御回路５４から信号ＣＤＥＤ
ＯＮを受信する。トランジスタ１１４のゲートは、ＮＯ
Ｒゲート１１２の出力に接続される。冗長データ−イン
回路４８は、このＥＰＲＯＭがプログラムモードで動作
しているときのみ使用可能とされ、かつ欠陥列はデータ
−イン回路４４₀ 〜４４₁₅のうちの１つから受信された
データの補数を冗長センス増幅器兼プログラム回路３３
に通過させるようにアドレス指定されている。このよう
な状況の下で、信号ＣＲＥＤＯＮは論理“１”レベルで
あってトランジスタ１１３をターンオンし、かつ信号Ｐ
Ｅ は論理“０”レベルである。線５０を経由して受信
された論理“０”レベルを有するデータ信号ＲＤＣＯＭ
に応答して、ＮＯＲゲート１１２は、論理“１”レベル
を有する出力信号ＲＤＩＮ を発生し、この信号がトラ
ンジスタ１１４のゲートに供給されてこれをターンオフ
しかつまた冗長センス増幅器兼プログラム回路３３に供
給される。線５０を経由して受信された論理“１”レベ
ルを有するデータ信号ＲＤＣＯＭに応答して、ＮＯＲゲ
ート１１２は、論理“０”レベルを有する出力信号ＲＤ
ＩＮ を発生し、この信号がトランジスタ１１４のゲー
トに供給されてこれをターンオンしかつまた冗長センス
増幅器兼プログラム回路３３に供給される。

【００４８】図１０は、出力マルチプレクサ５６₀ 〜５
６₁₅の各々の代表である出力マルチプレクサ５６の概略
電気回路図である。マルチプレクサ５６は、伝送ゲート
１１５ａ、１１５ｂ、及び１１５ｃを含み、これらの各
々は電流経路を並列接続されたｎチャネルトランジスタ
１１７とｐチャネルトランジスタ１１８、及びトランジ
スタ１１７のゲートに接続されたインバータ１１６を有
する。これらの伝送ゲートは、論理“０”レベルを有す
る制御信号に応答して導通して、センス増幅器兼プログ
ラム回路を出力バッファ５８に結合し、かつ論理“１”
レベルを有する制御信号に応答して不導通になる。伝送
ゲート１１５ａは、制御信号ＩＯＭＳＡｎ に応答し
て、線３８ｎ上に受信された第１センス増幅器兼プログ
ラム回路３２ｎ（ここに、ｎは整数）の出力を線５７を
経由して出力バッファ５８に選択的に結合する。伝送ゲ
ート１１５ｂは、制御信号ＩＯＭＳＡｎ＋１ に応答し
て、線３８ｎ＋１上に受信された第２センス増幅器兼プ
ログラム回路３２ｎ＋１の出力を線５７を経由して出力
バッファ５８に選択的に結合する。伝送ゲート１１５ｃ
は、制御信号ＩＯＲＳＡｎ 、ＩＯＲＳＡｎ＋１ に応
答して、線５８上に受信された冗長センス増幅器兼プロ
グラム回路３３の出力を線５７を経由して出力バッファ
５８に選択的に結合する。

【００４９】いかなる１時機においても、制御信号ＩＯ
ＭＳＡｎ 、ＩＯＭＳＡｎ＋１ 、及びＩＯＲＳＡ の
うちの２つ以上が論理“１”レベルを有することはな
く、したがってセンス増幅器兼プログラム回路３２ｎ、
３２ｎ＋１、及び３３のうちの２つ以上が出力バッファ
５８に結合されることはない。無欠陥列がアドレス指定
されると、そのアドレス指定列に結合される伝送ゲート
１１５ａ又は１１５ｂのみが、論理“０”レベルを有す
る制御信号ＩＯＭＳＡ を受信する。欠陥列がアドレス
指定されると、伝送ゲート１１５ｃのみが、論理“０”
レベルを有する制御信号ＩＯＲＳＡ を受信する。

【００５０】図１１は、図４のアドレスヒューズ一致論
理回路６０₀ 〜６０₃ の各々の代表であるアドレスヒュ
ーズ一致論理回路６０の概略電気回路図である。回路６
０は、ヒューズ１２０₀ 〜１２０₅ 、１２０ ₀ 〜１２
０ ₅ 、及び１２２₀ 〜１２２₃ を含み、これらのヒュ
ーズは、複数の欠陥列のアドレス信号部分Ａ０〜Ａ７を
記憶するために、例えば、レーザを使用して選択ヒュー
ズを焼破することによって、プログラムされる。トラン
ジスタ１２１₀ 〜１２１₅ 、１２１ ₀ 〜１２１ ₅ 、
及び１２３₀ 〜１２３₃ の各々は、関連したヒューズと
接続点Ｓ′との間に接続された電流経路を有する。接続
点Ｓ′は、論理“０”レベルを有するチップ使用可能補
数信号ＣＥ に応答して、それぞれ、オン及びオフ状態
にあるトランジスタ１２５及び１２６によって、正規的
に、高電位にバイアスされる。

【００５１】アドレス信号Ａ０〜Ａ５は、トランジスタ
１２１₀ 〜１２１₅ のゲートに、それぞれ、印加され
る。アドレス信号Ａ０〜Ａ５の補数、すなわち、Ａ０
〜Ａ５ は、トランジスタ１２１ ₀ 〜１２１ ₅ のゲー
トに、それぞれ、印加される。デコードされたアドレス
信号ＳＡＤＥＣ０〜ＳＡＤＥＣ３は、このＥＰＲＯＭが
１６桁メモリとして構成されるときはアドレス信号Ａ６
に対応し、又は８桁メモリとして構成されるときはアド
レス信号Ａ６及びＡ７に対応し、トランジスタ１２３₀
〜１２３₃ のゲート印加される。トランジスタ１２１₀
〜１２１₅ 、１２１ ₀ 〜１２１ ₅ 、及び１２３₀ 〜
１２３₃ のどの１つも、もしそのゲートに印加されたア
ドレス信号が論理“１”レベルを有するならばオンであ
り、もしそのアドレス信号が論理“０”レベルを有する
ならばオフしである。もしトランジスタ１２１₀ 〜１２
１₅ 、１２１ ₀ 〜１２１ ₅ 、又は１２３₀ 〜１２３
₃のうちのどれか１つがオンでありかつその関連したヒ
ューズは開放しないならば、接地への１つの電流経路が
存在してこれが接続点Ｓ′を低電位へ引き下げる。引き
下げられる接続点Ｓ′に応答して、接続点Ｓ′に直列に
接続されるインバータ１２７及び１２８が、論理“１”
レベルを有する信号ＣＲＥＤを発生する。

【００５２】アドレスヒューズ一致論理回路６０がプロ
グラムされる前に、このＥＰＲＯＭが、あらゆる欠陥列
の数と場所を判定するために探査される。１６の１デコ
ーダによって選択される１６の冗長列があるので、もし
欠陥列の総数が１６未満であるならば、かつもし２つの
欠陥列が同じアドレス部分Ａ０〜Ａ３を有することがな
ければ、このＥＰＲＯＭを、その欠陥列を冗長列で置換
することによって修繕することができる。

【００５３】もし修繕が可能であるならば、１つの欠陥
列のアドレス信号部分Ａ０〜Ａ７が受信されたときオン
であるトランジスタに関連したヒューズを開放すること
によって、その欠陥列のアドレス信号部分Ａ０〜Ａ７が
論理回路６０内にプログラムされる。例えば、もしこの
ＥＰＲＯＭが８桁構成において動作しておりかつ欠陥列
のアドレス信号部分Ａ０〜Ａ７が１００００００である
ならば、ヒューズ１２０₀ 、１２０ ₁ 〜１２０ ₅ 、
及び１２２₀ は、開放される。もしアドレス部分１００
００００が、続いてその後、論理回路６０によって受信
されるならば、ヒューズ１２０₀ 、１２０ ₁ 〜１２０
₅ 、及び１２２₀ は開放されているから、トランジス
タ１２１₀ 、１２１ ₁ 〜１２１ ₅ 、及び１２３
₀ は、オンであるにかかわらず、接続点Ｓ′を低電位へ
引き下げることはできない。したがって、論理回路６０
は、論理“１”レベルを有する信号ＣＤＥＤを発生し、
この信号は受信アドレスが欠陥列のアドレスであること
を表示する。もし論理回路６０が欠陥アドレスとしてプ
ログラムされていないアドレスを受信するならば、これ
らのトランジスタの少なくとも１つはオンであり、かつ
その関連したヒューズはそのままであって接続点Ｓ′を
低電位へ引き下げる接地電流路を生じるので、信号ＣＲ
ＥＤは論理“０”レベルを有する。

【００５４】アドレス補数信号Ａ０ 〜Ａ５ に関連し
たヒューズ１２０ ₀ 〜１２０ ₅ の使用は、各論理回路
６０に、２つ以上の欠陥列アドレスを記憶する能力を与
える。例えば、もし２つの欠陥列がアドレス信号部分Ａ
０〜Ａ７１００００００及び１０００００１を、それぞ
れ、有するならば、ヒューズ１２０₀ 、１２０ ₁ 〜１２
０ ₅ 、及び１２２₀ が、まず開放されてアドレス信号
部分１００００００をプログラムし、かつヒューズ１２
２₂ が続いてその後開放されてアドレス信号部分１００
０００１をプログラムする。論理回路６０が記憶するこ
とのできる欠陥列アドレスの最大数は、１６である。

【００５５】図１２は、図４の入出力ヒューズデコーダ
回路６２₀ 〜６２₃ の各々の代表である入出力ヒューズ
デコーダ回路６２の概略電気回路図である。デコーダ回
路６２は、トランジスタ１３１₀ 〜１３１₃ のソース電
極と接地又は基準電位との間に、それぞれ、接続された
ヒューズ１３０₀ 〜１３０₃ を含む。ヒューズ１３０ ₀
〜１３０₃ は、１６の入力バッファ４６₀ 〜４６₁₅及び
１６の出力バッファ５８₀ 〜５８₁₅のうちのどの１つに
１つの欠陥列が関連するかを識別する４つのビット信号
のうちの単一ビットを記憶するために、レーザを使用し
て選択ヒューズを焼破することによって、プログラムさ
れる。トランジスタ１３１₀ 〜１３１₃の各々は、関連
したヒューズと接続点Ｓ″との間に接続された電流経路
を有する。接続点Ｓ″は、信号ＣＥ に応答して、それ
ぞれ、オン及びオフであるトランジスタ１３２及び１３
３によって正規的に高電位にバイアスされ、信号ＣＥ
は外部的に発生されたチップ使用可能信号ＣＥの補数で
ありかつ正規動作状態の下で論理“０”レベルを有す
る。

【００５６】アドレスヒューズ一致論理回路６０₀ 〜６
０₃ からの出力信号ＣＤＥＤ０〜ＣＤＲＥＤ３は、トラ
ンジスタ１３０₀ 〜１３０₃ のゲートに、それぞれ、印
加される。トランジスタ１３１₀ 〜１３１₃ のうちのど
の１つも、もしそのゲートに印加された信号ＣＲＥＤが
論理“１”レベルを有するならばオンであり、かつもし
そのアドレス信号が論理“０”レベルを有するならばオ
フである。もしトランジスタ１３１₀ 〜１３１₃ のうち
のどれか１つがオンでありかつその関連したヒューズが
開放されないならば、そのトランジスタ及びその関連し
たヒューズは接地への電流経路を生じ、これが接続点
Ｓ″を低電位へ引き下げる。引き下げられる接続点Ｓ″
に応答して、直列接続されたインバータ１３４、１３
５、ＮＡＮＤゲート１３６、及びインバータ１３７は論
理“０”レベルを有する信号ＩＯＤＥＣを発生し、他
方、直列接続されたインバータ１３４、ＮＡＮＤゲート
１３８、及びインバータ１３９が信号ＩＯＤＥＣ を発
生し、この信号は論理“１”レベルを有する信号ＩＯＤ
ＥＣの補数である。もし信号ＣＲＥＤ０〜ＣＲＥＤ３が
トランジスタ１３１₀ 〜１３１₃ のどれをもターンオン
しないならば、又はもしターンオンされたトランジスタ
の全てが開放ヒューズに関連しているならば、接続点
“Ｓ”は高電位に維持されかつ信号ＩＯＤＥＣ及びＩＯ
ＤＥＣ は、それぞれ、論理“１”レベル及び論理
“０”レベルを有する。

【００５７】ヒューズデコーダ回路６２₀ 〜６２₃ によ
って発生された各信号ＩＯＤＥＣ及びＩＯＤＥＣ は、
４ビット信号内に所定位置を有する単一ビットとして使
用され、この位置は冗長列が欠陥列を置換すべき所の入
力バッファ及び出力バッファを識別する。この４ビット
信号内の最上位ビットから最下位ビットへの順序に従い
これらの信号は次のように配置される。すなわち、ＩＯ
ＤＥＣ０とＩＯＤＥＣ０ 、ＩＯＤＥＣ１とＩＯＤＥＣ
１ 、ＩＯＤＥＣ２とＩＯＤＥＣ２ 、ＩＯＤＥＣ３と
ＩＯＤＥＣ３ 。上に述べたビット順に有する信号ＩＯ
ＤＥＣ０〜ＩＯＤＥＣ３及びＩＯＤＥＣ０ 〜ＩＯＤＥ
Ｃ３ について１６の組合わせがある。図４に示される
ように、１６のマルチプレクサ制御回路６５₀ 〜６５₁₅
の各々が、特有の４ビット信号を受信する。

【００５８】各マルチプレクサ制御回路は、その４ビッ
ト信号の４つのビット全てが論理“１”レベルを有する
ときのみ、その関連したマルチプレクサ５６₀ 〜５６₁₅
を活性化して、欠陥列を冗長列で置換させる。したがっ
て、ヒューズ１３０₀ 〜１３０₃ は、アドレスヒューズ
一致論理回路６０₀ 〜６０₃ のどれか１つが受信アドレ
スと記憶欠陥列アドレスとの間の一致を検出したとき、
その欠陥列が配置されているそのアレイ部分に結合され
たマルチプレクサ５６がその欠陥列を冗長列で置換する
ように活性化されるように、プログラムされなければな
らない。

【００５９】例えば、マルチプレクサ５６₆ に関連した
アレイのセクション２０内のアドレス信号部分Ａ０〜Ａ
７１００００００における列が欠陥しており、かつこの
アドレス信号部分１００００００がアドレスヒューズ一
致論理回路６０₁ 内にプログラムをすでにされていると
仮定する。アドレス信号部分Ａ０〜Ａ７１００００００
がアドレスヒューズ一致論理回路６０₀ 〜６０₃ によっ
て受信されると、論理回路６０₁ は論理“１”レベルを
有する信号ＣＲＥＤ１を発生し、他方、論理回路６
０₀ 、６０₂ 、及び６０₃ は論理“０”レベルを、それ
ぞれ、有する信号ＣＲＥＤ０、ＣＤＥＤ２、ＣＤＥＤ３
を発生する。入出力マルチプレクサ制御回路６５₆ はＩ
ＯＤＥＣ信号ＩＯＤＥＣ０ 、ＩＯＤＥＣ１、ＩＯＤＥ
Ｃ２、及びＩＯＤＥＣ３ のみを受信しかつこれらのＩ
ＯＤＥＣ信号が論理“１”レベルを有するときにのみ活
性化されるので、入出力ヒューズデコーダ回路６２₀ 及
び６２ ₃ 内のヒューズ１３０₁ は開放されなければなら
ず、他方、入出力ヒューズデコーダ回路６２₁ 及び６２
₂ 内のヒューズ１３０₁ は投入維持されねばならず、こ
の結果マルチプレクサ制御回路６５₆ を活性化する。入
出力マルチプレクサ制御回路６５₆ は、活性化さると、
マルチプレクサ５６₆ にその欠陥列を冗長列で置換させ
る。

【００６０】図１３は、入出力マルチプレクサ制御回路
６５₀ 〜６５₁₄に実施的に同等である入出力マルチプレ
クサ制御回路６５₀ の概略電気回路図である。制御回路
６５ ₀ 〜６５₁₅の間の唯一の相違は、ＮＡＮＤゲート１
４２によって受信された信号ＩＯＤＥＣとＮＡＮＤゲー
ト１４５及び１４６によって受信された特定の信号ＳＡ
ＤＥＣとの組合わせにある。制御回路６５₁₅はスイッチ
１４１を含み、このスイッチは、このＥＰＲＯＭが８桁
構成において動作するときは位置ａにあり、また、１６
桁構成において動作するときは位置ｂにある。ＮＡＮＤ
ゲート１４２の入力Ａは、スイッチ１４１が位置ａにあ
るとき信号ＩＯＤＥＣを又はスイッチ１４１が位置ｂに
あるとき正電圧Ｖｃｃを受信する。ＮＡＮＤゲート１４
２の入力Ｂ〜Ｄは、信号ＩＯＤＥＣ１〜ＩＯＤＥＣ３
を、それぞれ、受信する。ＮＡＮＤゲート１４２の出力
は、インバータ１４３によって反転されかつＮＡＮＤゲ
ート１４４の入力Ｂに印加される。ＮＡＮＤゲート１４
４の入力Ａは、アドレス遷移信号ＡＴＤ を受信する。
信号ＡＴＤ は、早期データが出力バッファ５８₁₅に印
加されるのを禁止するために、アドレス変化が起こった
後所定時間期間中、論理“１”レベルから論理“０”レ
ベルへ移行する。

【００６１】ＮＡＮＤゲート１４２の出力は、また、Ｎ
ＡＮＤゲート１４５及び１４６の入力Ａに印加される。
ＮＡＮＤゲート１４５及び１４６の入力Ｂは信号ＳＡＤ
ＥＣ０及びＳＡＤＥＣ１を、それぞれ、受信し、他方、
その入力Ｃは信号ＡＴＤ を受信する。信号ＡＴＤ が
論理“０”レベルから論理“１”レベルへ移行すると
き、もし８桁構成における信号ＩＯＤＥＣ０〜ＩＯＤＥ
Ｃ３又は１６桁構成における信号ＩＯＤＥＣ１〜ＩＯＤ
ＥＣ３が全て論理“１”レベルを有して、アドレス指定
列を冗長列で置換すべきであることを表示するならば、
ＮＡＮＤゲート１４４は論理“０”レベルを有する信号
ＩＯＲＳＡ０ 、ＩＯＲＳＡ１ を発生し、かつＮＡＮ
Ｄゲート１４５、１４６は論理“１”レベルを有する信
号ＩＯＭＳＡ０ 、ＩＯＭＳＡ１ を発生する。データ
−イン回路４４₀ は、論理“０”レベルを有する信号Ｉ
ＯＭＳＡ０ 、ＩＯＭＳＡ１ に応答して、入力バッフ
ァ４６₀ からのデータを冗長データ−イン回路４８へ通
過させる。マルチプレクサ５６₀ は、論理“０”レベル
を有する信号ＩＯＲＳＡ０ 、ＩＯＲＳＡ１ 及び論理
“１”レベルを有する信号ＩＯＭＳＡ０ 、ＩＯＭＳＡ
１ に応答して、冗長増幅器兼プログラム回路３３のみ
からのデータを出力バッファ５８₀ へ通過させる。

【００６２】信号ＡＴＤ が論理“０”レベルから論理
“１”レベルへ移行するとき、もし８桁構成における信
号ＩＯＤＥＣ０〜ＩＯＤＥＣ３又は１６桁構成における
信号ＩＯＤＥＣ１〜ＩＯＤＥＣ３のどれか１つが論理
“０”レベルを有して、アドレス指定列が無欠陥である
ことを表示するならば、ＮＡＮＤゲート１４４は、論理
“１”レベルを有する信号ＩＯＲＳＡ０ 、ＩＯＲＳＡ
１ を発生する。次いで、ＮＡＮＤゲート１４５、１４
６は、出力信号ＳＡＤＥＣ０及びＳＡＤＥＣ１の論理レ
ベルに等しい論理レベルを有する出力信号ＩＯＭＳＡ０
、ＩＯＭＳＡ１ を発生する。１６桁構成においては、
信号ＳＡＤＥＣ０及びＳＡＤＥＣ１のうちの１つは論理
“０”レベルを有しかつ他は論理“１”レベルを有す
る。８桁構成においては、信号ＳＡＤＥＣ０〜ＳＡＤＥ
Ｃ３のうちの１つは論理“０”レベルを有しかつ残りは
論理“１”レベルを有する。データ−イン回路４４
₀ は、論理“１”レベルを有する信号ＩＯＭＳＡ０ 、
ＩＯＭＳＡ１ に応答して、入力バッファ４６₀ からの
データをセンス増幅器兼プログラム回路３２₀ 及び３２
₁に通過させ、他方、データが冗長データ−イン回路４
８に通過するのを禁止する。マルチプレクサ５６₀ は、
論理“１”レベルを有する信号ＩＯＲＳＡ０ 、ＩＯＲ
ＳＡ１ に応答して冗長増幅器兼プログラム回路３３の
みからのデータが出力バッファ５８₀ に通過するのを禁
止する。

【００６３】アドレス遷移検出器１７６の概略電気回路
図が、図１４に示されている。アドレス遷移検出器１７
６は、アドレス信号Ａ₀ 〜Ａ₇ に応答し、かつアドレス
変化起こると、論理“０”レベルを有する所定幅の出力
パルスＡＴＤ を発生する。このパルスの幅は、アドレ
ス変化が起こった後、センス増幅器兼プログラム回路３
２から出力バッファ５８への早期データの結合を禁止す
るに十分な時間期間中のみ伝送ゲート１１５を不導通に
するように、選択される。アドレス遷移検出器１７６
は、複数のモジュール１８０₀ 〜４８０₇ を含み、これ
らの各々が列アドレス信号Ａ₀ 〜Ａ₇ のそれぞれ１つを
受信する。各モジュール１８０は、ソース−ドレイン電
流経路を接続点１９１と接地との間に直列接続された第
１対のｎ−チャネル電界効果トランジスタ１８２と１８
４、及びソース−ドレイン電流経路を接続点１９１と接
地との間に直列接続された第２対のｎ−チャネル電界効
果トランジスタ１８６と１８８を有する。トランジスタ
１８４及び１８８のゲートは、インバータ１８３及び１
８７の出力に、それぞれ、接続される。トランジスタ１
８２のゲート及びインバータ１８３の入力は、それぞれ
のアドレス線に結合されて、列アドレス信号Ａを受信す
る。トランジスタ１８６のゲート及びインバータ１８７
の入力は、インバータ１８５を通してそれぞれのアドレ
ス線に接続されて、信号Ａ 、すなわち、信号Ａの補数
を受信する。アドレス遷移検出器１７６は、また、正電
圧源と接続点１９１との間に接続された抵抗器１９０、
及び接続点１９１と接地との間に接続されたコンデンサ
１９２を含む。インバータ１９４、１９５は、接続点１
９１に接続され、かつ信号ＡＴＤ を発生する。

【００６４】列アドレス信号Ａ₀ 〜Ａ₇ が一定のとき、
接続点１９１は、高電位にあって、論理“１”レベルを
有する信号をインバータ１９４、１９５へ供給し、これ
らのインバータはこの信号に応答して論理“１”レベル
を有する出力信号ＡＴＤ を発生する。アドレス信号Ａ
₀ 〜Ａ₇ が一定のときの接続点１９１における高電位
は、モジュール１８０の各々内の第１対のトランジスタ
１８２と１８４及び第２対のトランジスタ１８６と１８
８の各々のうちの１つのトランジスタが不導通になって
コンデンサ１９２を論理“１”値に充電させる事実に起
因している。

【００６５】インバータ１８３及び１８７は、急速立上
がり時間かつ低速立下がり時間を有するように選択され
る。低速立下がり時間の結果、その入力が論理“１”レ
ベルから論理“０”レベルへ変化する時間とその出力が
論理“０”レベルから論理“１”レベルへ変化する時間
との間に遅延期間が存在する。これらのインバータの低
速立下がり時間から生じるこの遅延期間は、１つ以上の
ビット線アドレス信号Ａ₀ 〜Ａ₇ が変化するとき、第１
対のトランジスタ１８２、１８４又は第２対のトランジ
スタ１８６、１８８のいずれかのうちのトランジスタが
同時に導通してコンデンサ１９２に対する放電路を生じ
て接続点１９１を低電位に移行させるような、充分な長
さである。例えば、もしアドレス信号Ａ₀ が論理“０”
レベルから論理“１”レベルへ変化するならば、モジュ
ール１８０₀ 内で、トランジスタ１８２は導通し、他
方、トランジスタ１８４はインバータ１８３の出力が論
理“１”レベルから論理“０”レベルへ変化するのに要
する遅延期間中、導通したままである。この遅延期間に
続き、トランジスタ１８４は不導通になる。同様に、も
し信号Ａ₀ が論理“１”レベルから論理“０”レベルへ
変化するならば、モジュール１８０₀ 内で、トランジス
タ１８６は導通し、他方、トランジスタ１８８はインバ
ータ１８７の出力が論理“１”レベルから論理“０”レ
ベルへ変化するのに要する遅延期間中、導通したままで
ある。この遅延期間に続き、トランジスタ１８８は不導
通になる。

【００６６】この遅延期間に続いて、モジュール１８０
₀ 〜１８０₇ のどれも接続点１９１から接地への導電通
路を生ぜず、接続点１９１の電位は、抵抗器１９０とコ
ンデンサ１９２の値によて決定される速度で上昇する。
接続点１９１の電位が論理“１”レベルに達すると、イ
ンバータ１９５の出力信号ＡＴＤ は論理“１”レベル
になる。このように、アドレス変化に応答して、アドレ
ス遷移検出器１７６は、所定幅を有する正パルスを供給
する。

【００６７】コンデンサ１９２は離散素子として示され
ているけれども、接続点１９１における寄生キャパシタ
ンスは必要な幅を有するパルスを発生するのに充分であ
るから、場合によっては、離散コンデンサを必要としな
い。列アドレス変化に加えて語線アドレス変化も検出す
るために、追加モジュール１８０が、また、アドレス遷
移検出器１７６内に配設されることもある。更に、アド
レス信号Ａ６及びＡ７を、ＳＡＤＥＣ０及びＳＡＤＥＣ
３ようなＳＡＤＥＣ信号で置換してもよい。

【００６８】図１５は、読出し動作中の図３ａ及び図３
ｂのＥＰＲＯＭ内に出現する波形を示す。新に所望され
るセルを選択するためのアドレス変化が時刻ｔ１におい
て完了する場合の列アドレス信号Ａ₀ 〜Ａ₇ は、波形１
９６で示される。

【００６９】センス増幅器兼プログラム回路３２の出力
は、波形１９８で示される。時刻ｔ１におけるアドレス
変化の完了前には、先行選択セルは、導通し、かつした
がって、論理“１”レベルを有するデータを記憶してい
るとして検知された。時刻ｔ１におけるアドレス変化の
完了に続き、センス増幅器兼プログラム回路３２は、行
デコーディング処理と列デコーディング処理とが同時に
は完了しないという事実から生じる早期データ１９９を
検出する。時刻ｔ３における行及び列デコーディング処
理の完了に続き、センス増幅器兼プログラム回路３２
は、新に選択セル内に記憶された論理“０”レベルを有
するデータを検知する。

【００７０】アドレス遷移検出器１７６の出力信号は、
波形２００で示される。この出力信号は、論理“０”レ
ベルを有するパルス２０１が発生される時刻ｔ１におい
てアドレス遷移検出器１７６が列アドレス変化を検出す
るまで、論理“１”レベルを有する。伝送ゲート１１５
は、パルス２０１に応答して、センス増幅器兼プログラ
ム回路３２を出力バッファ５８から切断する。パルス２
０１は、センス増幅器兼プログラム回路３２によって出
力バッファ５８から検出される早期データ１９９をマス
クして除去するのに充分な時刻ｔ１からｔ２までの所定
幅を有する。

【００７１】出力バッファ５８によって発生されるデー
タ出力信号は、波形２０２で示される。時刻ｔ１まで、
出力バッファ５８は、伝送ゲート１１５を経由してセン
ス増幅器兼プログラム回路３２から論理“１”レベルを
受信し、かつデータ出力信号を発生する。時刻ｔ１から
時刻ｔ２まで、センス増幅器兼プログラム回路３２の出
力は、出力バッファ５８から切断される。この時間期間
中、出力バッファ５８の入力は、センス増幅器兼プログ
ラム回路３２を切断する直前のこのバッファのレベルに
ラッチ２０３によってラッチされる。したがって、出力
バッファ５８からのデータ出力信号は、このバッファの
先行レベルに維持され、この場合には論理“１”レベル
に維持され、これによって、センス増幅器兼プログラム
回路３２が検知したいかなる早期データからもマスクさ
れる。時刻ｔ２の後、伝送ゲート１１５は、センス増幅
器兼プログラム回路３２を出力バッファ５８に接続し、
データ出力信号が再びセンス増幅器兼プログラム回路３
２の出力に従うのを可能にする。

【００７２】図１５から判るように、アドレス遷移検出
器１７６及び伝送ゲート１１５は、早期データを出力バ
ッファ５８からマスクして除去するように協調する。出
力バッファ５８に供給される早期データから生じる雑音
及びメモリデバイス速度の損傷は、これによって、効果
的に除去される。

【００７３】本発明は、ＥＰＲＯＭについて説明されて
いるけれども、ＥＥＰＲＭ、ＰＲＯＭ、ＳＲＡＭ、及び
ＤＲＡＭを含むメモリの他の型式にも同様に適用可能で
ある。

【００７４】以上の説明に関して更に以下の項を開示す
る。 （１）複数の行と複数の列に配置されたメモリセルアレ
イであって、前記列が複数の群に配置された前記メモリ
セルアレイと、各デコーダ回路が列アドレス信号に応答
して前記列の群内の単一列を選択する複数の前記デコー
ダ回路と、複数の冗長列と、少なくとも前記列アドレス
信号の部分に応答して単一冗長列を選択する列デコーダ
と、各入力バッファと各出力バッファが前記列の少なく
とも１つの群内の列に関連している複数の前記入力バッ
ファと複数の前記出力バッファと、各スイッチング手段
が１つの前記入力バッファと１つの前記出力バッファに
関連しかつ第１制御信号に応答して前記関連入力バッフ
ァと前記関連出力バッファとに選択列を結合するか又は
第２制御信号に応答して前記関連入力バッファと前記関
連出力バッファとに選択冗長列を結合するかのいずれか
を行う複数の前記スイッチング手段と、欠陥列のアドレ
スと各欠陥列に関連した前記入力バッファと前記出力バ
ッファとを識別する情報とを記憶する制御回路であっ
て、前記制御回路は受信列アドレス信号が記憶アドレス
と一致しないとき前記スイッチング手段の全てに前記第
１制御信号を供給し、及び受信列アドレスが記憶アドレ
スと一致するとき欠陥列に関連した前記スイッチング手
段に前記第２制御信号を供給しかつ残りの前記スイッチ
ング手段に前記第１制御信号を供給する前記制御回路
と、を含むメモリ。

【００７５】（２）第１項記載のメモリにおいて、前記
スイッチング手段の各々は、前記関連した入力バッファ
に選択列又は選択冗長列のいずれかを選択的に結合する
データ−インスイッチング回路と、前記関連した出力バ
ッファに選択列又は選択冗長列のいずれかを選択的に結
合するマルチプレクサとを含むメモリ。

【００７６】（３）第１項記載のメモリにおいて、前記
制御回路は複数のアドレス一致回路を含み、各該アドレ
ス一致回路は少なくとも１つの欠陥列のアドレスを記憶
する論理素子を有しかつ受信アドレスが記憶アドレスと
一致するかどうかを表示する信号を発生するメモリ。

【００７７】（４）第３項記載のメモリにおいて、前記
制御回路は複数の入出力デコーダ回路を更に含み、各該
入出力デコーダ回路は前記アドレス一致回路によって発
生された前記信号を受信しかつ該信号の受信に応答して
一対の信号を発生るメモリ。

【００７８】（５）第４項記載のメモリにおいて、前記
制御回路は複数の論理回路を更に含み、該論理回路の各
々は前記入出力デコーダ回路から信号の様々な組合わせ
のうちの１つの組合わせ受信しかつ該組合わせの受信に
応答して関連した前記スイッチング手段に前記第１制御
信号又は前記第２制御信号のいずれかを供給し、前記信
号の組合わせは前記入出力デコーダ回路の各々からの単
一信号を含むメモリ。

【００７９】（６）バイト−広さメモリは、複数の冗長
列２０_RED を有する。各冗長列は、１つの欠陥列の代わ
りに入力バッファ４６及び出力バッファ５８のどの１つ
にもマップされることができる。アドレスヒューズ一致
論理回路６０は、欠陥列のアドレスを記憶する。入出力
ヒューズデコーダ回路６２は、前記ヒューズ一致論理回
路６０に結合され、かつ各欠陥列に関連した入力バッフ
ァ及び出力バッファを識別する情報を記憶する。前記冗
長列２０_RED は、無欠陥列を選択する列アドレス信号部
分に応答して、選択される。受信列アドレスが記憶列ア
ドレスに一致すると、列アドレス信号の部分によって選
択された冗長列が、欠陥列の代わりに該欠陥列に関連し
た前記入力バッファと前記出力バッファにマップされ
る。

【図面の簡単な説明】

【図１】本発明による４メガビットＥＰＲＯＭアレイ用
集積回路レイアウトを示す線図。

【図２】図１の集積回路のメモリセルの一部及び関連回
路を示す線図。

【図３】ａ及びｂは、本発明による列冗長性を実現する
ための回路を示すブロック線図。

【図４】図３ｂの列冗長性制御回路の詳細ブロック線
図。

【図５】図３ｂのセンス増幅器兼プログラム回路の概略
電気回路図。

【図６】図３ａの冗長センス増幅器兼プログラム回路の
概略電気回路図。

【図７】図３ａのセンス増幅器デコーダの概略電気回路
図。

【図８】図３ｂのデータ−イン回路の概略電気回路図。

【図９】図３ｂの冗長データ−イン回路の概略電気回路
図。

【図１０】図３ｂの出力マルチプレクサの概略電気回路
図。

【図１１】図４のアドレスヒューズ一致論理回路の概略
電気回路図。

【図１２】図４の入出力ヒューズデコーダ回路の概略電
気回路図。

【図１３】図４の入出力マルチプレクサ制御回路の概略
電気回路図。

【図１４】アドレス遷移検出器の概略電気回路図。

【図１５】図１４のアドレス遷移検出器の動作を示す波
形図。

【図１６】図３ａの拡大図。

【図１７】図３ｂの拡大図。

【符号の説明】

１０ セル １５ 語線 １６ 列デコーダ １７ ソース−列線 １８ 行デコーダ １９ ドレイン−列線 ２０₀ 〜２０₃₁ セクション ２０_RED 冗長セクション ２２ａ〜２２ｄ ５１２行×６４列メモリセルサブアレ
イ部分 ２６ １６の１デコーダ ２８ ４の１デコーダ ２９ａ〜２９ｄ ５１２行×１６列メモリセルサブアレ
イ部分 ３２₀ 〜３２₃₁ センス増幅器兼プログラム回路 ３３ 冗長センス増幅器兼プログラム回路 ４０ センス増幅器デコーダ ４４₀ 〜４４₁₅ データ−イン回路 ４６₀ 〜４６₁₅ 入力バッファ ４８ 冗長データ−イン回路 ５４ 列冗長性制御回路 ５６₀ 〜５６₁₅ 出力マルチプレクサ ５８₀ 〜５８₁₅ 出力バッファ ６０₀ 〜６０₃ アドレスヒューズ一致論理回路 ６２₀ 〜６２₃ 入出力ヒューズデコーダ回路 ６５₀ 〜６５₁₅ 入出力マルチプレクサ制御回路 １７６ アドレス遷移検出器 １８０，１８０₀ 〜１８０₇ モジュール

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の行と複数の列に配置されたメモリ
   セルアレイであって、前記列が複数の群に配置された前
   記メモリセルアレイと、 各デコーダ回路が列アドレス信号に応答して前記列の群
   内の単一列を選択する複数の前記デコーダ回路と、 複数の冗長列と、 少なくとも前記列アドレス信号の部分に応答して単一冗
   長列を選択する列デコーダと、 各入力バッファと各出力バッファが前記列の少なくとも
   １つの群内の列に関連している複数の前記入力バッファ
   と複数の前記出力バッファと、 各スィッチング手段が１つの前記入力バッファと１つの
   前記出力バッファに関連しかつ第１制御信号に応答して
   前記関連入力バッファと前記関連出力バッファとに選択
   列を結合するか又は第２列制御信号に応答して前記関連
   入力バッファと前記関連出力バッファとに選択冗長列を
   結合するかのいずれかを行う複数の前記スイッチング手
   段と、 欠陥列のアドレスの各欠陥列に関連した前記入力バッフ
   ァと前記出力バッファとを識別する情報とを記憶する制
   御回路であって、前記制御回路は受信列アドレス信号が
   記憶アドレスと一致しないとき前記スイッチング手段の
   全てに前記第１制御信号を供給し、及び受信列アドレス
   が記憶アドレスと一致するとき欠陥列に関連した前記ス
   イッチング手段に前記第２制御信号を供給しかつ残りの
   前記スイッチング手段に前記第１制御信号を供給する前
   記制御回路と、を含むメモリ。