JPH06112192A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06112192A JPH06112192A JP25943492A JP25943492A JPH06112192A JP H06112192 A JPH06112192 A JP H06112192A JP 25943492 A JP25943492 A JP 25943492A JP 25943492 A JP25943492 A JP 25943492A JP H06112192 A JPH06112192 A JP H06112192A
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Abstract
(57)【要約】
【目的】 ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によりシリコ
ン酸化膜を形成する場合に、成膜速度の下地依存性を抑
制する。これにより、半導体基板上の凹凸を良好に平坦
化できるようにする。 【構成】 シリコン酸化膜を、Ｏ3濃度０.２〜１.５％
の範囲に設定して形成する。形成したシリコン酸化膜に
対して温度７５０℃以上の熱処理を加える。
ン酸化膜を形成する場合に、成膜速度の下地依存性を抑
制する。これにより、半導体基板上の凹凸を良好に平坦
化できるようにする。 【構成】 シリコン酸化膜を、Ｏ3濃度０.２〜１.５％
の範囲に設定して形成する。形成したシリコン酸化膜に
対して温度７５０℃以上の熱処理を加える。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関する。より詳しくは、ＴＥＯＳ(テトラ・エトキシ
・シラン)−Ｏ3系常圧ＣＶＤ(化学気相成長)法を用いて
成膜を行うことにより、半導体基板上の凹凸を平坦化す
る半導体装置の製造方法に関する。
に関する。より詳しくは、ＴＥＯＳ(テトラ・エトキシ
・シラン)−Ｏ3系常圧ＣＶＤ(化学気相成長)法を用いて
成膜を行うことにより、半導体基板上の凹凸を平坦化す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】一般に、半導体基板上の凹凸を平坦化す
る膜としてシラン系常圧ＣＶＤ膜やＨＴＯ(ハイ・テン
ペラチャ・オキサイド)が用いられている。しかし、素
子の微細化に伴って、オーバーハングやボイド(気泡)が
顕著となり、表面段差を埋め込むことが難しくなってき
ている。例えば、図３は、半導体基板１上にポリシリコ
ンゲート３と金属配線５による表面段差が形成されてい
る状態で、層間絶縁膜としてＨＴＯ１６を形成し、さら
にエッチバックを行ったところを示している(２はゲー
ト絶縁膜、４は層間絶縁膜である)。図に示すように、
表面段差により基板１上にボイド１７が発生する。この
上にさらに配線を設ける場合、パターン加工時にボイド
１７の箇所にエッチング残りなどの不具合が生ずる。
る膜としてシラン系常圧ＣＶＤ膜やＨＴＯ(ハイ・テン
ペラチャ・オキサイド)が用いられている。しかし、素
子の微細化に伴って、オーバーハングやボイド(気泡)が
顕著となり、表面段差を埋め込むことが難しくなってき
ている。例えば、図３は、半導体基板１上にポリシリコ
ンゲート３と金属配線５による表面段差が形成されてい
る状態で、層間絶縁膜としてＨＴＯ１６を形成し、さら
にエッチバックを行ったところを示している(２はゲー
ト絶縁膜、４は層間絶縁膜である)。図に示すように、
表面段差により基板１上にボイド１７が発生する。この
上にさらに配線を設ける場合、パターン加工時にボイド
１７の箇所にエッチング残りなどの不具合が生ずる。
【０００３】そこで、本出願人は、ＴＥＯＳ−Ｏ3系常
圧ＣＶＤ法により層間絶縁膜としてシリコン酸化膜を形
成する方法を提案した(特開平３−４１７３１号公報)。
このＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によれば、基板上を
平坦化したいわゆるリフロー形状を得ることができる。
なお、成膜条件として、基板温度は４００℃、圧力は大
気圧に設定されている。また、ガス流量は、雰囲気Ｎ2
ガスが１８ＳＬＭ、ＴＥＯＳソースをバブリングするＮ
2ガスが２.２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭに
それぞれ設定されている。また、Ｏ3濃度(体積比Ｏ3／
(Ｏ2＋Ｏ3)と定義する)は５％に設定されている。
圧ＣＶＤ法により層間絶縁膜としてシリコン酸化膜を形
成する方法を提案した(特開平３−４１７３１号公報)。
このＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によれば、基板上を
平坦化したいわゆるリフロー形状を得ることができる。
なお、成膜条件として、基板温度は４００℃、圧力は大
気圧に設定されている。また、ガス流量は、雰囲気Ｎ2
ガスが１８ＳＬＭ、ＴＥＯＳソースをバブリングするＮ
2ガスが２.２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭに
それぞれ設定されている。また、Ｏ3濃度(体積比Ｏ3／
(Ｏ2＋Ｏ3)と定義する)は５％に設定されている。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者は、上記成膜条件でシリコン酸化膜を形成した場合、
成膜速度が下地依存性を示すことを発見した。例えば、
単結晶Ｓi(基板),ＡlＳi,ＷＳi,ポリＳiなどの上では成
膜速度が速くなる一方、熱酸化膜,ＨＴＯ,ＢＰＳＧ(ボ
ロン・リン・シリケート・ガラス)などの上では成膜速
度が遅くなる。このため、下地材料が単一でないとき
は、半導体基板上の凹凸をうまく埋め込むことができ
ず、良好な平坦形状を得ることができないという問題が
ある。
者は、上記成膜条件でシリコン酸化膜を形成した場合、
成膜速度が下地依存性を示すことを発見した。例えば、
単結晶Ｓi(基板),ＡlＳi,ＷＳi,ポリＳiなどの上では成
膜速度が速くなる一方、熱酸化膜,ＨＴＯ,ＢＰＳＧ(ボ
ロン・リン・シリケート・ガラス)などの上では成膜速
度が遅くなる。このため、下地材料が単一でないとき
は、半導体基板上の凹凸をうまく埋め込むことができ
ず、良好な平坦形状を得ることができないという問題が
ある。
【０００５】そこで、この発明の目的は、ＴＥＯＳ−Ｏ
3系常圧ＣＶＤ法によりシリコン酸化膜を形成する場合
に、成膜速度の下地依存性を抑制することができ、した
がって半導体基板上の凹凸を良好に平坦化できる半導体
装置の製造方法を提供することにある。
3系常圧ＣＶＤ法によりシリコン酸化膜を形成する場合
に、成膜速度の下地依存性を抑制することができ、した
がって半導体基板上の凹凸を良好に平坦化できる半導体
装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により
所定の成膜条件でシリコン酸化膜を形成して、半導体基
板上に生じた凹凸を埋め込む半導体装置の製造方法にお
いて、上記シリコン酸化膜を、Ｏ3濃度を０.２％乃至
１.５％の範囲に設定して形成し、続いて、上記シリコ
ン酸化膜に対して温度７５０℃以上の熱処理を加えるこ
とを特徴としている。ここで、Ｏ3濃度とは、体積比Ｏ3
／(Ｏ2＋Ｏ3)を意味している。
め、この発明は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により
所定の成膜条件でシリコン酸化膜を形成して、半導体基
板上に生じた凹凸を埋め込む半導体装置の製造方法にお
いて、上記シリコン酸化膜を、Ｏ3濃度を０.２％乃至
１.５％の範囲に設定して形成し、続いて、上記シリコ
ン酸化膜に対して温度７５０℃以上の熱処理を加えるこ
とを特徴としている。ここで、Ｏ3濃度とは、体積比Ｏ3
／(Ｏ2＋Ｏ3)を意味している。
【０００７】また、上記シリコン酸化膜に対して上記熱
処理を加えた後、このシリコン酸化膜をエッチバックす
るのが望ましい。
処理を加えた後、このシリコン酸化膜をエッチバックす
るのが望ましい。
【０００８】
【実施例】以下、この発明の半導体装置の製造方法を実
施例により詳細に説明する。
施例により詳細に説明する。
【０００９】本発明者は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ
法により、Ｏ3濃度を様々に変化させてシリコン酸化膜
を形成した結果、図１に示すように、Ｏ3濃度を１.５％
以下に設定すると、成膜速度の下地依存性が極めて小さ
くなることを発見した。図中、□は単結晶Ｓi基板上に
直接形成した場合の成膜速度を示し、●は熱酸化膜上に
形成した場合の成膜速度を示している。図から分かるよ
うに、Ｏ3濃度が１.５％以下ならば、両者の成膜速度は
略一致するが、１.５％を超えると成膜速度の差が顕著
になっている。なお、成膜条件として残りの項目は、従
来と同様に、基板温度は４００℃、圧力は大気圧に設定
されている。また、ガス流量は、雰囲気Ｎ2ガスが１８
ＳＬＭ、ＴＥＯＳソースをバブリングするＮ2ガスが２.
２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭにそれぞれ設
定されている。
法により、Ｏ3濃度を様々に変化させてシリコン酸化膜
を形成した結果、図１に示すように、Ｏ3濃度を１.５％
以下に設定すると、成膜速度の下地依存性が極めて小さ
くなることを発見した。図中、□は単結晶Ｓi基板上に
直接形成した場合の成膜速度を示し、●は熱酸化膜上に
形成した場合の成膜速度を示している。図から分かるよ
うに、Ｏ3濃度が１.５％以下ならば、両者の成膜速度は
略一致するが、１.５％を超えると成膜速度の差が顕著
になっている。なお、成膜条件として残りの項目は、従
来と同様に、基板温度は４００℃、圧力は大気圧に設定
されている。また、ガス流量は、雰囲気Ｎ2ガスが１８
ＳＬＭ、ＴＥＯＳソースをバブリングするＮ2ガスが２.
２ＳＬＭ、(Ｏ2＋Ｏ3)流量が７.５ＳＬＭにそれぞれ設
定されている。
【００１０】また、図１から分かるように、実用レベル
の成膜速度(約１０００Å／min)を得るためにはＯ3濃度
が０.２％以上であることが必要となる。
の成膜速度(約１０００Å／min)を得るためにはＯ3濃度
が０.２％以上であることが必要となる。
【００１１】このように、Ｏ3濃度を０.２〜１.５％の
範囲に設定することによって、実用レベルの成膜速度を
確保した上、成膜速度の下地依存性を抑制することがで
きる。したがって、下地材料が単一でない場合であって
も半導体基板上の凹凸を良好に埋め込むことができ、平
坦化を行うことができる。
範囲に設定することによって、実用レベルの成膜速度を
確保した上、成膜速度の下地依存性を抑制することがで
きる。したがって、下地材料が単一でない場合であって
も半導体基板上の凹凸を良好に埋め込むことができ、平
坦化を行うことができる。
【００１２】実際に、半導体基板上の凹凸を次のように
して平坦化する。
して平坦化する。
【００１３】図２(a)に示すように、半導体基板１上
にポリシリコンゲート３とポリシリコン配線またはポリ
サイド配線５による表面段差が形成されているものとす
る。２はゲート絶縁膜、４は層間絶縁膜である。
にポリシリコンゲート３とポリシリコン配線またはポリ
サイド配線５による表面段差が形成されているものとす
る。２はゲート絶縁膜、４は層間絶縁膜である。
【００１４】同図(b)に示すように、ＴＥＯＳ−Ｏ3系
常圧ＣＶＤ法により、Ｏ3濃度を例えば１.０％に設定し
た条件でシリコン酸化膜６を形成する。これにより、表
面モフォロジを悪くすることなく、シリコン酸化膜６の
表面に平坦形状を得ることができる。
常圧ＣＶＤ法により、Ｏ3濃度を例えば１.０％に設定し
た条件でシリコン酸化膜６を形成する。これにより、表
面モフォロジを悪くすることなく、シリコン酸化膜６の
表面に平坦形状を得ることができる。
【００１５】ここで、Ｏ3濃度を１.０％に設定すること
によって、形成されたシリコン酸化膜６は、従来(Ｏ3濃
度５％)に比して水分を多く含む状態となる。この結
果、表１に示すように、膜質がやや悪くなる。すなわ
ち、１％ＨＦ水溶液によるエッチング速度が２９０Å／
min.と従来(２２０Å／min.)に比して大きくなる。ま
た、リーク電流が１×１０-6Ａ／cm2と従来(２×１０-9
Ａ／cm2)に比して３桁程度大きくなる。
によって、形成されたシリコン酸化膜６は、従来(Ｏ3濃
度５％)に比して水分を多く含む状態となる。この結
果、表１に示すように、膜質がやや悪くなる。すなわ
ち、１％ＨＦ水溶液によるエッチング速度が２９０Å／
min.と従来(２２０Å／min.)に比して大きくなる。ま
た、リーク電流が１×１０-6Ａ／cm2と従来(２×１０-9
Ａ／cm2)に比して３桁程度大きくなる。
【００１６】そこで、上記シリコン酸化膜６に対して
温度７５０℃以上の熱処理(ここでは温度８００℃、１
０分間)を行って膜質を改善する。実際に、表１下欄に
示すように、膜質を改善する。この結果、１％ＨＦ水溶
液によるエッチング速度を１２０Å／min.、リーク電流
を２×１０-9Ａ／cm2に改善することができた。
温度７５０℃以上の熱処理(ここでは温度８００℃、１
０分間)を行って膜質を改善する。実際に、表１下欄に
示すように、膜質を改善する。この結果、１％ＨＦ水溶
液によるエッチング速度を１２０Å／min.、リーク電流
を２×１０-9Ａ／cm2に改善することができた。
【００１７】次に、同図(c)に示すように、ドライエ
ッチングにより、上記シリコン酸化膜６を全面エッチバ
ックする。これにより、半導体基板１上の凹凸をシリコ
ン酸化膜６で埋め込むことができ、平坦形状を得ること
ができる。
ッチングにより、上記シリコン酸化膜６を全面エッチバ
ックする。これにより、半導体基板１上の凹凸をシリコ
ン酸化膜６で埋め込むことができ、平坦形状を得ること
ができる。
【００１８】
【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
によりシリコン酸化膜を形成する場合に、Ｏ3濃度を０.
２〜１．５％の範囲に設定しているので、成膜速度の下
地依存性を抑制することができる。したがって、半導体
基板上の凹凸を良好に埋め込むことができ、平坦化を行
うことができる。また、形成したシリコン酸化膜に対し
て温度７５０℃以上の熱処理を加えているので、膜質を
従来条件（Ｏ3濃度５％)のものと同等またはそれ以上に
改善することができる。
導体装置の製造方法は、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法
によりシリコン酸化膜を形成する場合に、Ｏ3濃度を０.
２〜１．５％の範囲に設定しているので、成膜速度の下
地依存性を抑制することができる。したがって、半導体
基板上の凹凸を良好に埋め込むことができ、平坦化を行
うことができる。また、形成したシリコン酸化膜に対し
て温度７５０℃以上の熱処理を加えているので、膜質を
従来条件（Ｏ3濃度５％)のものと同等またはそれ以上に
改善することができる。
【００１９】また、上記シリコン酸化膜を形成した後、
このシリコン酸化膜をエッチバックすることによって、
半導体基板上をさらに平坦化することができる。
このシリコン酸化膜をエッチバックすることによって、
半導体基板上をさらに平坦化することができる。
【表１】
【図１】 ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によりシリコ
ン酸化膜を形成した場合のＯ3濃度と成膜速度との関係
を示す図である。
ン酸化膜を形成した場合のＯ3濃度と成膜速度との関係
を示す図である。
【図２】 この発明を適用して半導体基板上の凹凸を埋
め込んで平坦化する製造方法を説明する図である。
め込んで平坦化する製造方法を説明する図である。
【図３】 ＨＴＯ膜を用いて平坦化を行った例を示す図
である。
である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ポリシリコンゲート ４ 層間絶縁膜 ５ ポリシリコン配線またはポリサイド配線 ６ ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によるシリコン酸化
膜
膜
Claims (2)
- 【請求項１】 ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法により所
定の成膜条件でシリコン酸化膜を形成して、半導体基板
上に生じた凹凸を埋め込むようにした半導体装置の製造
方法において、 上記シリコン酸化膜を、Ｏ3濃度を０.２％乃至１.５％
の範囲に設定して形成し、 続いて、上記シリコン酸化膜に対して温度７５０℃以上
の熱処理を加えることを特徴とする半導体装置の製造方
法。 - 【請求項２】 上記シリコン酸化膜に対して上記熱処理
を加えた後、このシリコン酸化膜をエッチバックするこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259434A JP3004129B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259434A JP3004129B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112192A true JPH06112192A (ja) | 1994-04-22 |
| JP3004129B2 JP3004129B2 (ja) | 2000-01-31 |
Family
ID=17334038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259434A Expired - Lifetime JP3004129B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3004129B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1001409C2 (nl) * | 1995-09-28 | 1997-04-15 | Mosel Vitelic Inc | Werkwijze voor het vormen van isolerende lagen tussen polysiliciumlagen. |
| JPH09129840A (ja) * | 1995-10-18 | 1997-05-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 集積回路装置の形成加工法 |
| EP0843348A3 (en) * | 1996-11-13 | 1998-10-07 | Applied Materials, Inc. | Method and apparatus for processing a semiconductor substrate |
| EP0843347A3 (en) * | 1996-11-13 | 1998-12-16 | Applied Materials, Inc. | Method and apparatus for processing a semiconductor substrate |
| KR100297733B1 (ko) * | 1999-06-24 | 2001-09-22 | 윤종용 | 하부막질 의존성을 제거한 오존-ｔｅｏｓ 산화막 증착방법 및 다중 온도로 증착이 가능한 증착장치 |
| JP2006253401A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び絶縁膜の成膜速度の調整方法 |
-
1992
- 1992-09-29 JP JP4259434A patent/JP3004129B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1001409C2 (nl) * | 1995-09-28 | 1997-04-15 | Mosel Vitelic Inc | Werkwijze voor het vormen van isolerende lagen tussen polysiliciumlagen. |
| JPH09129840A (ja) * | 1995-10-18 | 1997-05-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 集積回路装置の形成加工法 |
| EP0843348A3 (en) * | 1996-11-13 | 1998-10-07 | Applied Materials, Inc. | Method and apparatus for processing a semiconductor substrate |
| EP0843347A3 (en) * | 1996-11-13 | 1998-12-16 | Applied Materials, Inc. | Method and apparatus for processing a semiconductor substrate |
| US6114216A (en) * | 1996-11-13 | 2000-09-05 | Applied Materials, Inc. | Methods for shallow trench isolation |
| KR100550421B1 (ko) * | 1996-11-13 | 2006-04-21 | 어플라이드 머티어리얼스, 인코포레이티드 | 얕은트렌치절연방법및장치 |
| KR100297733B1 (ko) * | 1999-06-24 | 2001-09-22 | 윤종용 | 하부막질 의존성을 제거한 오존-ｔｅｏｓ 산화막 증착방법 및 다중 온도로 증착이 가능한 증착장치 |
| JP2006253401A (ja) * | 2005-03-10 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び絶縁膜の成膜速度の調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3004129B2 (ja) | 2000-01-31 |
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Legal Events
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