JPH06112416A - 集積回路 - Google Patents

集積回路

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JPH06112416A
JPH06112416A JP3306372A JP30637291A JPH06112416A JP H06112416 A JPH06112416 A JP H06112416A JP 3306372 A JP3306372 A JP 3306372A JP 30637291 A JP30637291 A JP 30637291A JP H06112416 A JPH06112416 A JP H06112416A
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region
tank
gate
transistor
channel
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JP3306372A
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Michael C Smayling
シー．スメイリング マイクル
James R Todd
アール．トッド ジェームス
Louis Hutter
ハッター ルイス
Georges Falessi
ファレッシイ ジョージズ
Manuel Torreno
トレノ マヌエル
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6349—Deposition of epitaxial materials

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  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 大電力用の装置と低電力装置とを単一の半導
体基板上に集積した、集積回路を提供する。 【構成】 電界効果トランジスタ（１４７）が第１の伝
導形を有する第２の半導体層の領域（１７１）中に形成
される。ｎおよびｐチャネル低電圧電界効果論理トラン
ジスタ（１３９／１４０）；ｎおよびｐチャネル高電圧
絶縁ゲート電界効果トランジスタ（１４１、１４２）；
トンネリングＥＥＰＲＯＭセル；ｎおよびｐチャネルド
レイン拡張絶縁ゲート電界効果トランジスタ（１４４、
１４５）；縦形および横形環状ＤＭＯＳトランジスタ
（１４６、１４７）；ショットキーダイオード（１４
８）；ＦＡＭＯＳ ＥＰＲＯＭセル（１４９）の１つま
たは複数個を作製するための集積化プロセスが示されて
いる。また、バイポーラトランジスタ（４０８、図５
６）が第１の伝導形の半導体層の表面に形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には集積回路に関
するものであり、更に詳細には縦形および横形の絶縁ゲ
ート電界効果トランジスタ、不揮発性メモリ、そして／
またはバイポーラトランジスタのシステムおよび製造方
法に関するものである。
【０００２】
【従来の技術】本発明の範囲を限定することなく、本発
明の背景について、例えば：通常の拡散ソース／ドレイ
ン金属トランジスタ、大電力用電子部品、電気的に消去
可能で電気的にプログラム可能な読み出し専用メモリセ
ルのような複数個の異なる半導体装置を含む集積回路に
関連して説明する。
【０００３】従来、通常の拡散ソース／ドレイン金属酸
化物半導体（ＤＭＯＳ）トランジスタは拡散で形成した
チャネル領域と拡散で形成したソース／ドレイン領域を
用いて構築されている。半導体基板またはエピタキシャ
ル層の表面上にゲート絶縁体を成長させた後、ドープさ
れた多結晶シリコンゲートを堆積させ、ドープし、パタ
ーン化し、エッチする。ゲートはそのままか、あるいは
側壁酸化物領域を加えたものが、（ｐ）形打込み（そこ
に装置が形成されるべき半導体領域であって、それまで
（ｎ）形であったもの）の自己整合打込みの位置決めの
ために使用される。
【０００４】この時点までに、半導体層の表面には、チ
ャネルストップ打込みおよび任意のしきい値電圧調節打
込みが施されている。この（ｐ）形打込みには、次に１
１００℃で約５００分間のような長時間の拡散サイクル
が施される。この拡散に続いて（ｎ）形ソース／ドレイ
ンの自己整合打込みが行われる。
【０００５】しかし、集積化プロセスにおいて横形およ
び縦形ＤＭＯＳトランジスタを作製するについては、
（ｎ）形ソース／ドレイン領域および既に打込みされて
いる（ｐ）形チャネル領域の不均一な拡散速度のための
問題が伴う。ソース／ドレイン領域よりも顕著にポリゲ
ートの下への拡散を起こすと予想されるチャネル領域
は、しばしば、その結果、それ自身の金属工学的なチャ
ネル長が許容できない程度、あるいは不十分な制御しか
できない程度にまで減少してしまうことが起こる。
【０００６】近年は、集積回路が益々自動車の電気シス
テム等に結びついて流行してくるにつれて、そのよう
な、しばしば制御が不十分であるような電気システムに
使用できる集積回路を構築することが望まれるようにな
ってきた。典型的な自動車電気システムは、例えば、６
０ボルトにも達する過渡的電圧を経験する。
【０００７】他方、半導体寸法の縮小化というこれに対
抗する目的は、自動車用を意図した集積回路が小電圧お
よび電流で動作することを要求する。５ボルトの、ｎチ
ャネル電界効果論理用トランジスタのような装置は、例
えば、自動車の電気的パワーシステムが供給しがちな高
電圧、過渡的状態、および電流密度に曝されれば、破損
してしまうであろう。従って、そのような高電圧過渡現
象に対する付加的な保護対策を講じたトランジスタやそ
の他の半導体部品を設計することが望まれるようになっ
てきている。
【０００８】これまで、大電力用電子部品は、低電力用
の論理用部品のためのＳＣチップとは別の集積回路チッ
プ上に作製される必要があるとされてきた。従来、大電
力用トランジスタは、５ボルトの絶縁ゲート電界効果ト
ランジスタのような低電力用論理装置とは両立し難い、
異なるプロセスを必要としていた。一方で、特定の電圧
調整器や電力用装置では、通常１２ボルトの従来の自動
車電気システムに直接曝されるパワートランジスタは６
０ボルトもの高い過渡的電圧に耐えることができること
を要求している。他方、これらの装置の打込み、分離、
そしてドーピングの特性は、それらを小型で、プロセス
に敏感な装置と一緒に作製することを困難にしている。
しかし、自動車システムのマイクロコントローラをモノ
リシックに、すなわち１つのチップを電圧調整器とその
他の大電力応用のために使用し、別のチップを論理回路
等に使用するというやり方でなく、１つの半導体チップ
の表面に作製することが望ましい。
【０００９】半導体チップ製造において生じてきた別の
問題は、いわゆる "スタック”プロセスを用いて作製さ
れる電気的に消去可能で、電気的にプログラム可能な読
み出し専用メモリ（ＥＥＰＲＯＭ）に関することであ
る。このプロセスに従えば、第１レベルの多結晶シリコ
ン導体が堆積され、ドープされて、ＥＥＰＲＯＭセルの
浮遊ゲートが形成されるが、それは最初のエッチで部分
的にしか定義されない。前記第１レベルのポリの上に絶
縁体が形成された後に、酸化物／窒化物／酸化物のサン
ドイッチ構造のように、第２レベルのポリ層がセル上に
堆積される。この第１および第２レベルのポリ層は単一
の "スタック”によってエッチバックされ、それによっ
てＥＥＰＲＯＭセルの浮遊ゲートと制御ゲートの横方向
マージンが一致させられる。
【００１０】この型のセルでは、ポリ２層が行選択ゲー
ト入力トランジスタの制御ゲートを形成するためにも使
用される場合に問題が生ずる。この場合、セルはポリの
オーバエッチを生じ易く、行選択トランジスタゲートの
いずれかの側にトレンチを生じ、それがそのセルをだめ
にする。更に、いわゆる "スタック”二重レベルポリの
ＥＥＰＲＯＭセルは、高電界のためにそれらのより露出
の大きい浮遊ゲート横方向マージンで、より破壊を起こ
し易い。これら "スタック”セルの比較的低い信頼性の
ために、例えば、非常に雑音の多い環境、例えば、自動
車システム中に置かれたメモリは、単一ビットメモリよ
りも、三重あるいは多重ビットの多数決メモリの形に構
成される。
【００１１】Ｋ．Ｙ．チャン（Ｃｈａｎｇ）等はＩＥＥ
Ｅの１９８８年カスタムＩＣコンファレンスに発表した
２５．５．１の論文 "埋め込みＥＥＰＲＯＭを備えたカ
スタム論理回路のための進歩した高電圧ＣＭＯＳプロセ
ス（Ａｄｖａｎｃｅｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｃ
ＭＯＳ Ｐｒｏｃｅｓｓ ｆｏｒ Ｃｕｓｔｏｍ Ｌｏ
ｇｉｃ Ｃｉｒｃｕｉｔｓ ｗｉｔｈ Ｅｍｂｅｄｄｅ
ｄ ＥＥＰＲＯＭ）”に述べられたような、非スタック
セルを構築した。しかしこのセルはビットアクセスが可
能ではなく、ソース／ドレイン打込みの後に堆積される
第２レベルポリを有している。そのようなセルは、他の
装置を有する集積回路チップ上に使用された場合、第１
レベルポリが行トランジスタのために必要とされるの
で、製造者に対し至るところに高電圧トランジスタを使
用することを強要するであろう。典型的な "スタック”
セルプロセスはＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓの１９８７年、第２２巻、第
５号の頁６８４に発表された、シオアカ（Ｄｕｍｉｔｒ
ｕ Ｃｉｏａｃａ）等による論文 "百万サイクルＣＭＯ
Ｓ２５６ｋＥＥＰＲＯＭ（Ａ Ｍｉｌｌｉｏｎ−Ｃｙｃ
ｌｅ ＣＭＯＳ ２５６ｋ ＥＥＰＲＯＭ）”に示され
ている。このセルは冗長性（Ｑセルはセル当たり２ビッ
トを使用している）の採用と、トンネルダイオードのた
めに酸化窒化物（オキシナイトライド）を採用したこと
で、高い信頼性を達成している。このセルは高密度のた
めにスタックパターンを用いているが、ビットアクセス
可能ではない。
【００１２】従って、高信頼性で、ビットアクセス可能
なセルを、単一ビットメモリを許容する非スタックプロ
セスによって構築することが望ましく、また低電圧およ
び高電圧半導体装置を単一のチップ上に作製する集積化
プロセスを設計することが望ましい。
【００１３】最も広く使用されている電気的に消去可能
で、電気的にプログラム可能な読み出し専用セルの１つ
は、チャネルとゲートとの間に取り付けられた付加的な
浮遊ゲート構造を備えたｎチャネル電界効果トランジス
タであって、例えば、浮遊ゲートを電子で充電すること
によってセル中へ論理 "０”をプログラムし、また浮遊
ゲートを未充電のままにすることで論理 "１”をプログ
ラムできるようになっている。これは、チャネル中へ電
流を誘起し、それによってソースとドレインの間に読み
出し電圧が供給された時にそれらの間に電流が検出され
るかどうかを決定するために制御ゲートが持ち上げられ
なければならないレベル以上に、浮遊ゲート上の電荷が
しきい値電圧を持ち上げるという事実による。
【００１４】これまで、ＥＥＰＲＯＭは、ソースおよび
ドレイン領域を基板の表面に形成され、浮遊ゲートが、
間に入るチャネルから縦方向で酸化物層によって隔てら
れ、制御ゲートが別の酸化物層によって浮遊ゲートから
縦方向で隔てられて、作製されるのが一般的である。配
列の構成において、ソースおよびドレインは複数個の列
を定義するように細長く作られ、また制御ゲートは複数
個の行およびセルを定義するように細長く作られてい
る。従来のＥＥＰＲＯＭセルの基本構造は、本質的に５
レベルのスタックを含んでいる。
【００１５】従来のＥＥＰＲＯＭセルのスタック構成
は、セルが配列の一部として作られる通常の状況で作ら
れる場合、特に重大な欠点を持っている。高いセル密度
を保ちながら、最適の動作効率を達成するために、浮遊
ゲートの端とそれを覆う制御ゲートの端とは正確に揃っ
ていなければならない。正確な位置合わせを得るため
に、試料の表面は正確にマスクされ、浮遊ゲート、制御
ゲート、そして酸化物層を定義するためのスタックエッ
チが施されなければならない。マスク／スタックエッチ
プロセスに要求される正確さは、ＥＥＰＲＯＭセルの配
列の製造プロセス全体に複雑さを更に加えることにな
る。
【００１６】こうして、従来のスタックＥＥＰＲＯＭ構
造を採用しない、またそのようなセルの製造に固有な欠
点を被らないＥＥＰＲＯＭセルに対する需要が生まれて
きた。
【００１７】これまで、大電力用バイポーラトランジス
タは、例えば低電力用ＣＭＯＳ論理トランジスタ等を含
む集積回路チップとは別の集積回路チップ上に作製され
るのが一般的であった。かなり多数の半導体プロセスが
異なっていることのために、従来、それらのトランジス
タを、単一の半導体基板上に、任意に信頼性を持たせて
作製することは容易でなかった。それらの装置を同じ集
積回路チップ内に作製しよう試みられた場合は、プロセ
ス工程の統一の試みが不十分で、各々に対するプロセス
工程を互いに単にパッチを当てて融通するといったこと
がしばしば行われてきた。従って、バイポーラおよびそ
の他の低電力用装置の両方を同じ集積回路チップ中へ作
製するにつれて、工程数やマスク数が非常に多いことの
ために生ずる問題点の任意のもの、あるいはすべてを克
服する改善がなされることが望まれる。
【００１８】従って、上に述べた問題点のすべて、また
は任意のものを克服する改善がここで望まれている。
【００１９】
【発明の概要】本発明の１つの面に従えば、電界効果ト
ランジスタが、第１の伝導形を有する半導体層の領域中
に形成される。このトランジスタは前記第１の伝導形と
は逆の第２の伝導形のタンク領域を含んでいる。このタ
ンク領域は前記半導体層の表面上にタンクエリアを形成
する。前記タンク領域から隔てられて、前記半導体層中
に前記第１の伝導形の第１の高濃度にドープされた領域
が形成される。前記表面の少なくとも選ばれた部分上に
前記タンクエリアの一部を含むようにゲート絶縁体層が
形成される。次に、前記ゲート酸化物の上に導電性ゲー
トが形成される。次に、前記タンクエリア中に、前記第
１の伝導形に第２の高濃度にドープされた領域が形成さ
れる。第２の高濃度にドープされた領域の少なくとも１
つの横方向端は、導電性ゲートの対応する端へ自己整合
されている。タンクエリアは前記第１の高濃度にドープ
された領域と前記第２の高濃度にドープされた領域との
間にチャネルを形成する。
【００２０】本発明の別の１つの面に従えば、第１の伝
導形を有する半導体層中に絶縁ゲート電界効果トランジ
スタが形成される。このトランジスタは、前記半導体層
中に、前記第１の伝導形とは逆の第２の伝導形に形成さ
れた分離タンク領域を含む。前記第１の伝導形の１つの
チャネルタンク領域が前記分離タンク領域内の前記表面
に形成される。前記チャネルタンク領域中に、前記第２
の伝導形に、前記チャネルタンク領域のチャネルエリア
によって互いに隔てられた第１と第２の高濃度にドープ
された領域が形成される。前記チャネルエリアの上に絶
縁されて導電性ゲートが取り付けられ、チャネルのコン
ダクタンスを制御できるように形成される。
【００２１】本発明の別の１つの面に従えば、第１の伝
導形の半導体層の表面に絶縁ゲート電界効果トランジス
タが形成される。前記半導体層中に、前記第１の伝導形
とは逆の第２の伝導形に第１のタンク領域が形成され
る。表面の前記第１のタンク領域内に第１の伝導形の第
２のタンク領域が形成される。前記第２のタンク領域内
に第２の伝導形の第１の環状導電性タンク領域が形成さ
れ、それは内部および外部の横方向端を有している。前
記第１の高濃度にドープされた領域の外部横方向端上
に、環状導電性ゲートが絶縁されて取り付けられる。表
面に、横方向で前記導電性ゲートの内側に、そして表面
から前記第２のタンク領域中へ延びるように第１の伝導
形のバックゲート領域が形成される。前記第１のタンク
領域の中の表面に、前記第２のタンク領域から隔てられ
て第２の高濃度にドープされた領域が形成される。
【００２２】本発明に従って形成された環状のバックゲ
ート電界効果トランジスタは、従来技術に従って作製さ
れたものに比べて、トランジスタのチャネル長がより制
御しやすいこと、プロセスが複数の他の半導体装置を作
製するプロセスへより集積化しやすいことの点で優れて
いる。本発明に従って形成された分離タンクトランジス
タは、それらが自動車応用やその他の雑音の多い、また
は電気的なストレスに満ちた環境に使用するのに特に適
しているという特徴を有する。
【００２３】本発明の別の１つの面に従えば、第１の伝
導形を有する半導体層中に第１の電界効果トランジスタ
とドレイン拡張電界効果トランジスタを同時に作製する
ためのプロセスが述べられている。第１のトランジスタ
は、前記第１の伝導形とは逆の第２の伝導形のソースと
ドレイン、第１の伝導形のチャネル、チャネルを覆って
絶縁されて取り付けられた導電性ゲートを有する。拡張
ドレイントランジスタは、第２の伝導形の拡張されたド
レイン、第２の伝導形のソース、そして拡張トランジス
タのソースをその拡張ドレインから隔てているチャネル
を有する。この拡張ドレイントランジスタのチャネルの
上にゲートが絶縁状態に設けられている。このプロセス
は、第１の電界効果トランジスタのための、第１の伝導
形とは逆の第２の伝導形のタンク、半導体層の第１の能
動装置エリア、および半導体層の第２の能動装置エリア
中の拡張ドレイン、のための打込みマスクを定義するた
めの工程を含んでいる。タンクの寸法は第１の電界効果
トランジスタのソースとドレインを取り囲むようなもの
である。次に、タンクと拡張ドレインを同時に打込みす
るためにドーパントが用いられる。
【００２４】ここに述べられる本発明の他の面には、
（ａ）低電圧ＣＭＯＳ論理トランジスタ、（ｂ）ＥＥＰ
ＲＯＭ配列等へのゲート入力のための高電圧ＣＭＯＳ電
界効果トランジスタ、（ｃ）（ｎ）および（ｐ）チャネ
ルドレイン拡張パワートランジスタ、（ｄ）ＥＥＰＲＯ
Ｍセル、（ｅ）ＶＤＭＯＳおよびＬＤＭＯＳバックゲー
ト環状電界効果トランジスタ、（ｆ）ショットキーダイ
オード、そして（ｇ）浮遊ゲートアバランシェ注入の電
気的にプログラム可能な読み出し専用メモリ（ＦＡＭＯ
Ｓ ＥＰＲＯＭ）セル、を同時にすべて単一の集積回路
チップ中へ、集積化されたプロセスにおいて作製するこ
とが含まれている。
【００２５】本発明の別の面には、第１の伝導形の半導
体層の表面に形成された電気的に消去可能で、電気的に
プログラム可能な読み出し専用メモリセルが含まれてい
る。このセルは、前記第１の伝導形とは逆の第２の伝導
形で、前記半導体層の表面に形成されたトンネルダイオ
ードドープ領域を含んでいる。この表面に第２の伝導形
の高濃度にドープされた領域が形成される。この表面に
は、第２の伝導形の第２の高濃度にドープされた領域
が、前記第１の高濃度にドープされた領域を前記第２の
高濃度にドープされた領域から隔てる第１の伝導形のセ
ンストランジスタチャネル領域と共に形成される。前記
第１若しくは第２の高濃度にドープされた領域の少なく
とも一方はトンネルダイオード領域から隔てられてい
る。
【００２６】この表面のトンネルダイオードドープ領域
を覆って薄いトンネル絶縁体が形成され、またこの表面
のセンストランジスタチャネル領域を覆ってゲート絶縁
体が形成される。このトンネル絶縁体層とゲート絶縁体
層の上に形成される部分を有し、横方向マージンを有す
る導電性浮遊ゲートが設けられる。この浮遊ゲートを覆
って、それとの間に容量性結合を形成するように絶縁さ
れて、導電性制御ゲートが取り付けられる。制御ゲート
の横方向マージンはすべての点で、浮遊ゲートの対応す
る横方向マージンと重なる。
【００２７】本発明はいくつかの面において、それぞれ
に部品としても、製造工程に関しても別々の要求項目を
持つ装置が、単一の半導体チップ中に形成されるように
取り付けられるという明瞭な特長を有している。更に、
" 非スタック”セルが開示されており、それは "スタッ
ク”セルＥＥＰＲＯＭと比べて非常に優れた信頼性を持
っている。非スタックセルの耐久性は三重ビット（多数
決）スタックセルに関して優れているので、非スタック
セルは自動車マイクロコントローラ集積回路チップ等の
単一ビットメモリモジュールに使用して、ダイコストを
１５ないし２５％節約できる。更に、ＦＡＭＯＳ二重レ
ベルポリのＥＰＲＯＭセルを有しない、３つのプラズマ
エッチが付随するこの集積回路に関するスタックパター
ン加工工程をなくすことによって、節約された処理が実
現できる。トンネルオキサイドの端にある弱点を無くす
ことによって、書込み／消去についての耐久性が向上す
る。
【００２８】本発明の別の１つの面に従えば、第１の伝
導形の半導体層の表面に電気的に消去可能で、電気的に
プログラム可能な読み出し専用メモリセルが形成され
る。前記半導体層の表面に、前記第１の伝導形とは逆の
第２の伝導形に、第１および第２の高濃度にドープされ
た領域が形成される。これらの第１と第２の高濃度にド
ープされた領域は第１のチャネルによって隔てられて、
選択トランジスタを構成している。前記第１のチャネル
のコンダクタンスを選択的に制御するために、このチャ
ネルを絶縁されて覆うゲート導体が形成される。前記半
導体層中に第２の伝導形に、前記第２の高濃度にドープ
された領域から第２のチャネルによって隔てられた第３
の高濃度にドープされた領域が形成されて、プログラム
トランジスタを構成する。前記第２の高濃度にドープさ
れた領域の一部を覆って薄い酸化物トンネリングウイン
ドウが取り付けられる。この表面に第２の伝導形に、前
記第３の高濃度にドープされた領域から隔てられて、第
４の高濃度にドープされた領域が形成されて、センスト
ランジスタを構成する。この表面に、前記プログラムト
ランジスタおよびセンストランジスタから隔てられて、
第２の伝導形に、制御コンデンサ拡散チャネルが形成さ
れる。前記薄い酸化物トンネリングウインドウに隣接し
て、また前記第３のチャネルに隣接し、制御コンデンサ
拡散チャネルに絶縁されて隣接して浮遊ゲート導体が形
成される。
【００２９】本発明のその他の面に従えば、電気的に消
去可能で、電気的にプログラム可能な読み出し専用メモ
リセルが、本発明に従って制御コンデンサ拡散チャネル
へ正の電圧を供給することによってプログラムされる。
制御コンデンサ拡散チャネルへ供給される電圧の一部
は、同時に浮遊ゲートへ容量的に結合されて、約０ボル
トの電圧が第２の高濃度にドープされた領域へ供給され
る。浮遊ゲート２０と第２の高濃度にドープされた領域
との間に十分な電位差が生ずると、電子がファウラー・
ノルトハイムトンネリングによって浮遊ゲート２０を充
電し、これによって論理 "０”をプログラムする。
【００３０】メモリセルを読み出すためには、第１の高
濃度にドープされた領域と第４の高濃度にドープされた
領域との間に電位差を供給する。もし浮遊ゲートが電子
を充電されていれば、制御コンデンサ拡散チャネルへ与
えられた基準電圧は浮遊ゲートの電位をセンストランジ
スタのしきい値よりも高く持ち上げないので、第４の高
濃度にドープされた領域から第１の高濃度にドープされ
た領域への電流が阻止される。第１の高濃度にドープさ
れた領域へつながるセンス増幅器に電流が流れていない
ことが検出されると、論理 "０”が読み出されることに
なる。
【００３１】本発明に従って、メモリセルを消去するた
めには、零ボルトの電圧が制御タンクへ供給され、正の
電圧が第２の高濃度にドープされた領域へ供給される。
もし第２の高濃度にドープされた領域と浮遊ゲートとの
間の電位差が十分であれば、ファウラー・ノルトハイム
トンネリングによって電子が浮遊ゲートから充電され、
消去が行われる。
【００３２】本発明はいくつかの面において、１つの酸
化物層と各チャネルエリアを覆う１つのゲートとを有す
るという明瞭な特長を有する。本発明には制御ゲート／
浮遊ゲートのスタックが用いられないので、セル製造に
おける制御ゲート／浮遊ゲートスタックの正確な位置合
わせが不要である。こうして、本発明のメモリセルは製
造が非常に容易であって、制御ゲートと浮遊ゲートの正
確な位置合わせが必要な場合に出合う問題点が回避され
る。
【００３３】本発明の１つの面に従えば、第１の伝導形
の半導体層の表面にバイポーラトランジスタが形成され
る。前記半導体層中に前記第１の伝導形とは逆の第２の
伝導形に、第１のタンク領域が形成される。前記第１の
タンク領域中に第１の伝導形に、第２のタンク領域が形
成される。この表面に少なくとも１つのモート絶縁体領
域の成長が行われ、モート絶縁体領域の第１と第２の部
分が隔てられて配置され、その表面のコレクタコンタク
トエリアを定義する。モート絶縁体領域の前記第１と第
２の部分は、その面のエミッタエリアを定義し、それに
よって隔てられる。モート絶縁体領域の第３と第４の部
分間隔を置いて配置され、その面のベースコンタクトエ
リアを定義する。この面のコレクタコンタクトエリアは
前記第２のタンク領域から横方向に間隔を置いて配置さ
れ、またエミッタエリアとベースコクタクトエリアは前
記第２のタンク領域に含まれている。
【００３４】コレクタコンタクトエリアへ、モート絶縁
体領域の前記第１と第２の部分の横方向マージンへ自己
整合されて第２の伝導形のコレクタコンタクト領域が打
込みされる。エミッタエリアへ、モート絶縁体領域の前
記第２と第３の部分の横方向マージンへ自己整合されて
第２の伝導形のエミッタが打込みされる。ベースコンタ
クトエリアへ、モート絶縁体領域の前記第３と第４の部
分の横方向マージンへ自己整合されて第１の伝導形のベ
ースコンタクト領域が打込みされて、前記第１のタンク
領域がトランジスタのコレクタを構成し、前記第２のタ
ンク領域がトランジスタのベース領域を構成するように
作製される。
【００３５】本発明に従うバイポーラトランジスタは、
それが集積半導体プロセス中に容易に採用できるという
明瞭な特長を有している。バイポーラトランジスタの前
記第１と第２のタンク領域が打込みされる時に、その半
導体チップ上の別の場所で、他の装置のために同様な第
１と第２のタンク領域が作製される。同様に、モート絶
縁体領域も別の場所で、ソース／ドレイン打込み領域の
自己整合や、その他の機能のために使用される。
【００３６】本発明とその特長についてのより完全な理
解のために、以下に図面を参照した説明を行う。
【００３７】
【実施例】ここに述べられるプロセス、装置、およびシ
ステムの好適実施例とそれらの特長については、図面の
図１から図９９を参照することによって最も良く理解で
きる。これらの図面では、同様な部品および対応する部
品には同じ符号を付してある。
【００３８】まず、図１を参照すると、自動車１０の斜
視図が示され、そこにはここに述べられる集積化プロセ
スに従って作製される１個または複数個のマイクロコン
トローラが採用されている。マイクロコントローラは、
例えば、相対的な空気流量の制御や空気調和システムを
使用すべきか否かを制御するように、加熱、換気、およ
び空調（ＨＶＡＣ）システムに使用することができる。
マイクロコントローラはまた、アナログ計器（ｇａｕｇ
ｅ）、ＶＦ表示装置、液晶表示装置やヘッドアップ表示
装置を駆動するように機能する自動車の装置１４に採用
される。マイクロコントローラは、例えば、アンチロッ
クブレーキシステム、リミテドスリップディファレンシ
ャルトラクション、ディファレンシャルパワーステアリ
ング、および燃料ポンプを制御するために、シャーシ１
６中に採用することができる。駆動トレーン１８におい
ては、マイクロコントローラはクルーズコンピュータと
共に、点火、燃料噴射、トランスミッションのギヤおよ
びシフトパターンを制御するために使用することができ
る。マイクロコントローラはまた、パワーシート、ウィ
ンドウおよびロック、エアバックおよびシートベルトセ
ンサを含む安全対策、そしてこれらのすべてまたは任意
のものを供給するための多重化された配線を含む、いく
つかの一般的な自動車オプション２０の任意のものに利
用することができる。
【００３９】次に図２を参照すると、１組のアナログ計
器２４および液晶走行距離表示装置２６を駆動するため
の装置駆動器として採用されたマイクロコントローラチ
ップ２２が模式的に示されている。
【００４０】１２ボルトの自動車バッテリ２８がチップ
２２上に位置する電圧調整器２９へつながれている。調
整器２９が同一チップ上にあるということは、自動車の
電気システム中の６０ボルトもの高い過渡的電圧に耐え
ることのできる何らかの高電圧パワートランジスタがそ
のチップ上に配置されることを必要とする。これらのパ
ワートランジスタは、従って、低電力用の論理トランジ
スタとは異なる処理的要求を持つ。従来は、これらのパ
ワートランジスタの異なる処理要求というものは、別の
集積回路中への配置を必要とするものであった。しか
し、ここに述べられる集積化プロセスは、例えば、チッ
プ２２上の電圧調整器２９やその他の高電圧あるいは大
電力用部品に含まれるパワートランジスタを、チップ２
２上の残りの装置と一緒に単一のプロセスで作製するこ
とを許容する。調整器２９は、１８ボルト、５ボルト、
０ボルトを含む各種の電圧をチップ２２の残りの部分へ
供給する。
【００４１】各種のセンサ３０、３２、３４、３６が各
種の表示装置を更新するためのデータを供給する。セン
サ３０ないし３４はアナログ／デジタル変換器ブロック
３８へつながれている。例えば、センサ３０ないし３４
は、油圧、燃料レベル、エンジン温度、そして交流発電
機電圧に関するアナログ信号を送り出すことができる。
そのようなセンサの３個だけを示したが、エンジン速度
等といったエンジンの各種の機能を検知するための各種
のその他のセンサをチップ２２へつなぐこともできる。
【００４２】センサ３６は車輪の回転を数えて、チップ
２２上に位置するパルス受信器４０へこれらの回転数を
パルスで送信する。チップ２２はまた、走行距離計およ
びトリップメータ液晶表示装置２６を駆動するためのＬ
ＣＤ駆動回路４２を含んでいる。内部的にまたは外部的
に発生したソフトエラーのいずれかに対応して現在走っ
ているプログラムを最初の状態へ自動的にリセットする
ための" ウォッチドッグ（ｗａｔｃｈ ｄｏｇ）”タイ
マを含む各種のタイマ４４がチップ２２上に含まれてい
る。タイマブロック４４はまた、チップ２２の残りの部
分へ同期信号を供給するためのクロック発生器（図３お
よび図４を参照）を含んでいる。
【００４３】マイクロコントローラチップ２２はまた、
プログラム命令を実行するための望ましくは１６ビット
のＣＰＵ４６、そのような命令を記憶するためのプログ
ラムメモリ４８、ランダムアクセスメモリ５０、そして
電気的に消去可能でプログラム可能な読み出し専用メモ
リ５２を含んでいる。このＣＰＵ４６はコントローラを
含んでいる。ＣＰＵ４６によって実行された命令の結果
はＲＡＭ５０中に記憶される。例えば、ＥＥＰＲＯＭブ
ロック５２が、ＣＰＵ４６によって実行されるプログラ
ムのためのプログラムメモリ、データ記憶、または使用
者によって与えられる自動車１０またはチップ２２の動
作に関する定数のために使用できる。
【００４４】マイクロコントローラチップ２２の別の主
要なブロックは計器駆動ブロック５４であって、それは
アナログ装置ブロック２４を駆動するために使用され
る。計器駆動ブロック５４は出力パワートランジスタを
必要とする複数個のアナログ線形パワーモジュールを含
む。計器駆動ブロック５４はまた、ＨＳＤ、ＬＳＤ、お
よびＨブリッジ回路を含む。
【００４５】図２はマイクロコントローラチップ２２の
高レベル機能ブロック図である。マイクロコントローラ
チップ２２の実際の物理的なレイアウトは図３に示され
ている。図３はレイアウトの一例である。マイクロコン
トローラ２２は外部接続のための６０本のピン５６を有
している。このチップ２２は所定の２本のピンから標準
的な自動車の１２ボルト電源を受け取るようになってい
る。１２ボルトの電源は一次の電圧調整器５８と二次の
電圧調整器６０へつながれている。これら一次と二次の
電圧調整器５８と６０は図２に規則的なブロック２９で
示されている。電圧調整器５８と６０は、Ｖpp、Ｖdd、
Ｖssのようなチップ２２上に必要とされるすべての電圧
を発生する。図３に示されたＣＰＵ４６はまた、図２に
示されたようなプログラムメモリ４８を含んでいる。Ｃ
ＰＵ４６は適当なバスおよび通信ライン（図４参照）に
よって、マイクロコントローラチップ２２の残りの部分
へつながれている。チップの下側の部分は、ランダムア
クセスメモリ（ＲＡＭ）配列５０と電気的に消去可能で
プログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）
配列５２が占有している。外部装置へのシリアル通信イ
ンタフェース６２、アナログ／デジタル変換器３８、そ
してパルス受信器４０のためにも空間が提供される。
【００４６】チップ２２の上部右側は、図２にブロック
５４で示されたいくつかの計器駆動回路によって占有さ
れている。これらは１個の１３５°アナログ計器駆動器
６４と２個の３６０°駆動器回路６６および６８を含ん
でいる。計器駆動器回路６４ないし６８はアナログ線形
パワーモジュールであって、アナログ／デジタルインタ
フェース回路３８とパルス受信器４０（図２参照）から
のセンサ信号を受信することに応答してＣＰＵ４６によ
って制御される。図２のタイマブロック４４は、図３で
は更に分割されてクロック発生回路７０、ＰＬＬ発振回
路７２、それとＣＰＵ４６り上に位置するモジュラータ
イマ回路７４として示されている。モジュラータイマ７
４は２つのタイマのための部品を含んでいる。
【００４７】チップ２２はまた、デジタル出力回路ブロ
ック７６を含んでいる。デジタル出力回路ブロック７６
は、別のマイクロコントローラチップ２２や（バス拡張
装置のように）オフボードのメモリチップやその他の外
部装置等の他の装置へのデジタル信号の並列出力を許容
する。図示された実施例は１つのデジタル出力ポートし
か有していないが、他の同様なデジタルポートを含める
ことは容易である。最後に、チップ２２は顧客がいくつ
かの動作モードを選択することを許容するための４個の
スイッチインタフェース回路７８を含んでいる。
【００４８】各種の低電圧トランジスタ、コンデンサ、
その他の論理装置に加えて、チップ２２は大電力用トラ
ンジスタを必要とするいくつかの回路ブロックを含んで
いる。それらには、アナログ／デジタル変換器３８、パ
ルス受信器４０、一次および二次の電圧調整器５８およ
び６０、そして計器駆動器６４、６６、６８が含まれ
る。ここに述べられる集積化製造プロセスは、これらの
電力用回路を、チップ２２上に存在する論理装置の残り
のものと一緒のチップ上に含めることを許容する。
【００４９】次に図４を参照すると、チップ２２の模式
的なアーキテクチャブロック図が示されている。内部バ
ス８９４がＣＰＵ４６、ＥＥＰＲＯＭメモリ５２とＲＡ
Ｍ５０の間のデータおよびアドレスラインを提供する。
周辺バス８９６はコントローラを含むＣＰＵ４６を、第
１および第２のタイマ７４、アナログ／デジタル変換器
３８、シリアル通信インタフェース６２、計器駆動器６
４、６６、６８、デジタル出力インタフェース７６、そ
してスイッチインタフェース７８へつないでいる。一次
および二次の電圧調整器５８および６０はチップの他の
部品に対して、それらのブロックの出力矢印で示された
ように、各種の予め定められた電圧の電源を別々のライ
ンを通して供給する。同様に、クロック発生器７０とＰ
ＬＬ発振器７２は、図示されたようにそれら自身の独立
なラインを通して、チップ２２の残りへ信号を供給す
る。
【００５０】図５はチップ２２上に作られるＥＥＰＲＯ
Ｍメモリ５２のアーキテクチャの模式的ブロック図であ
る。ＥＥＰＲＯＭ配列は、集積回路マイクロコントロー
ラチップ２２上のモジュールであると共に、ここに述べ
られる新規なセルを採用した、独立した集積回路として
存在することもできることを理解されたい。
【００５１】本来の配列５００はｎ×ｍビットの配列と
して、ｎ行およびｍ列を有する。ここに述べられるマイ
クロコントローラ２２に適した配列は、ワード当たり８
ビットで２５６ワードを有し、合計で２０４８ビットを
含む。これらは、例えば、６４行３２列、または３２行
６４列の配列の形に構成される。
【００５２】ここに述べられる単一レベルポリのＥＥＰ
ＲＯＭセルを使用するために、配列５００は各セルに対
して、センスライン、行ライン、列ライン、そして仮想
アースラインの４本のラインを供給する必要がある。行
デコーダおよびレベルシフタ５０２が、センス０、行
０、センス１、行１、等々、センスｎと行ｎまでのよう
に、行ラインと対になった複数本のセンスラインを供給
する。列デコーダ、レベルシフタおよびセンス増幅器区
分５０４が列０、列１、列２、列３．．．列ｍの複数本
の列ラインを供給する。列ラインの各対はそれらの間に
仮想アース（ＶＧ）を共有している。
【００５３】ブロック５０６は、ＥＥＰＲＯＭ配列５０
０へのアクセスのタイミングを制御するための回路と、
配列５００およびブロック５０２、５０４への適切な電
圧の制御信号を供給するためのチャージポンプ（ｃｈａ
ｒｇｅ ｐｕｍｐ）とを含んでいる。制御およびチャー
ジポンプのブロック５０６は入力／出力インタフェース
ブロック５０８へつながれており、それはチップの残り
の部分との間の、あるいは、もしＥＥＰＲＯＭメモリ５
２が他の機能と一緒に集積されていなければ、他のチッ
プとの間のインタフェースを提供する。入力／出力イン
タフェースチップ５０８はアドレスバス５１０を通し
て、行デコーダ５０２と列デコーダ５０４へつながれて
いる。データバス５１２は入力／出力インタフェース５
０８を列デコーダブロック５０４とつないでいる。デー
タが配列５００との間で読み書きされるのはこの経路を
通してである。
【００５４】集積化プロセス チップ２２は新規な集積化プロセスに従って作製され
る。このプロセスでは、最小数のプロセス工程と最小数
のマスクが用いられて、電力用装置と非電力用装置の両
方が同じチップ上に作製される。このプロセスフロー
は、完成した装置の各々に対して加えられる熱サイクル
の量が最小となるように組み立てられている。すなわ
ち、高温プロセス工程をできる限りプロセスの最初へ回
すことによって、後に形成されるその他の装置構造へ損
傷が加えられないようにする。
【００５５】図６はマイクロコントローラチップ２２を
作製するのに使用されるプロセス製造工程の全体像を与
えるプロセスフローチャートである。図６に示されたフ
ローチャートに関するプロセスの広範で高レベルな説明
の後に、以下で図７ないし図１３に関して、より詳細な
プロセスの手順を説明する。
【００５６】このプロセスは（ｐ）形のシリコン基板と
エピタキシャル層中へ装置を作製することで説明される
が、本プロセスは（ｎ）形の半導体材料やその他の半導
体材料へも適用できる。最初の主要なプロセス工程１０
０はｐ形シリコン層中へ（ｎ＋）埋め込み層を選択的に
形成することである。この（ｎ＋）埋め込み層は２つの
（ｐ−）エピタキシャル層の間に位置しており、その下
側のエピタキシャル層は（ｐ＋）基板の上に広がってい
る。（ｎ＋）埋め込み層は、例えば、電圧調整器５８、
６０、パルス受信器／駆動器４０、アナログ／デジタル
変換器ブロック３８、そして計器駆動器ブロック６４、
６６、６８（図３を参照）に使用される縦形、二重拡散
" 金属”酸化物半導体（ＶＤＭＯＳ）ｎチャネルパワー
トランジスタのために必要とされる。埋め込み（ｎ＋）
層はまた、後に述べるように、縦形ｎｐｎバイポーラト
ランジスタのためのコレクタとしても使用される。横方
向に分離された（ｎ＋）埋め込み層は各ＶＤＭＯＳトラ
ンジスタに対して生成されるか、または、もしいくつか
のそのようなトランジスタが並列に接続されることにな
っていれば、それらいくつかのトランジスタに対して１
つのそのような層が使用される。
【００５７】（ｎ＋）埋め込み層形成の後に、工程１０
２によって高電圧のパワートランジスタのための（ｎ
−）トランジスタタンクが作製される。それらのタンク
は広い拡散領域であって、そこへパワートランジスタそ
のものが作り込まれる。本発明の技術的な特長の１つ
は、パワートランジスタのための高電圧タンクを形成す
るために使用される同じ打込みが、ｎチャネル１８ボル
トＥＥＰＲＯＭゲート入力用トランジスタのような、他
の装置のためのタンクを形成するためにも使用できるこ
とである。
【００５８】工程１０４においては、各（ｎ＋）埋め込
み層を縦形トランジスタの表面コンタクトへつなぐため
に、少なくとも１つの対応する深い（ｎ＋）打込みが行
なわれ、工程１０６においては、低電圧装置の（ｎ−）
タンクが、従来の低電圧（Ｖ dd≦５ボルト）の論理電界
効果トランジスタを取り囲み、更に、例えば、縦形およ
び横形ＤＭＯＳｎチャネルパワートランジスタ、ドレイ
ン拡張ｎチャネルパワートランジスタ、さらにドレイン
拡張ｐチャネルパワートランジスタの部品を取り囲むよ
うに形成される。低電圧ｎタンクはまた、ショットキー
ダイオードを取り囲むためにも使用される。ここに述べ
られる低電圧タンクは、それらを生成するために用いら
れたドーパントの濃度の点で互いに異なっており、従っ
て異なる時点でチップ中へ打込みされる。高電圧タンク
はその中に、より少ないドーパント濃度を有し、高いｐ
ｎ接合ダイオード破壊電圧を保ち、またより深いドーパ
ント分布を有している。低電圧タンクは、より浅いが、
しかしより高いドーパント濃度を有している。
【００５９】工程１０７においては、エピタキシャル層
中に複数個の高電圧ｐタンクが形成される。高電圧ｐタ
ンクは、１８ボルトのＥＥＰＲＯＭゲート入力用トラン
ジスタ、ＥＥＰＲＯＭ配列それ自身の中のファウラー・
ノルトハイムトンネルイングＥＥＰＲＯＭセルのための
タンクとして、ドレイン拡張ｐチャネルトランジスタの
ためのチャネルとして、また浮遊ゲートアバランシェ注
入の電気的にプログラム可能な読み出し専用メモリ（Ｆ
ＡＭＯＳ ＥＰＲＯＭ）セルのためのタンクとして使用
される。工程１０８は、例えば、低電圧ｎチャネル電界
効果論理トランジスタの囲いとして、拡張ドレインｐチ
ャネル電界効果トランジスタのための拡張ドレインとし
て、またｎチャネルＬＤＭＯＳおよびＶＤＭＯＭトラン
ジスタのためのチャネル領域としての低電圧ｐタンクの
形成を含んでいる。
【００６０】工程１０９において、例えば、横形および
縦形ＤＭＯＳｎチャネルパワートランジスタのためのバ
ックゲートを形成するための深い（ｐ）打込みが行われ
る。
【００６１】工程１１０において、能動装置エリアを取
り囲むモート（ｍｏａｔ）または分離酸化物領域がマス
クによって定義される。その装置を更に互いから分離す
るためのチャネルストップ打込みが工程１１２において
行われる。同じ工程１１２において、既に前に定義され
ている分離酸化物領域の局部的成長が半導体エピタキシ
ャル層表面上に行われる。
【００６２】工程１１４は、例えば、浮遊ゲートアバラ
ンシェ注入" 金属”酸化物半導体（ＦＡＭＯＳ）ＥＰＲ
ＯＭセル、および／または二重レベルポリのＥＥＰＲＯ
Ｍセルのための第１レベルの多結晶シリコン（ポリ１）
導体の形成に関連している。
【００６３】次に、工程１１６において、高電圧、大電
力用のトランジスタの制御ゲートのためのゲート酸化物
が形成され、これらのトランジスタのためのしきい値電
圧（Ｖｔ）調節用の打込みが行われる。工程１１８にお
いて、同様な低電圧Ｖｔ調節用の打込みが高電圧ゲート
酸化物層を通して実行される。低電圧トランジスタに対
しては、比較的厚い高電圧ゲート酸化物は除去されて、
工程１１８中で、薄いゲート酸化物が形成される。
【００６４】工程１２０はＥＥＰＲＯＭセル作製の一部
分に関わっており、（ｎ＋）ファウラーノルトハイムト
ンネルダイオード打込みと打込み領域上への薄いトンネ
ル酸化物の形成とを含んでいる。工程１２２では、第２
レベルの多結晶シリコン（ポリ２）が堆積され、ドープ
され、パターン加工され、エッチされて、低電圧および
高電圧の電界効果トランジスタのためのゲート、単一レ
ベルポリのＥＥＰＲＯＭセルを定義し、またＦＡＭＯＳ
ｎチャネルＥＰＲＯＭセルおよび二重レベルポリのＥＥ
ＰＲＯＭセルのための制御ゲートを部分的に、または完
全に定義する。工程１２４では、特定の二重レベルポリ
ゲートスタックのパターニングおよびエッチングが行わ
れ、ＦＡＭＯＳｎチャネルＥＰＲＯＭセルの制御ゲート
の定義が、また、１つの実施例ではスタックエッチされ
たＥＥＰＲＯＭセルの定義が完成する。
【００６５】工程１２６では、いくつかのソース／ドレ
イン打込みと拡張が行われる。ポリトランジスタおよび
メモリセルゲートはそれらの横方向端に隣接して形成さ
れた側壁酸化物を有し、また他の露出した多結晶シリコ
ン表面上にキャップ酸化物を有する。主要な（ｎ＋）ソ
ース・ドレイン打込みの直前に、低密度拡散（ＬＤＤ）
（ｎ）形打込みがｎチャネル電界効果トランジスタの表
面ソース／ドレイン領域へ行われる。このＬＤＤおよび
（ｎ＋）打込み領域はアニールされ、その後、（ｐ＋）
ソース／ドレインのパターニングと打込みが行われる。
このｎ形ソース／ドレイン打込み工程は更に、ｐチャネ
ルトランジスタのためのバックゲートを形成するために
使用され、また（ｐ＋）ソース／ドレイン打込み工程は
更に、ｎチャネルトランジスタのためのバックゲートを
形成するために使用される。
【００６６】工程１２８において、作製される装置の半
導体部分は本質的に完了し、残されたすべては、ショッ
トキーダイオード装置を除いて、それらの装置を互いに
つなぎ、また外部の世界につなぐ導電性相互接続であ
る。工程１２８において、中間レベルの酸化物が堆積さ
れ、パターン加工され、エッチされ、コンタクトオリフ
ィスが作成される。工程１３０において、第１レベルの
金属が堆積され、パターン加工され、エッチされる。こ
れは、ＰｔＳｉショットキーダイオードについては白金
を含むが、一般的にはこれらの最上部にスパッタ堆積さ
れたチタンタングステン合金とアルミニウム銅合金を含
んでいる。工程１３２において、前記第１の金属上に第
２レベルの絶縁体が堆積され、前記第１金属へビア（Ｖ
ｉａｓ）が形成される。工程１３４において、第２レベ
ルの金属それ自身が堆積され、パターン加工され、エッ
チされる。工程１３６において、保護被覆がつけ加えら
れ、工程１３８においてチップ上でクリーンルーム後の
各種処理が施される。
【００６７】次に、図７から図１３を用いて集積化プロ
セスの詳細について説明する。これらの図面はこのプロ
セス中での、各種の引き続く段階におけるチップ２２
（図３）の各種エリアの断面を示す模式図である。この
集積化プロセスの流れの中で形成された各種の装置は、
図７にいし図１３において互いに隣接して示されている
が、これは完成した半導体チップ２２において必ずしる
必要とされねことではない。互いに近接しているように
示された装置は読者の便宜を図るためのものである。読
者は装置の特定のもの（およびそれと同等のもの）が、
実際の半導体チップ２２上では広いエリアを挟んで分離
されることが有り得ることを理解されるべきである。し
かし、各種の装置が近接しているのを見れば、本プロセ
スに従って作製される装置の各々に対して、各プロセス
工程が同時に適用されていることを理解しやすいであろ
う。
【００６８】ここに述べられる集積化プロセスはモジュ
ール的である、すなわち、ここに示した装置のすべてが
任意の特定の集積回路チップに関して構築される必要は
ない、これらの装置の内の特定のものが必要でない場合
は、図６に示されたプロセス工程のいくつかを省くこと
が行われる。例えば、もし集積回路がＥＥＰＲＯＭセル
を必要としなければ、トンネルダイオード工程１２０は
省かれる。もし作製すべき特定のチップが、埋め込みド
レイン領域またはコレクタを有するパワートランジスタ
を必要としなければ、（ｎ＋）埋め込み層工程１００お
よび深い（ｎ＋）工程１０４は省略されよう。もしこの
プロセスがＦＡＭＯＳ ＥＰＲＯＭセルを必要としなけ
れば、ＦＡＭＯＳ浮遊ゲート工程１１４およびＥＰＲＯ
Ｍスタック工程１２４は省かれる。以下で述べるよう
に、ここに示されたセルに対して修正を施す場合には、
この集積化プロセスに特定の工程を付加することもでき
る。本発明の主要な技術的特長は、明瞭に異なる複数個
の装置の各々に対して、プロセスパラメータの統一され
た組を適用できることである。これらの装置の各々に対
する設計ルールはライブラリに蓄えることができる。集
積回路の設計者は、従って、このライブラリから異なる
装置を選び出し、それらを構築するために集積化プロセ
スが利用できることを保証され、またそのように選ばれ
た装置がこのプロセスと整合することを保証されること
になる。このことは、新しい設計のチップを設計する時
間を大幅に減少させる。
【００６９】図７はプロセスの最初の段階を示す模式的
断面図である。最初の材料は望ましくはｐ形シリコン基
板１５０であって、それは例えば、約０．０１５の抵抗
率を有し、〔１００〕の結晶方位を有するものである。
そのシリコン基板１５０の表面上に（ｐ−）エピタキシ
ャル層１５２の成長が行われる。
【００７０】本発明のプロセスは、各々がそれらの対応
する装置エリア中に形成されるようになった１１個の異
なる装置１３９〜１４９を作製するということで、図７
から図１３に示されている。以下の説明は、低電圧ｐチ
ャネル電界効果トランジスタ１３９、低電圧論理ｎチャ
ネル電界効果トランジスタ１４０（装置１３０と１４０
は約５ボルト程度またはそれ以下の電圧で設計されてい
る）、ＥＥＰＲＯＭ配列用のｐチャネル分離またはゲー
ト入力用電界効果トランジスタ１４１、ＥＥＰＲＯＭ配
列用のｎチャネル分離またはゲートの電界効果トランジ
スタ１４２、電気的にプログラム可能な読み出し専用メ
モリファウラー・ノルトハイムトンネリングダイオード
セル１４３、ドレイン拡張ｎチャネル電界効果トランジ
スタ１４４、ドレイン拡張ｐチャネル電界効果トランジ
スタ１４５、横拡散ソース／ドレイン" 金属”酸化物半
導体（ＬＤＭＯＳ）ｎチャネル電界効果トランジスタ１
４６、縦形拡散ソース／ドレイン" 金属”酸化物半導体
（ＶＤＭＯＳ）ｎチャネル電界効果トランジスタ１４
７、ショットキーダイオード１４８それと浮遊ゲートア
バランシェ金属酸化物半導体（ＦＡＭＯＳ）の電気的に
プログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）セ
ル１４９の作製の詳細について述べている。これらの装
置が作り込まれるべきそれぞれのエリアと、これらの装
置それ自体は、図面においては同じ番号で示されてい
る。装置１４１から１４７と１４９は、低電圧論理トラ
ンジスタ１３９および１４０よりもずっと大きい電圧お
よび／または電流密度に曝されるように設計されてい
る。
【００７１】チップ２２上に作製される第１の主要な装
置構造は、（ｎ＋）埋め込み層１５４である。このプロ
セス工程は図６に示された（ｎ＋）埋め込み層作製工程
１００に対応している。（ｐ−）エピタキシャル層１５
２の表面上に酸化物層（図示されていない）が堆積さ
れ、パターン加工され、エッチされて、その中に（ｎ
＋）埋め込み層１５４の打込みが行われるべき領域が定
義される。この打込みは、例えば、アンチモンのような
ｎ形ドーパントを、約４０ｋｅＶで、約４×１０15イオ
ン／ｃｍ2 のドーズ打込みすることによって行われる。
打込みされたドーパントは、以降の不活性雰囲気中での
高温工程で拡散する。埋め込み層１５４が形成された後
に、埋め込み層１５４とチップ表面の残りの領域の上に
半導体基板の（ｐ−）エピタキシャル部分１５６の成長
が行われる。この最後のエピタキシャル堆積は約１１ミ
クロンの厚さに行われる。
【００７２】一旦、（ｎ＋）埋め込み層１５４が形成さ
れ、埋め込まれると、好適プロセスの次の段階は各種の
装置のための高電圧ｎタンクを形成することである。"
高電圧”という用語は、これらのタンク中に形成された
装置が曝される電圧を意味する。その１２ボルトや１８
ボルトや６０ボルトに達する過渡電圧のような、より高
い電圧は、装置の形成されるタンクをより広くかつより
深いものにすることを要求し、かつより小さいドーパン
ト濃度にすることを要求する。高電圧の（ｎ−）タンク
を生成することは図６中の高レベル工程１０２に対応す
る。
【００７３】酸化物層１６４と窒化物層１６６の成長が
行われる。次に、窒化物層１６６がパターン加工され、
エッチされて、高電圧ｎタンクの打込みを施すべきエリ
アが定義される。次に、望ましくは燐を、約８０ｋｅＶ
のエネルギーで、約２．５×１０12イオン／ｃｍ2 のド
ーズ打込みすることでｎタンクの打込みが実行される。
これによって高電圧（ｎ−）タンク領域１６８、１６
９、１７０、１７１が作られる。タンク１６８と１６９
の部分はそれぞれｐチャネルトランジスタ１４１と１４
５のチャネル領域を形成する。タンク１７０と１７１は
それぞれ、ＰＭＯＳトランジスタ１４６と１４７のドレ
インの部分を形成する。
【００７４】（ｎ＋）埋め込み層１５４は縦形ＤＭＯＳ
電界効果トランジスタ１４７のドレインまたはソースと
して機能する。埋め込み層１５４に対して、それをチッ
プ２２上の他の装置へつなぐための導電性接続を施さな
ければならない。これを行うための図示の方法は、深い
（ｎ＋）打込み１７２を通してであって、これを作成す
ることは図６の工程１０４に対応する。この接続を実現
する別の方法は、この明細書の後の方で述べる、導電性
トレンチ接続を通すものである。図７から図１３に示さ
れた例では、フォトレジストによってチップ表面に深い
（ｎ＋）パターンが定義され、窒化物層１６６の任意の
残りの部分はプラズマ（図示されていない）によってチ
ップされる。次に、約８０ｋｅＶで、約１．０×１０16
イオン／ｃｍ2 の燐を用いて、深い（ｎ＋）打込みが実
行される。この高電圧ｎタンク領域１６８−１７１と深
い（ｎ＋）領域１７２とは、次に不活性雰囲気中で、約
１２００℃で数時間の熱処理によってドライブインされ
る。
【００７５】低電圧装置のためのｎ形タンクの打込みが
次に行われる。これは図６の高レベル工程１０６に対応
する。窒化物層１６６はパターン加工され、エッチされ
て、それと、窒化物を定義するために使用されたフォト
レジスト層（図示されていない）とが低電圧（ｎ−）タ
ンク１７５、１７６、１７７の打込みのためのマスクと
して使用される。ｎタンク１７５は低電圧ｐチャネル電
界効果論理トランジスタ１３９のための包囲タンクとし
て使用される。ｎタンク１７６はドレイン拡張ｎチャネ
ルパワートランジスタ１４４のドレインの部分として使
用される。ｎタンク１７７はショットキーダイオード１
４８の包囲タンクとして使用される。ここに述べられた
プロセスの技術的特長の１つは、ドレイン拡張ｎチャネ
ル電界効果トランジスタ１４４のドレイン１７６が、ｎ
タンク１７５および１７７と共に同時に作成されるとい
うことである。これは必要なマスクの数を減らすことに
よってプロセスを簡略化し、また不必要な打込み、エッ
チング、熱処理、そしてクリーンアップ工程によってチ
ップ２２へ及ぼされる損傷を軽減する。
【００７６】図示された断面に与えられたおよその打込
み境界はすべての熱処理が完了した後に得られる境界で
あることに注目されたい。プロセスのこの初期の段階に
おいて、境界はそれほど深くも広くもないが、半導体チ
ップ２２に対して熱工程が実施されるにつれて図示され
た境界へ近づいていく。
【００７７】低電圧ｎ形打込み工程１０６（図６）の後
に、既にエッチされているエリア内にパッド酸化物１７
８の成長が行われる。次に窒化物マスク１６６が次の処
理工程に備えて、熱燐酸エッチによって剥離される。
【００７８】次に図８を参照すると、好適プロセスの引
き続く工程が示されている。プロセス中での次の工程
は、図６での高電圧ｐタンク形成工程１０７に対応する
ものである。それぞれ、ＥＥＰＲＯＭセル１４３の分離
タンクとして、ドレイン拡張ｎチャネルパワー電界効果
トランジスタ１４４のチャネル領域として、そしてＦＡ
ＭＯＳ ＥＰＲＯＭセル１４９のタンクとして使用され
る高電圧ｐタンクが、フォトレジスト層（図示されてい
ない）を用いてパターン加工される。次に、約４０ｋｅ
Ｖのエネルギーで、約１．４×１０12イオン／ｃｍ2 の
ドーズのホウ素によって、（ｐ−）打込みが行われる。
これは、高電圧ｐタンク領域１８０、１８２、１８４、
１８６を生成する。高電圧ｐタンク１８０の打込みは図
示のように、それと低電圧ｎタンク１７６との間のｐ／
ｎダイオード境界を変更する。
【００７９】図６の工程１０８に先だって、次に低電圧
ｐタンクがフォトレジスト層１８８によってパターン加
工され、そしてｐ形打込みが、望ましくは約４０ｋｅＶ
のエネルギーで、約２．５×１０12イオン／ｃｍ2 のド
ーズのホウ素によって実施される。この打込みは、低電
圧ｎチャネル電界効果トランジスタ１４０のための低電
圧ｐタンク１９０、拡張ドレインｐチャネルトランジス
タ１４５のドレインとしての領域１９２、横形ＤＭＯＳ
ｎチャネルトランジスタ１４６のチャネル領域としての
領域１９４、縦形ＤＭＯＳｎチャネルパワートランジス
タ１４７のチャネル領域としての領域１９６を生成す
る。フォトレジスト層１８８は次に剥離される。
【００８０】次に図９を参照すると、更に続く工程が示
され、それは図６の深い（ｐ＋）作製工程１０９に対応
している。フォトレジストの層１９８が、横形ＤＭＯＳ
ｎチャネルトランジスタ１４６と縦形ＤＭＯＳｎチャネ
ルトランジスタ１４７のためのバックゲートを作製する
ために施される深い（ｐ＋）打込みの打込みマスクとし
てパターン加工される。この打込みは望ましくは、約４
０ｋｅＶのエネルギーで、約１×１０12イオン／ｃｍ2
のドーズのホウ素によって行われる。高電圧ｐタンク、
低電圧ｐタンク、および深い（ｐ＋）打込みの後に、不
活性雰囲気中で約１１００℃、約５００分の熱的タンク
ドライブイン工程が実行される。深い（ｐ＋）打込み工
程は、横形ＤＭＯＳｎチャネルトランジスタ１４６中に
深い（ｐ＋）バックゲート領域２００をもたらし、また
縦形ＤＭＯＳｎチャネルトランジスタ１４７の中心に深
い（ｐ＋）バックゲート領域２０２をもたらす。フォト
レジストの層１９８は次に剥離される。（ｐ−）タンク
１９４と１９６は、それぞれ高電圧ｎタンク１７０と高
電圧ｎタンク１７１の横方向マージンからさらに本質的
なマージンを取って、間隔をおいて位置している。（ｐ
−）タンク１９６はまた、好適実施例では環状または循
環形状をした深い（ｎ＋）拡散１７２から十分間隔を於
いて配置されている。深い（ｐ＋）打込み２００と２０
２はｐタンク１９４、１９６の中心にあることが望まし
く、またｐタンク１９４と１９６の間の横方向マージン
から内側に間隔を置いていることが望ましい。
【００８１】次に、プロセスは図６のプロセス図におい
て、モート工程１１０へ移る。このプロセス部分は図１
０によって部分的に示されている。チップ２２の表面を
覆って約４００オングストロームの厚さに、反応体とし
て過酸化水素を用いて、モートパッド酸化物層（図示さ
れていない）が形成される。その後、アンモニアとジク
ロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）の組み合
わせのようなシリコン窒化物堆積系を用いて、８００℃
での熱工程で、約１４００オングストロームの厚さに窒
化物の層（層２０４がこの窒化物層とパッド酸化物層と
を一緒にしたものとして図１０に示されている）が形成
される。その窒化物／酸化物のモート層２０４は、次に
パターン加工され、プラズマエッチされて、図示された
ようにモートマスク２０４が残る。このモート窒化物／
酸化物層２０４は、以降の打込みと局部的な酸化（ＬＯ
ＣＯＳ）工程からの保護としてｎおよびｐタンクの中央
領域上に残される。
【００８２】次に、図６のチャネルストップ工程１１２
が実行される。チップ２２上の（ｎ−）タンク中に形成
されるべき装置に対しては、チャネルストップドーパン
トはモート層２０４によって露出されたまま残されたエ
リアへ打込みされないことが望ましい。従って、フォト
レジスト層２０６がチャネルストップ領域の横方向端の
多くを規定するようにパターン加工される。チャネルス
トップ打込みは、例えば、約３０ｋｅＶのエネルギー
で、約３×１０13イオン／ｃｍ2 のドーズのホウ素によ
うな（ｐ）形ドーパントを用いて行われる。それは、図
１０中にプラス記号２０８で表されたチャネルストップ
領域を生成する。チャネルストップ領域２０８は、以下
の図１１から図１３の断面図で、分かりやすいように省
略してある。チャネルストップ打込みは、チャネルスト
ップ領域２０８中の（ｐ−）エピタキシャル層１５２の
伝導形を（ｐ）形へ増大させるように働く。それは装置
間に寄生トランジスタが形成されることを阻止する。フ
ォトレジスト層２０６はその後、灰化され、チップ２２
の表面からきれいに取り除かれる。
【００８３】次に図１１に移って、図６に示されたよう
な高レベルチャネルストップ工程１１２のもとで行なわ
れる工程について説明する。次に、局部的な酸化（ＬＯ
ＣＯＳ）が過酸化水素のような酸化雰囲気下で約９００
℃で、約９ないし１０時間行われ、約７６００オングス
トロームの厚さ（図７ないし図１３に示された断面での
厚さは正確な縮尺ではない）に酸化物が形成される。こ
の酸化は図１０に示された、窒化物／酸化物マスク２０
４によって露出されたままに残されたエリア中で起こ
る。これは図１１に示された分離酸化物領域２１０を生
成する。マスクとなっている層２０４の酸化物部分はフ
ッ酸へ２分間浸すことで除去され、この層２０４の窒化
物部分は約１８５℃の燐酸中へ約１８５分間入れること
によって除去される。
【００８４】クリーンアップ工程の後に、損傷を受けた
部分を除去するために、露出したシリコン表面上にダミ
ーの酸化物層（図示されていない）の成長が行われる。
このダミー酸化物層は後にフッ酸の湿式エッチによって
剥離される。
【００８５】図１１を続けて参照しながら、プロセスの
更に続く工程について説明する。それらの工程は図６に
示された" ＦＡＭＯＳ浮遊ゲート”工程１１４に対応す
る。浮遊ゲートアバランシェ金属酸化物半導体（ＦＡＭ
ＯＳ）ＥＰＲＯＭセル１４９のためのＥＰＲＯＭ浮遊ゲ
ート酸化物層２１２の成長が行われる。この酸化物層２
１２は酸素雰囲気中、約９００℃で約３５０オングスト
ロームの厚さに成長させられる。次に、チップ表面上に
多結晶シリコンの第１層（ポリ１）が、例えば気体状の
シリコンキャリアとしてシランを用い、約６２５℃で、
約２０００オングストロームの厚さに堆積される。ポリ
１層２１４は、チップ２２を窒素−酸素−ＰＯＣｌ3 雰
囲気中へ約９００℃で、約２０分間曝すことによって、
燐をドープして、導電性を持たせられる。次に、ポリ１
層２１４はデグレース（ｄｅｇｌａｚｅ）され、パター
ン加工され、エッチされて、図１１に示すように、ＦＡ
ＭＯＳ浮遊ゲート２１４とゲート酸化物２１２が作られ
る。
【００８６】ゲート酸化物層２１２を形成し、ポリ１層
２１４を堆積する工程の間に、ポリ１層はチップ２２
の、その他の、非配列部分（図示されていない）に堆積
される。ポリ１層２１４の堆積、パターン加工され、そ
してエッチングに続いてポリ１層２１４の露出した表面
上に酸素雰囲気中、約９５０℃で、約１１０オングスト
ロームの厚さに中間レベル酸化物層の成長が行われる。
これの次に、アンモニアとジクロロシランの雰囲気中
で、約８００℃で約２５０オングストロームの厚さに中
間レベル窒化物層の成長が行われる。窒化物／酸化物サ
ンドウイッチ構造の組み合わせは、図１１中にはセル１
４９のための単一の層２１６として示されている。
【００８７】窒化物／酸化物絶縁体層２１６の形成工程
の後、すべてのＦＡＭＯＳｎチャネルＥＥＰＲＯＭセル
１４９のために、層２１６を覆ってフォトレジスト層
（図示されていない）が用いられる。しかし、窒化物層
２１６の非配列部分は露出されたままに残される。窒化
物層２１６の非配列部分は次にエッチされて除去され
る。
【００８８】すこし図６に戻ると、次の高レベルプロセ
ス工程は高電圧装置Ｖｔ調節工程１１６である。この工
程において、チップ上にフォトレジスト層（図示されて
いない）が取り付けられ、パターン加工されて、高電圧
ｎタンク１５８、１６０、１６２、１６４が露出され
る。これらのタンクには、ｐチャネルのしきい値を約１
ボルトに変更するのに十分な、エネルギーと濃度にホウ
素が打込みされる。フォトレジスト層（図示されていな
い）は次に剥離される。高電圧ｐタンク構造１８２、１
８４、１８０、１８６を使用している装置に対する第２
のしきい値電圧調節打込みが行われる。フォトレジスト
の層（図示されていない）がチップ２２上に取り付けら
れ、それらのエリアを選択的に露出し、それ以外のすべ
ての領域を覆うようにパターン加工される。次に、ｎチ
ャネルＶｔ調節打込みが、ホウ素を用いて行われ、しき
い値電圧が約０．８５ボルト変更される。
【００８９】高電圧Ｖｔ調節打込みの後、シリコンの露
出領域上へ、酸素雰囲気中、約９００℃で、３２５ない
し５００オングストロームの厚さに高電圧ゲート酸化物
層２１８の成長が行われる。
【００９０】次の高次のプロセス工程１１８（図６）中
には低電圧Ｖｔ調節打込みが含まれる。図１１を続けて
参照すると、フォトレジスト層（図示されていない）が
チップ２２の表面上に取り付けられ、パターン加工さ
れ、低電圧タンク１７５、１９０、１７６、１９２、１
９４、１９６が露出される。次に、高電圧ゲート酸化物
層２１８を通り抜けて低電圧タンクエリアに留まるホウ
素の打込みが行われる。この打込み工程の後に、同じパ
ターン加工されたフォトレジスト層を用いて、直前で述
べた低電圧ｎおよびｐタンクの表面からゲート酸化物層
２１８がエッチされる。ゲート酸化物層２１８は、この
エッチ工程の後に、高電圧タンク１６８、１８２、１８
４、１８０、１６９、１７０、１７１、１８６の上に残
る。
【００９１】次に、フォトレジストの古い層が剥離さ
れ、エッチで除去された高電圧ゲート酸化物層２１８の
場所にある電界効果トランジスタ１３９、１４０の低電
圧タンクの上に低電圧ゲート酸化物層２２０の成長が行
われる。酸素雰囲気における熱工程によって、約２００
オングストロームの厚さに低電圧ゲート酸化物層２２０
の成長が行われる。
【００９２】次の高レベルプロセス工程は、図６に示さ
れたように、チップ２２上に作製されるＥＥＰＲＯＭセ
ル１４３のためのトンネルダイオードの作製を含む工程
１２０である。再び図１１を参照すると、チップ２２の
表面にフォトレジスト層２２２が取り付けられ、パター
ン加工されて、トンネルダイオードのための打込みエリ
アが決められる。次に酸化物層２１８を通り抜けて（ｎ
−）トンネル領域２２４を生成するように打込みが行わ
れるべきエリアの上に留まるように、燐の打込みが行わ
れる。トンネル領域２２４の上に存在する酸化物層２１
８の部分は、次に半導体表面までエッチバックされる。
次に、フォトレジスト層２２２が剥離される。次に、酸
素雰囲気中、約８５０℃で、約９０オングストロームの
厚さに、露出表面上へトンネル酸化物層２２６が成長し
直される。これによって図６に示された高レベルの工程
１２０は完了する。
【００９３】図６の次の高レベル工程１２２は、複数個
の導電性レベル２ポリゲートの堆積、ドーピング、およ
びパターン形成に関するものである。図１２を参照する
と、製造工程における、これらに続く工程が示されてい
る。多結晶シリコンの第２の層（ポリ２）が約４５００
オングストロームの厚さに堆積される。これは、例え
ば、堆積反応剤としてシランを用い、約６２５℃で実現
される。ポリ２層は次に、窒素と酸素の存在下で、約９
００℃での熱工程で、例えばＰＯＣｌ3 で燐をドープさ
れ、それを導電性に変えられる。次にポリ２層はデグレ
ーズされる。表面上にフォトレジスト層（図示されてい
ない）が取り付けられ、パターン加工される。次に、第
２のポリ層がエッチされて、以下のポリ２ゲートが形成
される：低電圧ｐチャネルトランジスタゲート２２８、
低電圧ｎチャネルトランジスタゲート２３０、ｐチャネ
ルＥＥＰＲＯＭトランジスタゲート２３２、ｎチャネル
ＥＥＰＲＯＭトランジスタゲート２３４、ｎチャネルＥ
ＥＰＲＯＭ制御ゲート２３６、ＥＥＰＲＯＭ浮遊ゲート
２３８、ドレイン拡張ｎチャネルトランジスタゲート２
４０、ドレイン拡張ｐチャネルトランジスタゲート２４
２、環状または循環横形ＤＭＯＳｎチャネルトランジス
タゲート２４４、環状または循環縦形ＤＭＯＳｎチャネ
ルトランジスタゲート２４６、ＦＡＭＯＳｎチャネル制
御ゲート２４８（この最後のゲートはこの時点では部分
的にしか定義されていない）。
【００９４】さて、図１３に移ると、集積化製造プロセ
スの残る重要な工程が示されている。すこし、この工程
は図６では、ＥＰＲＯＭスタックエッチ工程１２４、ソ
ース／ドレイン作製工程１２６、そしてコンタクト工程
１２８である。チップ２２の表面にフォトレジスト層
（図示されていない）が取り付けられ、パターン加工さ
れて、ＥＰＲＯＭエリア１４９中の第２のポリ層２４８
の不要な部分が露出される。このパターン化されたフォ
トレジストは、ＥＰＲＯＭ浮遊ゲート酸化物２１２、Ｅ
ＰＲＯＭ浮遊ゲート２１４、窒化物／酸化物サンドイッ
チ層２１６、そして第２のポリ制御ゲート２４８を含む
スタックを定義する。同じフォトレジストマスクを用い
て、それらの層すべてが引き続いてエッチされ、図１３
に示される“スタック”２１２、２１４、２１６、２４
８が作られる。このパターン化されたフォトレジスト層
は次に除去される。
【００９５】スタックエッチに続いて、チップ２２の上
に２０００オングストローム厚の酸化物層（図示されて
いない）が堆積され、異方性エッチバックによって側壁
酸化物領域２５０が作り出される。垂直のレリーフを持
つ表面構造上の元々の酸化物の厚さが、一般的に酸化物
層の厚さよりも厚いので、領域２５０はエッチバックに
よっても残る。エッチバックの後に、酸素雰囲気中での
熱工程によって、ゲート２２８、２３０、２３２、２３
４、２３６、２３８、２４０、２４２、２４４、２４
６、２４８の露出表面を絶縁するための、３００オング
ストロームのキャップ酸化物層の成長が行われる。
【００９６】次にチップ２２の表面にフォトレジスト層
（図示されていない）が取り付けられ、パターン加工さ
れて、装置エリア１４０、１４２、１４３が露出され
る。装置エリア１４４、１４５、１４６、１４７の選ば
れた部分もまた露出される。ＥＰＲＯＭ装置エリア１４
９もまた露出される。次に、低密度拡散（ＬＤＤ）打込
みが、約８０ｋｅＶのエネルギーで、約４．０×１０14
イオン／ｃｍ2 のドーズの燐のような動き易いｎ形ドー
パンによって行われる。これによって、ソース／ドレイ
ン領域２５４、２５６、２５８、２６０、２６２、２６
４、ドレイン拡張ｎチャネルトランジスタ１４４のため
のソース領域２６６、トランジスタ１４４のドレイン用
のコンタクト領域２６８、横形ＤＭＯＳｎチャネルトラ
ンジスタ１４６用のドレインコンタクト領域２７２およ
び環状ソース／ドレイン領域２７４、縦形ＤＭＯＳトラ
ンジスタ１４７のための深い（ｎ＋）コンタクト領域２
７６および環状ソース／ドレイン領域２７８、ショット
キーダイオード１４８のためのコンタクト領域２７８、
それとＦＡＭＯＳ ＥＰＲＯＭセル１４９のためのソー
ス／ドレイン領域２８０、２８２が作られる。
【００９７】ＬＤＤ打込みに続いて同じエリアへ第２の
（ｎ＋）ソース／ドレイン打込みが、約１２０ｋｅＶの
打込みエネルギーで、約５×１０15イオン／ｃｍ2 のド
ーズの砒素によって行われ、それらを（ｎ＋）にする。
この後、これら２つの打込み領域は窒素雰囲気中、約９
００℃でアニールされ、示された打込み境界が得られ
る。特に、ＬＤＭＯＳトランジスタ１４６とＶＤＭＯＳ
トランジスタ１４７の（ｎ＋）領域２７４と２７８中の
燐ドーパントの一部は、対応するゲート酸化物２１８の
下へ部分的に拡散する。
【００９８】（ｎ＋）ソース／ドレインのパターン化さ
れたフォトレジスト層（図示されていない）は剥離さ
れ、複数個の（ｐ＋）ソース／ドレイン領域を定義する
ようにパターン加工されたフォトレジスト層（図示され
ていない）で置き換えられる。（ｐ＋）ソース／ドレイ
ン打込みが、約２５ｋｅＶのエネルギーの約２×１０5
イオン／ｃｍ2 のドーズのホウ素によって行われる。こ
の打込み工程は、低電圧およびＥＥＰＲＯＭゲート入力
用ｐチャネル電界効果トランジスタ１３９および１４１
のための（ｐ＋）ソース／ドレイン領域２８４、２８
６、２８８、２９０；ドレイン拡張ｐチャネルトランジ
スタ１４５のためのソースコンタクト領域２９２および
ドレインコンタクト領域２９４；横形ＤＭＯＳトランジ
スタ１４６および縦形ＤＭＯＳトランジスタ１４７のた
めの中央バックゲートコンタクト領域２９６と２９８を
生成する。
【００９９】直前に述べた工程は図６のソース／ドレイ
ン製造工程１２６に対応する。プロセスは次に“コンタ
クト”工程１２８へ進む。クリーンアップ工程の後に、
ホウ素燐珪酸ガラス（ｂｏｒｏｐｈｏｓｐｈａｔｅ ｓ
ｉｌｉｃｏｎ ｇｌａｓｓ）（ＢＰＳＧ）が取り付けら
れ、稠密化される。装置１３９−１４９の各々に関する
コンタクト（図示されていない）のために、フォトレジ
スト層（図示されていない）がパターン加工され、エッ
チされる。このＢＰＳＧはショットキーダイオード装置
エリア１４８に関してのみ図示されており、そこでは３
００で示されている。パターン化されたフォトレジスト
は、後に続くショットキーダイオード１４８のオリフィ
ス３０２を含むコンタクトオリフィスの湿式およびプラ
ズマエッチのためのマスクとして使用される。
【０１００】別のクリーンアップ工程の後、ショットキ
ーダイオードオリフィス３０２中にのみ白金が取り付け
られ、焼結されて、白金シリサイド層３０４が生成され
る。未反応の白金は除去される。次に、オリフィス３０
２および他のコンタクトオリフィス（図示されていな
い）中にチタン−タングステン合金のような高融点金属
が、約３３００オングストロームの厚さにスパッタされ
る。この後、別の約６０００オングストロームのアルミ
ニウム−銅合金が取り付けられて第１レベル金属化が完
了する。この第１レベルの金属（金属１）は、次にパタ
ーン加工され、エッチされ、焼結される。金属１コンタ
クトは図１３で３０６で表されている：同様の金属コン
タクトが、装置１３９−１４９の各種の装置端子の各々
に形成される。それらコンタクトのいくつかは図１３中
の断面内には形成されないし、またその他のものは分か
りやすいように、省略されている。
【０１０１】残りのプロセス工程は、当業者には明かで
あると考えられるので、図１３中のどの構造にも示され
ていない。第１レベル金属の上に中間レベルの絶縁体層
が取り付けられ、その中へビア（ｖｉａ）がパターン加
工され、エッチされる。引き続いてチタン−タングステ
ン合金およびアルミニウム銅合金をスパッタすることに
よって、第２の金属層が形成され、それは次にパターン
加工され、エッチされる。チップ２２表面を覆って窒化
物／酸化物層が取り付けられる。この窒化物／酸化物層
は保護皮膜を構成し、それはパターン加工され、エッチ
されてチップ２２のリードパッド５６を露出する（図３
を参照）。図６の工程１３８にはクリーンルーム後の工
程が続く。
【０１０２】図１４は縦形ＤＭＯＳトランジスタ１４７
の、より詳細な断面図である。上で述べたように、ソー
ス／ドレイン領域２７８は、砒素のような（ｎ）形ドー
パントの高濃度（ｎ＋）打込みと共に、燐のＬＤＤ（低
濃度拡散）打込みをも受け入れる。ホウ素のようなドー
パントによって低電圧ｐタンク１９６が生成される。
【０１０３】従来技術に従って、ｐタンク１９６および
ソース／ドレイン領域２７８に等価な構造に対して、側
壁酸化物領域２５０を付加され拡大されたポリゲート２
４６の内部横方向マージンへ自己整合された打込みが行
われる。燐は非常に動き易いドーパントであるので、
（ｐ−）チャネル領域１９６を定義するホウ素よりも高
速にゲート２７６下で横方向へ拡散する傾向があり、金
属工学的なチャネル長ｌ 1 およびｌ2 を減少させるかま
たは消失させる。この問題を避けるために、ソース／ド
レイン領域２７８のドーパント濃度は最適値よりもずっ
と低く、すなわち約１０18イオン／ｃｍ3 に作成され
る。
【０１０４】集積化プロセスがポリゲート２４６を取り
付ける前に低電圧ｐタンク１９６を形成するので、ソー
ス／ドレイン領域２７８内のドーパント濃度は少なくと
も１０20イオン／ｃｍ3 のオーダまで増大させることが
できる。（ｎ＋）領域２７８がポリゲート２４６へ自己
整合されるので、チャネル長ｌ1 、ｌ2 は、このポリの
低電圧ｐタンクに対する位置合わせによって決まる。Ｌ
ＤＭＯＳトランジスタ１４６の構造および特長も同様で
ある。
【０１０５】図１５はＬＤＭＯＳトランジスタ１４６の
平面図である。なお、図１４に示されたＶＤＭＯＳトラ
ンジスタにおいてその埋め込み層１５４および深い拡散
構造１７２を除くと、図１４に示された断面は、図１５
のＡ−Ａ矢視線断面と実質的に等しくなる。モート酸化
物境界２１０が能動装置エリアの周りに長方形（額縁）
の縁取りを形成する。高電圧ｎタンクの境界はモート酸
化物２１０の内部に設定された長方形の縁取りライン１
７０によって示されている。なお、縦形ＤＭＯＳ構造１
４７に対しては、深い拡散領域が必要とされ、これの内
部的な限界は１７２ｂの破線で示してある。これはま
た、拡散コンタクト領域２７６の近似的な境界でもあ
る。図１５は（ｎ−）タンク１７０内に取り付けられた
ＬＤＭＯＳ構造の単一の“ストライプ”を示す。外部の
楕円形のライン２４４ａはポリゲート２４４の外部の限
界を示す。次の内部ラインが横方向の外部（ｎ＋）ソー
ス／ドレイン領域２７２の内部的境界を表しており、そ
れはモート酸化物２１０（２７２ａに示されている）の
内部境界から２７２ｂにおけるポリゲート２４４の下側
の点まで延びている。図１４に示されたＶＤＭＯＳの場
合には、この外部ソース／ドレイン領域の内部境界は、
１７２ｂで示された深い拡散領域の内部境界に保たれて
いる。
【０１０６】内部へ進んだ時に次に出会う限界は金属１
の導体マージンである。内部の環状（ｎ＋）ソース／ド
レイン領域の外部境界が２７４ａにて、次に出会う。低
電圧ｐタンク１９４の外部境界は外部ソース／ドレイン
領域２７２ｂの内部境界と同じでよい。次の内部へ向か
っての境界は、環状ポリゲート２４４の内部横方向マー
ジン２４４ｂである。深い（ｐ＋）拡散表面コンタクト
領域２９６の外部横方向マージンが次に現れる。これの
径方向で、内部方向には深い（ｐ＋）バックゲート２０
０の外部限界がある。内部へ向かった場合に最後に出会
う限界は（ｎ＋）ソース／ドレイン領域２７４の内部境
界２７４ｂである。
【０１０７】ＬＤＭＯＳトランジスタ１４６の平面図の
一部のみが示されている。典型的な場合に、ポリ２４４
ａの外部マージンによって境界を定められるように、ト
ランジスタ１４６は直径が約３２ミクロンであるが、ト
ランジスタ１４６の長さは５００ないし１０１０ミクロ
ンであろう。更に、同一のｎタンク１７０中に、そのよ
うな“ストライプ”をいくつか配置して、それらを並列
に接続することができる。同様に、それらの並列“スト
ライプ”は縦形ＤＭＯＳトランジスタ構造の場合には同
一の循環した環状の深い（ｎ＋）拡散領域１２２を共有
することができ、また同一の埋め込み層１５４を共有す
ることができる（図１３参照）。
【０１０８】装置１３９−１４９はそれぞれを製造する
ための集積化プロセスを示すための例として用いられて
きたが、同じプロセスフローを用いて別の装置を構築す
ることもできる。以下に説明する一連の図の組図１６〜
２２、２３〜２９、３０〜３６、３７〜４３、４４〜５
１、５２〜５７、５８〜６４及び６５〜６６はすべて同
じように並べられている。例えば、図１６から図２２は
すべて、前述の図７から図１３に示されたトランジスタ
１３９に類似の低電圧ｐチャネル電界効果トランジスタ
３０３を、バックゲート接続を追加して示している。そ
れらの内で、図１６ないし図２１は、それぞれ図７ない
し図１３に対応する模式的断面図である。図２２はトラ
ンジスタ３０３の模式的平面図である。このパターンは
他の装置に関しても図２３〜６６において同様に繰り返
される。図１６−図６６を通して、可能な場合には、図
７ないし図１３中に見いだされる構造に対応する構造に
は同じ記号が用いられている。
【０１０９】特に図１６を参照すると、一般的に３０３
で示されたバックゲート接続を備えた低電圧ｐチャネル
トランジスタが、図７ないし図１３に示された装置と同
じプロセスフローによって作製される。低電圧ｎタンク
３０４はタンク１７５（図７）と同時に打込みされる。
フォトレジスト層１６６がパターン加工されており、低
電圧ｎタンク３０４用のマスクとして使用される。図１
７において、ｎタンク３０４と被覆酸化物層１７８はそ
のまま残される。図９に示された段階においては、装置
エリア３０３に関して何等注目すべきことは起こらない
ので、これに対応する図は省略された。図１８におい
て、ｎタンク３０４と酸化物層１７８は、窒化物／酸化
物層２０４と、パターン化されチャネルストップを定義
するフォトレジスト層２０６との組み合わせによってマ
スクして覆われる。ｐチャネルストップ領域２０８は次
に、この図のプラス記号によって示されたように打込み
される。
【０１１０】図１９において、フォトレジスト層２０６
の剥離の後、窒化物／酸化物層２０４（図１８）によっ
て覆われていないエリア中に、局所的な酸化（ＬＯＣＯ
Ｓ）プロセスを用いて分離酸化物領域２１０が生成され
る。高電圧ゲート酸化物（図示されていない）がエッチ
して取り除かれ、低電圧Ｖｔ調節打込みが実施された後
に、タンク３０４の表面上にゲート酸化物層２２０の成
長が行われる。図１９はトンネルダイオード２２４（図
１１）が打込みを施された時点での装置３０３の状態を
示している：装置３０３全体はフォトレジスト層２２２
によってマスクして覆われているように示されている。
【０１１１】図２０に示されたように、ポリ２ゲート３
０６が堆積され、ドープされ、パターン加工され、エッ
チされる。図２１において、ゲート３０６は側壁酸化物
領域２５０とキャップ酸化物２５２によって絶縁されて
いる。図１３に関して説明したＬＤＤ打込みは（ｎ−）
打込み領域３０８を生成する。トランジスタエリア３０
３の残りの部分は、この打込み工程のためのフォトレジ
ストによってマスクされる。この直後には（ｎ＋）打込
みが行われ、それは工程１２６（図６）中に行われる
（ｎ＋）ソース／ドレイン砒素打込みと同時である。こ
れによって（ｎ＋）領域３１０が作られる。領域３０８
と３１０はｎタンク３０４へのバックゲート接続として
機能する。図１３に関連して説明した（ｐ＋）ソース／
ドレイン打込みの間、トランジスタ１３９（図１３）の
領域２８４と２８６と同じようにして、ソース／ドレイ
ン領域３１２と３１４が形成される。
【０１１２】次に図２２を参照すると、完成した装置３
０３の平面図が模式的に示されている。低電圧ｎタンク
３０４は、能動装置エリアを取り囲む実線の長方形で示
されている。ソース／ドレイン打込みは、３１２と３１
４に示された点線の囲みで示されている。バックゲート
接続領域３０８は点線の縁取りの囲みで示されている。
領域３０８の上、下、左の境界、領域３１２の上、下の
境界、そして領域３１４の上、下、右の境界はモート酸
化物層２１０の横方向端によって定義される。打込み３
１２と３１４は、側壁酸化物２５０（図２１参照）によ
って拡大された第２レベルのポリゲート３０６のマージ
ンとＬＯＣＯＳ酸化物２１０の端へ自己整合される。第
２レベルのポリゲート３０６は、第１レベル金属からの
コンタクト３１８がつながれるパッド３１６まで延び
る。第１レベルの金属はまた、トランジスタ３０３のバ
ックゲート領域３０８、ソース／ドレイン領域３１２、
そしてソース／ドレイン領域３１４へのコンタクトを形
成するのにも使用される。
【０１１３】図２３−図２９は、バックゲート接続を備
えた低電圧ｎチャネル電界効果トランジスタ３２２の製
造における引き続く段階を示している。図７に示された
プロセス段階ではバックゲートトランジスタ３２２にな
るはずの装置エリアに何も注目すべきことが起こらない
ため、図７に対応する図はない。図２３は図８でｐタン
ク１９０が形成されるのと同時に行われる低電圧ｐタン
ク３２４の打込みを示している。ｐタンク３２４はパタ
ーン化されたフォトレジストの層１８８によって定義さ
れている。図２４において、装置エリア３２２はフォト
レジストの層１９８によってマスクして覆われている。
図２５では窒化物／酸化物層２０４がそれ自身で、チャ
ネルストップ２０８の打込みのマスクとして使用されて
いる。チャネルストップ２０８は、それ以降の図面には
示されていない。図２６で窒化物／酸化物層２０４（図
２５）によって覆われずに残った領域中に、分離酸化物
領域２１０の成長が行われる。タンク３２４の表面上へ
高電圧ゲート酸化物２１８（図２５には示されていな
い）の成長が行われる。タンク３２４は高電圧Ｖｔ調節
打込みからはマスクで覆われているが、低電圧Ｖｔ調節
打込みは受けるようにパターン加工されている。その
後、クリーンアップ工程の後にゲート酸化物層２２０の
成長が行われる。図示されたように、装置エリア３２２
は、ＥＥＰＲＯＭトンネルダイオード打込み工程の間、
フォトレジスト層２２２によってマスクして覆われてい
る。
【０１１４】図２７において、多結晶シリコンのゲート
３２６が堆積され、ドープされ、パターン加工され、そ
してエッチされる。このゲート３２６は、キャップ酸化
物２５２と共に、図２８でそれへ付加された側壁酸化物
領域２５０を有している。ゲート／側壁酸化物構造３２
６、２５０は一対の（ｎ）打込み：燐を用いて行われ
る、ソース／ドレイン領域３２８とソース／ドレイン領
域３２９を形成するための低密度の（ｎ−）打込みと、
砒素を用いて行われる、エリア３３０と３３１を形成す
るための高密度打込み、とを部分的に自己整合とするた
めに使用される。この製造プロセスの最後に、領域３２
８と３２９のゲート３２６下への拡散が行われるが、砒
素で定義された領域３３０と３３１はその場所に留ま
る。最後に、領域３３２がパターン加工され、ホウ素に
よる（ｐ＋）ソース／ドレイン打込み工程の間に、打込
みが行われて（ｐ−）タンク３２４へのバックゲート接
続が生成される。
【０１１５】図２９は低電圧ｎチャネルトランジスタ３
２２の模式的平面図である。ｐタンク境界は３２４で示
されている。ソース／ドレインエリア３２８と３２９
は、２つの側面（領域３２８）または３つの側面（領域
３２９）を分離ＬＯＣＯＳ酸化物２１０によって定義さ
れている。打込み３２８、３２９、３３０、３３１（最
後の２つの領域については図２８を参照、それらは分か
りやすいように、図２９では省略されている）は、ゲー
ト３２６および付随する側壁酸化物領域２５０（図２９
には図示されていない）へ自己整合されている。バック
ゲート拡散３３２は、それの左側をＬＯＣＯＳ酸化物２
１０へ自己整合されている。それの右側はフォトレジス
トを用いて定義されている。ポリ２ゲート３２６はパッ
ド３３４まで延びて、それへは第１の金属層（図示され
ていない）からのコンタクト３３６が形成されている。
第１の金属層はまた、対応するコンタクト３３８を通し
て、ソース／ドレイン領域３２８、３２９およびバック
ゲート接続３３２へもつながれている。
【０１１６】ここで、図３０ないし図３６を参照する
と、本発明を１８ボルトのバックゲートを備えるＮＭＯ
Ｓ電界効果トランジスタ３４０へ適用した場合の製造プ
ロセスが説明されている。トランジスタ３４０は高電圧
ＮＭＯＳトランジスタ１４１と類似のものであって、そ
れらは両方ともＥＥＰＲＯＭ配列への消去電圧またはプ
ログラミング電圧のゲート入力と共に使用される。図３
０は、主要な部分で図７に対応しており、高電圧ｎタン
ク１６８、１６９、１７０、１７１が形成されるのと同
時に形成される高電圧ｎタンク３４２の作製について説
明している。装置エリア３４０の周辺部分は、図７にお
ける低電圧ｎタンクの形成の間、窒化物層１６６によっ
てマスクして覆われており、またタンク３４２はフォト
レジスト層（図示されていない）によってマスクされて
いる。図３１に部分的に示されたように、図８および図
９に示された工程では装置エリア３４０に対して何のプ
ロセス工程も実行されない。従って、図９に対応する図
は省略された。
【０１１７】図３２へ移ると、タンク３４２が窒化物／
酸化物層２０４によって部分的にマスクされ、このマス
クはパターン化されたフォトレジスト層２０６によって
完成する。このフォトレジスト層２０６は、２０８で
“＋”記号で示されたチャネルトップ領域の打込みのた
めに使用される。分かりやすいように、これ以降の工程
では、チャネルストップ領域２０８は図面から省略され
ている。図３３において、分離またはモートの酸化物領
域２１０の選択的な成長が、窒化物／酸化物層（図３２
参照）によって露出されて残された半導体層の表面の部
分に行われる。タンク３４２は、高電圧Ｖｔ調節打込み
を施すために、露出されたままに残される。この後、約
５００オングストロームの厚さの高電圧ゲート酸化物層
２１８の成長が行われる。
【０１１８】図３４で、第２の多結晶シリコン層が堆積
され、ドープされ、パターン加工され、エッチされて、
導体ゲート３４４が作成される。図３５では、キャップ
酸化物層２５２と同じように、側壁酸化物領域２５０が
付加される。キャップ酸化物２５２の形成の後に、（ｎ
−）低密度拡散工程の間に、燐の打込みによってタンク
接続領域３４６が形成される。これは、ドーパントに燐
を用いて行われる。同じマスクが、（ｎ＋）領域３４８
を形成する砒素打込みにも使用される。（ｐ＋）ソース
／ドレイン打込み工程の間に、ソース／ドレイン領域３
５０と３５２が形成され、ゲート３４４に対して自己整
合される。
【０１１９】図３６には装置３４０の模式的平面図が示
されている。装置３４０の模式的な構造からはそれが図
２２および図２９に示されたものと類似しているように
見えるが、このトランジスタ３４０がそれのチャネル両
端間で１８ボルトのＶｄｄを取り扱うことになっている
という事実による寸法上の差異が存在する。ｎタンク境
界３４２は、図２２、図２９に示されたタンク境界より
も、広くかつ深い。モート酸化物２１０のオーバーハン
グはより幅広く、ゲート３４４もまた幅広い。ゲート３
４４はパッド３５４まで延びており、それは適当なコン
タクト３５６によって第１の金属導体へつながれてい
る。前とおなじように、ソース／ドレイン領域３５０
は、それの上側と下側を分離ＬＯＣＯＳ酸化物層２１０
によって、それの左側をフォトレジストによって、また
それの右側を浮遊ゲート３４４およびそれに付随する側
壁酸化物２５０によって（図３５参照）、それぞれ定義
されている。ソース／ドレイン領域３５２は、それの３
つの側面で分離酸化物２１０の端によって自己整合さ
れ、それの左側では側壁酸化物ゲート３４４によって自
己整合されている。バックゲート接続領域３４６はそれ
の３つの側面を酸化物２１０によって定義され、それの
左側はパターン化されたフォトレジストによって定義さ
れている。領域３４６、３５０、３５２と、対応する金
属１導体（図示されていない）との間に、適当なコンタ
クト３５８が形成されている。
【０１２０】次に、図３７ないし図４３へ移ると、バッ
クゲートを有する１８ボルトＮＭＯＳ電界効果トランジ
スタ３６０を製造するための一連の工程が示されてい
る。電界効果トランジスタ３６０は図７−図１３に示さ
れたｎチャネルＦＥＴ１４２と類似している。この１８
ボルトトランジスタはセル１４３（図１３参照）で構成
されているようなＥＥＰＲＯＭセルのＥＥＰＲＯＭ配列
へ高電圧をゲート入力するために有用である。
【０１２１】図７が示している時点までは装置エリア３
６０にはタンクが形成されていないため、この工程列中
には図７に対する図がない。図３７では、高電圧ｐタン
ク３６２が形成されている。チップ２２上の他の場所の
低電圧ｐタンクの打込みを実行するために、この時点で
酸化物層１６４とフォトレジスト層１８８がタンク３６
２をマスクして覆う。図３８では、高電圧ｐタンク３６
２は酸化物層１７８と別のフォトレジスト層１９８によ
ってマスクして覆われたままであり、その状態で縦形Ｄ
ＭＯＳトランジスタ１４７（図９参照）のための深い
（ｐ＋）バックゲート領域２０２が打込みされる。図３
９では、パターン化され、エッチされた窒化物／酸化物
層２０４がそれ自身用いられて、図３９にプラス記号で
示された（ｐ＋）チャネルストップ領域２０８の限界を
定義している。このチャネルストップ領域はこれ以降の
図面には示されていない。図４０で、窒化物／酸化物層
２０４（図３９参照）で覆われずに残されたエピタキシ
ャル層表面のエリアには分離酸化物領域２１０の成長が
行われる。窒化物／酸化物層２０４の剥離の後に、タン
ク３６２上へ高電圧Ｖｔ調節の打込みが行われ、その
後、５００オングストロームの高電圧ゲート酸化物層２
１８の成長が行われる。このあと取り付けられたフォト
レジスト層２２２が、トンネルダイオード打込み領域２
２４（図１１参照）を除いて全チップ表面をマスクして
覆う。
【０１２２】第２レベルのポリ層が堆積され、ドープさ
れ、パターン加工され、エッチされて、図４１の導体ゲ
ート３６４が形成される。図４２では、側壁酸化物領域
２５０とキャップ酸化物層２５２がゲート３６４へ付加
される。次に、比較的低濃度の燐が打込みされて（ｎ
−）領域３６６と３６８が形成され、それらは後にアニ
ールによってゲート酸化物２１８の下へ横方向拡散す
る。（ｎ−）打込み３６６、３６８に使用されたのと同
じマスクを用いて、砒素打込みが行われ、（ｎ＋）領域
３７０、３７２が形成される。最後に、（ｐ＋）ソース
およびドレインの打込みの間に、部分的にはフォトレジ
ストによって定義され、また部分的には分離酸化物２１
０の端へ自己整合されて、ｐタンクコンタクト領域３７
４が打込みされる。
【０１２３】図４３に示された平面模式図で、ｐタンク
３６２の横方向限界は実線の長方形で示されている。フ
ィールド酸化物２１０が、低電圧装置よりも幅広い縁取
りを与えている。同様に、大きい電圧を取り扱うのに十
分なチャネル幅を定義し、ソース／ドレイン領域３６
６、３６８間のパンチスルーを防止するために、ポリゲ
ート３６４は幅広いものとなっている。ソース／ドレイ
ン領域３６８は側面をモート酸化物２１０によって定義
され、残りの側面をゲート３６４によって定義されてい
る。ソース／ドレイン領域３６８は、それの上側、下側
をモート酸化物２１０によってそれの右側をゲート３６
４によって、またそれの左側をパターン化されたフォト
レジストによって、それぞれ定義されている。バックゲ
ート接続領域３７４は、それの３つの側面を分離酸化物
２１０によって、またそれの右側をパターン化されたフ
ォトレジストによって定義されている。バックゲート接
続領域３７４、ソース／ドレイン領域３６６、ソース／
ドレイン領域３６８から、対応する金属１ライン（図示
されていない）へ適当なコンタクト３８０が形成されて
いる。
【０１２４】次に図４４−図５０へ移ると、横方向拡散
ソース／ドレインｎチャネル“金属”酸化物半導体（Ｌ
ＤＭＯＳ）電界効果トランジスタ３８２を製造するため
の一連の工程が示され、それらの工程はここに示された
プロセスに統合される。横形ＤＭＯＳトランジスタ３８
２はまず、図７の高電圧ｎタンク１７０と同時に形成さ
れる高電圧ｎタンク３８４が備えられる。低電圧ｎタン
クの打込みの間、このｎタンク３８４は酸化物層１７８
によってマスクされ、また装置エリアの周辺部分は窒化
物層１６６によって覆われる（図７参照）。この時、中
央タンクエリア３８４はフォトレジスト（図示されてい
ない）が覆う。図４５に進むと、フォトレジスト層１８
８がパターン加工され、他の低電圧ｐタンク１９０−１
９６が打込みされる時に、同時に低電圧ｐタンク３８６
の打込みが行われる（図８参照）。次に、フォトレジス
ト層１８８は剥離され、図４６に示されたように、フォ
トレジストのパターン化された層１９８が深い（ｐ＋）
拡散３８８を定義し、打込みが行われる。図４７で、チ
ャネルストップ２０８のためのマスクを窒化物と酸化物
の層２０４およびフォトレジストの層２０６が提供す
る。このフォトレジスト層２０６はその後剥離され、パ
ターン化され、エッチされた窒化物／酸化物マスク２０
４（図４７および図４８参照）が覆っていない装置エリ
ア３８２の部分に局所的な酸化物２１０の成長が行われ
る。窒化物／酸化物層２０４と酸化物層１６４は次に除
去される。次に、タンク３８４中へ高電圧Ｖｔ調節打込
みが行われる。次に、約５００オングストロームの厚さ
の高電圧ゲート酸化物層２１８の成長が行われる。低電
圧Ｖｔ調節打込みが行われる時と、低電圧ゲート酸化物
２２０（図１１参照）が行われる時には、フォトレジス
ト層（図示されていない）が装置３８２をマスクして覆
うために使用される。フォトレジスト層２２２はトンネ
ルダイオード２２４を定義するようにパターン加工さ
れ、この時には装置エリア３８２上にはそのまま残され
る。
【０１２５】トンネルダイオード打込み工程の後に、図
４９に示されたプロセス段階へ到達する。図４９は、ど
のようにしてポリ２層が堆積され、ドープされ、パター
ン加工され、そしてエッチされて、ゲート酸化物層２１
８の表面上にゲート３９０を作成するかを示している。
図５０において、多結晶シリコンゲート３９０の露出し
た最上部上にキャップ酸化物２５２の成長が行われ、ま
たそれの横方向マージン上には側壁酸化物領域２５０が
形成される。ゲート３９０やＬＯＣＯＳ酸化物領域２１
０の端で定義されないこれらソース／ドレイン打込み領
域の端を定義するためにフォトレジスト層（図示されて
いない）が用いられる。燐を用いて軽くドープされた拡
散領域が次に打込みされて、（ｎ−）領域３９２と３９
４が作られる。これらは、以降でのアニールの間に、元
々の打込み限界から、図示されたように、横方向および
下方へ拡散する。これに続いて砒素の打込みが行われ、
同じソース／ドレイン打込みマスクを用いて領域３９６
と３９８が生成される。
【０１２６】ｐ形ソース／ドレイン打込み段階の間に、
フォトレジスト層（図示されていない）がパターン加工
されて、打込みされたバックゲート接続領域４００の１
つの端が定義される。
【０１２７】ＬＤＭＯＳトランジスタ３８２の模式的な
平面図が図５１に示されている。ｎタンク３８４の打込
み限界が実線の長方形で示されている。ｐタンク３８６
打込み限界は点線で示されている。この打込みマスク３
８６は、能動装置エリアのためのモートを提供するＬＯ
ＣＯＳ酸化物２１０の端部の下へ延びている。深い（ｐ
＋）拡散領域３８８がｐタンク３８６のための打込みエ
リアの左側の部分を占めている。ソース／ドレイン領域
３９２は、それの左側をパターン化されたフォトレジス
ト層（図示されていない）によって、それの上側と下側
をモート酸化物２１０によって、またそれの右側を側壁
酸化物領域２５０（図５１には示されていない）を伴っ
たポリ２ゲート３９０によって、それぞれ定義されてい
る。ソース／ドレイン領域３９４は、それの３つの側面
をモート酸化物２１０によって、またそれの左側をパタ
ーン化されたフォトレジスト層によって定義されてい
る。ポリゲート３９０はパッド４０２まで延びて、第１
の金属（図示されていない）からこのパッド４０２へコ
ンタクト４０４が形成されている。領域４００、３９
２、３９４から、対応する第１レベルの金属ライン（図
示されていない）へ適当なコンタクト４０６が形成され
る。
【０１２８】次に図５２−図５６を参照すると、ここに
述べられた集積化プロセスの間に作製される縦形ｎｐｎ
バイポーラトランジスタ４０８の製造工程における、高
倍率に拡大した断面が引き続く段階において示されてい
る。図５２において、（ｎ−）タンク４１０が示されて
おり、それは他の高電圧ｎタンクと同時に形成される
（図７参照）。図５２に示された時点の最初に、酸化物
層１６４とフォトレジスト層（図示されていない）がｎ
タンク領域４１０をマスクする。窒化物層１６６はパタ
ーン加工され、エッチされて、タンク４１０の打込みが
できるようになっている。この時点で、窒化物層１６６
は低電圧ｎタンク打込み工程（図７参照）用としてパタ
ーン加工され、エッチされている；この時点でフォトレ
ジスト層（図示されていない）が装置エリア４０８をマ
スクして覆っている。図５３に移ると、低電圧ｐタンク
１９０、１９２、１９４、１９６の打込みと同時に行わ
れる（ｐ−）タンク４１２の打込み用に、フォトレジス
ト層１８８が取り付けられ、パターン加工される。高電
圧ｎタンク４１０はｎｐｎトランジスタ４０８のコレク
タを構成し、ｐタンク４１２はそれのベースを構成す
る。
【０１２９】次に続く工程は図５４であり、図９が示す
集積化製造プロセスの間には何も注目すべきことが行わ
れないので図９に対応する図は省略されている。窒化物
／酸化物層２０４とフォトレジスト層２０６が用いられ
てｎタンク４１０を覆い、チャネルストップ打込みが行
われる。形成されるチャネルストップ２０８は図４７に
プラス記号で示されているが、これ以降の図面では省略
されている。トランジスタ４０８に影響を及ぼす次の製
造工程は図１２で表される時点になされるもので、図５
５で示されている。この時点で、窒化物／酸化物マスク
２０４によって露出したままに残された、タンク４１０
と４１２の表面上に局所酸化を用いてＬＯＣＯＳ酸化物
領域２１０が形成される。酸化物領域２１０は図５６に
おいて、ベース、エミッタ、およびコレクタのコンタク
ト領域を自己整合するために使用されるように図示され
ている。チップ２２上の別の場所で行われているＬＤＤ
（ｎ−）ソース／ドレイン打込みの間に、コレクタコン
タクト領域４１４とエミッタ４１６への燐の打込みが行
われる。この直後に、領域４１８と４２０を形成するた
めの砒素の打込みが行われる。次に、チップ２２上の別
の場所でｐ形ソース／ドレイン打込みが行われている間
に、領域４２２のホウ素の打込みが行われる。
【０１３０】縦形ｎｐｎバイポーラトランジスタ４０８
の模式的な平面図が図５７に示されている。高電圧ｎタ
ンクマスク限界が実線の長方形ライン４１０で示され、
対応するｐタンク４１２の限界が破線で示されている。
コレクタコンタクト領域４１４、エミッタ４１６、それ
とベースコンタクト領域４２２はＬＯＣＯＳ酸化物２１
０の横方向端によって定義される。コレクタコンタクト
領域４１４、エミッタ４１６、そしてベース４２２をそ
れぞれ対応する金属１導体（図示されていない）へつな
ぐための適当なコンタクト４２４が形成される。
【０１３１】図５８−図６３は、本発明の集積化プロセ
スに従って製造される高電圧ｐチャネル電界効果トラン
ジスタの高倍率拡大された模式的断面図である。一般的
に４２６で示されたこのトランジスタは、以下により詳
細に説明するように、低減化されたゲート酸化物ストレ
スを有するものである。図８に示された製造プロセスの
対応する段階において、チップ２２のこのエリアには特
に注目すべきことは起こらないため、図８に対応する図
はない。
【０１３２】図５８に示されたように、図７に示された
低電圧ｎタンク１７５、１７６、１７７と同時に、かつ
同じドーパントを用いて、装置エリア４２６の中に低電
圧ｎタンク４２８が形成される。図５９に示された段階
に到達するまでに、装置エリア４２６中へｎタンクを取
り囲むように高電圧ｐタンク４３０が打込みされてい
る。ｐタンク４３０は、それがその中に形成される（ｐ
−）エピタキシャル層２５２と同じ伝導形であるので、
層１５０中に深く形成されるｐタンク４３０の境界は、
点線で示されたように幾分、不確定である。このこと
は、集積化プロセスにおいて作製されるすべてのタンク
で、ドーパント濃度がエピタキシャル層の表面から離れ
るに従って低下することもその理由となっている。ｐタ
ンク４３０の深さは、ｎタンク４２８の深さよりも幾分
深い。
【０１３３】図５９は対応する酸化物層１６４、１７８
と、フォトレジスト層１９８によって覆われたｎタンク
４２８とｐタンク４３０とを示している。フォトレジス
ト層１９８はチップ２２上の別の場所での深い（ｐ＋）
拡散を定義するようにパータン加工されている。
【０１３４】次に図６０を参照すると、パターン化さ
れ、エッチされた窒化物／酸化物層２０４がパターン化
されたフォトレジスト層２０６と共に用いられて、図６
０にプラス記号で示された（ｐ）チャネルストップエリ
ア２０８を定義している。このチャネルストップ領域
は、この系列の以降の図面では省略されている。次にフ
ォトレジスト層２０６は剥離され、窒化物／酸化物層２
０４によって覆われずに残された装置エリア４２６の部
分上にＬＯＣＯＳ酸化物領域２１０と４３２の成長が行
われる。領域４３２は窒化物／酸化物層２０４の左端に
寄って、かつその中に位置していることが望ましい。次
に酸化物層１６６と１７８が除去される。高電圧ゲート
酸化物層２１８の約５００オングストロームの厚さの成
長が、局所的な酸化物領域２１０と４３２によって覆わ
れていないタンク４２８、４３０のエリア上へ行われ
る。高電圧ゲート酸化物層２１８の堆積に続いて、高電
圧ｎタンクＶｔ調節用の打込みが行われる。
【０１３５】次に図６２へ移ると、ポリ２層が堆積さ
れ、ドープされ、パターン加工され、エッチされて、導
体ゲート４３４が作成される。このゲート４３４は、部
分的にはモート酸化物領域４３２上に、また部分的には
酸化物領域４３２の左側のゲート酸化物２１８上に取り
付けられている。
【０１３６】図６３において、側壁酸化物領域２５０が
ゲート４３４の横側に形成され、キャップ酸化物２５２
がそれの上表面上に形成される。次に低密度拡散（ｎ
−）打込み領域がパターン加工され、ソース／ドレイン
領域４３６と４３８を形成する燐の打込みが行われ、最
後は拡散される。同じパターン加工されたフォトレジス
トマスクを用いて、領域４４０と４４２を生成する砒素
の打込みが行われる。パターン化されたフォトレジスト
層（図示されていない）を用いて、（ｐ＋）バックゲー
ト接続領域４４４を形成する（ｐ）形のソース／ドレイ
ン打込みが行われる。
【０１３７】図６４はゲート酸化物ストレスを低減化さ
れたｐチャネル電界効果トランジスタ４２６の模式的平
面図である。バックゲート接続領域４４４の上側、下
側、および左側はモート酸化物２１０の横方向端へ自己
整合されている。バックゲート接続領域４４４の右側は
パターン化されたフォトレジスト層（図示されていな
い）によって定義されており、別のパターン化されたフ
ォトレジスト層がソース／ドレイン領域４３６の左端を
定義している。ソース／ドレイン領域４３６の上側と下
側はモート酸化物２１０の対応する端へ自己整合されて
おり、それの右端はゲート４３４の最も近い側面の側壁
酸化物２５０（図６３参照）へ自己整合されている。ソ
ース／ドレイン領域４３８はモート領域２１０と４３２
の横方向端によって完全に自己整合されている。
【０１３８】図６３と図６４を参照すると、ＬＯＣＯＳ
酸化物領域４３２は、ゲート酸化物破壊の問題を避ける
ために、導体ゲート４３４のドレイン端の下側に位置し
ている。通常の薄い酸化物であれば破ってしまうに十分
な大きい電圧がゲート４３４から（ｎ＋）ドレイン領域
４４２へ現れるであろう。酸化物領域４３２を含めるこ
とによってこの問題を回避することができる。
【０１３９】次に図６５と図６６を参照すると、低減化
されたゲート絶縁体ストレスを有する高電圧パワー電界
効果トランジスタの別の実施例が示されている。図７−
図１２に対応するプロセス工程は、図５８−図６３にお
いて実施された工程に対して単純であると省略されてい
る。
【０１４０】図６５において、ほとんど完成した電界効
果トランジスタ４５２の高倍率に拡大された断面図が示
されている。トランジスタ４２６と同様に、低電圧ｎタ
ンク４５４が打込みされた後に、高電圧ｐタンク４５６
が打込みされる。局所的な酸化物２１０が能動装置エリ
ア４５２のためのモートを定義する。
【０１４１】高電圧ゲート酸化物２１８とＶｔ調節打込
みの後に、一般的に４５８で示されたゲートを構成する
ポリ２層が堆積される。しかし、ゲート４５８のブラン
ケット（ｂｌａｎｃｋｅｔ）ドーピングの代わりに、そ
れの区分４６２をパターン化されたフォトレジストなど
のマスクで覆って、ゲート４５８の区分４６２に燐ドー
パントがドープされないようにする。ゲート４５８の残
りの区分４６０はＰＯＣｌ3 ドーピング工程の間に燐を
ドープされる。次にゲート４５８がエッチ工程において
定義される。
【０１４２】ゲート４５８を形成する別の方法は、ＰＯ
Ｃｌ3 ポリドーピング工程の間、それを完全にマスクし
て覆って、その代わり（ｎ＋）ソース／ドレイン打込み
工程においてゲート４５８をドープするものである。こ
の別の実施例では、（ｎ＋）ソース／ドレインマスクが
ポリゲート４５８の部分４６２を覆うところまで延びて
おり、一方、部分４６０は露出されたままで、燐および
砒素のドーパントを受け入れるようになっている。真性
の、すなわち未ドープの部分４６２は絶縁体として働
く。
【０１４３】ゲート４５８の完成時、またはその後に、
エピタキシャル層１５２中へ（ｎ＋）ソース／ドレイン
領域４６４と４６６の打込みが行われる。この工程で用
いられるマスクは、ソース領域４６４の最終的な左端の
位置を制御するであろう。ドレイン領域４６６はモート
酸化物２１０および側壁酸化物２５０の端へ自己整合さ
れるか、または適当なパターン化されたフォトレジスト
層によってゲート４５８から間隔を置いて配置されるこ
とができる。図６５はゲート４５８から離して打込みさ
れるソース／ドレイン４６６の場合を示し、他方、図６
６はゲート４５８へ自己整合された打込み領域４６６を
示している。
【０１４４】打込み４６４と４６６は燐で行われるが、
この原子は以降の熱工程の間に、それらの打込み直後の
位置から横方向へかなり大きい距離、拡散する。燐打込
み４６４と４６６に続いて、対応する（ｎ＋）領域を形
成する砒素打込み４６８と４７０が行われる。砒素イオ
ンは燐と同程度には動き易くはないが、（ｎ＋）ソース
およびドレイン領域へ向かって傾斜した分布を与える。
【０１４５】バックゲート接続としてｐタンク４５６に
コンタクトするために使用される（ｐ＋）領域４７２を
定義するために次のマスクが用いられる。
【０１４６】図６６は装置４５２の平面図であり、図６
５は、本質的に図６６のライン１４ｇ−１４ｇに沿って
取った断面図である。モート酸化物２１０は、バックゲ
ート接続領域４７２の上側、下側、そして左側を定義
し、ソース領域４６４の上側と下側を定義し、更にドレ
イン領域４６６の上側、下側、そして右側を定義する。
図６３と図６４に示された対応する装置と異なり、ゲー
ト４５８の下側には厚い酸化物はない。ゲート４５８の
ドープされた部分４６０はパッド４７４まで延び、そこ
において適当なコンタクト４７６によって第１金属から
の接続が形成される。コンタクト４７８はトランジスタ
４５２の端子を装置外部の点へ接続するために用いられ
る。
【０１４７】すこし図６５へ戻ると、真性ポリゲート領
域４６２は絶縁体として働くので、それの電位はゲート
／ドレイン電位が変化すると共に変化するであろう。ゲ
ート酸化物層２１８の領域４８０は、通常の（ドープさ
れたゲートを備えた）トランジスタではゲート酸化物を
破壊するような高い電界を印加することができる。しか
し、未ドープのゲート部分４６６はドレイン４６６へ容
量的にしかつながっておらず、またドープされたゲート
部分４６０へ高抵抗の接触をしているので、部分４８０
における電圧は酸化物破壊電圧よりも低くできる。フィ
ールド酸化物領域４３２の場所に未ドープゲート部分４
６２を配置することは（図６３参照）、トランジス４５
２が占有するエリアを小さくし、従ってチップ２２の面
積当たりの電力効率を高める。更に、ゲート４５８全体
の下に薄い酸化物２１８を形成するので、トランジスタ
４５２の相互コンダクタンスは高いものになる。このト
ランジスタ４５２は、電圧調整器５８中のトランジスタ
や、１２ボルトの電池電圧に直接曝されるその他のマイ
クロコントローラ部品のような、自動車のマイクロコン
トローラに特に有用である。それはこのトランジスタが
自動車の電源でしばしば発生する６０ボルトの過渡的電
圧に耐えるのに、より適しているからである。
【０１４８】ここで図６７および図６８を参照すると、
一般的に６００で示された別の絶縁された電界効果トラ
ンジスタが示されている。トランジスタ６００は、図５
８−図６４に示されたそれと幾分、類似している。この
トランジスタ６００は、電界効果トランジスタ４２６の
ｐチャネル版である。図７−図１２に対応する断面図
は、図５８−図６２とほとんど類似であることから、省
略されている。図６７に示された高倍率拡大された模式
的断面図は図１３に対応しており、図６８は同じセルの
平面図である。図６７は、本質的に図６８のライン６７
−６７に沿って取られたものである。図５８−図６４に
示されたセル４２６と同様に、電界効果トランジスタ６
００は自動車電子システムにおいて普通に経験するよう
な６０ボルトの過渡電圧に対する強化された裕度を有し
ており、それはこのセル６００のゲート絶縁体２１８が
電圧に曝された場合に低減化されたストレスを有するた
めである。
【０１４９】高電圧ｎタンクの打込みの間に、装置エリ
ア６００中でも高電圧ｎタンク６０２が打込みされる。
この後、順当であれば、低電圧ｐタンク６０４の打込み
が行われ、このｐタンク６０４は高電圧ｎタンク６０２
のエリアを、中心をすこしずらして占有する。高電圧ｎ
タンク６０２は、チップ２２上の他の高電圧ｎタンクに
対してＶｔ調節打込みが行われている間に、高電圧Ｖｔ
調節打込みが施される。
【０１５０】ｎタンク６０２の周辺に適当なチャネルス
トップ領域（図示されていない）が打込みされる。窒化
物／酸化物マスク２０４（例えば、図６０を参照）がパ
ターン加工され、エッチされて、タンク６０２と６０４
の中に露出された中央エリアを残す。続いて局所的な酸
化工程が行われると（図１１、図６１参照）、望ましく
は（ｐ−）タンク６０４の境界の右側に位置する比較的
厚い中央酸化物領域６０６の成長が、モート酸化物２１
０の成長時に行われる。
【０１５１】高電圧ゲート酸化物層２１８の成長が、タ
ンク６０２，６０４の残っている露出表面に行われる。
次に、導電性ポリ２ゲート６０８が堆積、ドープ、パタ
ーン化、エッチされて、図示されたような導電性ゲート
構造６０８が得られる。導電性ゲート６０８は酸化物島
６０６の横方向マージン６０９と交差し、それの表面６
１１上をかなりの距離、延びている。導電性ゲート６０
８の別のかなり広い部分がタンク６０２を横切って（ｐ
−）タンク６０４の最も左の横方向マージンの先まで延
びている。
【０１５２】集積化プロセスで作られる別の装置に関し
て既に述べたように、側壁酸化物２５０とキャップ酸化
物２５２が付加される。（ｎ＋）ソース／ドレイン領域
の打込みの間に、フォトレジスト層（図示されていな
い）が用いられて、低密度（ｎ−）拡散６１２の望まし
くは燐の打込み右側限界を定義する。この後、砒素の
（ｎ＋）打込み６１０が行われる。領域６１０と６１２
は（ｎ−）タンク６０２へのバックゲート接続を構成す
る。（ｐ＋）ソース／ドレイン打込み工程において、フ
ォトレジスト層（図示されていない）が用いられて、ソ
ース領域６１４の最も左側の横方向マージンを定義す
る。ソース領域６１４とドレイン領域６１６の残りの横
方向マージンは、（側壁酸化物２５０によって増大し
た）導電性ゲート６０８の最も左の横方向マージンへ自
己整合されるか、または酸化物島６０６とモート酸化物
２１０の対応する横方向マージンへ自己整合されてい
る。
【０１５３】図６８は電界効果トランジスタ６００の模
式的平面図である。導電性ゲート６１８はストライプ６
０６（本質的にライン６７−６７ｇに沿って取られた断
面図に島として現れるように）、または酸化物の最上面
上へ上方に延びている。（ｎ＋）バックゲート接続６１
２の上側、下側、左側は、モート酸化物２１０によって
定義される。右側マージンはパターン化されたフォトレ
ジスト層（図示されていない）によって定義される。
（ｐ＋）ソース領域６１４の上側、下側のマージンはモ
ートは酸化物２１０によって定義され、それの左側境界
はフォトレジストのパターン加工された（ｐ＋）ソース
／ドレイン拡散層（図示されていない）によって定義さ
れ、それの最も右の境界は導電性ゲート６１８の左マー
ジンへ自己整合されている。（ｐ＋）ドレイン領域６１
６はそれのすべての側面でモート酸化物２１０とそれの
延長へ自己整合されている。導電性ゲート６０８はｎタ
ンク６０２の境界を越えてパッド６１８まで延長され、
適当なコンタクト６２０が金属１（図示されていない）
からゲート６０８へ形成されている。また、各種の金属
１導体から打込み領域６１２，６１４，６１６へのコン
タクト６２２が形成されている。
【０１５４】ドレイン拡張電界効果トランジスタに関連
して中央酸化物ストライプおよび制御ゲートの未ドープ
部分が示されているが、ゲート酸化物ストレスを低減す
るこれらの方法は、通常的ではない高電圧に曝される任
意の電界効果トランジスタに適用できる。
【０１５５】図６９および図７０は、ここに述べられる
集積化プロセスに従って作製されるｎチャネル縦形ＤＭ
ＯＳトランジスタの高倍率に拡大された模式的断面およ
び平面図である。図７−図１２に対応する図面は、既に
述べた他の装置に対する同様な製造工程に比べてほとん
ど単純であるので、省略されている。図６９は図１３に
対応しており、本質的に図７０のライン６９−６９に沿
って取られたものである。
【０１５６】図７に示された（ｎ＋）埋め込み層１５４
の形成と同時に、（ｎ＋）埋め込みソース／ドレイン領
域６２５が形成される。（ｎ＋）埋め込み層６２５の最
上部の上に第２の（ｐ−）エピタキシャル層１５６が形
成される。この装置６２４のためのエピタキシャル層１
５６の表面へ（ｎ−）高電圧ｎタンク６２６が打込みさ
れる。次に、深い（ｎ＋）拡散６２８が行われて、（ｎ
＋）埋め込み層６２５を装置６２４の外部の点へつな
ぐ。
【０１５７】高電圧（ｐ−）タンク領域６３０がパター
ン化されたフォトレジスト（図示されていない）によっ
て定義され、エピタキシャル層１５６中へ打込みされ
て、それが（ｎ−）タンク６２６によって取り囲まれる
ように形成される。（ｐ−）タンク６３０は（ｎ−）タ
ンク６２６の表面の左側部分を占める。次に、深い（ｐ
＋）拡散６３２が、望ましくは（ｐ−）タンク６３０を
完全に通して延びるように、（ｐ−）タンク６３０中へ
打込みされる。これによって形成された深い（ｐ＋）領
域６３２は、（ｐ−）タンク６３０によって形成される
チャネル領域のコンダクタンスを制御するバックゲート
として働く。
【０１５８】後に打込みされてトランジスタ６２４を隣
接する装置から分離するための、各種ソース／ドレイン
領域用モートを定義するために、装置６２４の周辺に局
所的な酸化物２１０の成長が行われる。トランジスタ６
２４に加えられるであろう高電圧ストレスを取るため
に、約５００オングストロームの厚さのゲート酸化物２
１８の成長が行われる。高電圧Ｖｔ調節打込みの後、チ
ップ２２上の他のほとんどの装置のための制御ゲートと
して使用されるポリ２層が堆積され、ドープされ、パタ
ーン化され、エッチされて、（ｎ−）タンク６３０の右
方向マージンを越えて延びる制御ゲート６３４が形成さ
れる。制御ゲート６３４のかなり広い部分が（ｎ−）タ
ンク６２６および（ｐ−）タンク６３０の両方の上に位
置している。
【０１５９】側壁酸化物領域２５０とキャップ酸化物２
５２の付加の後に、ソース領域６３６を形成するため
に、制御ゲート６３４が、望ましくは燐の低密度打込み
６３６を部分的へ自己整合するために使用される。この
時、（ｎ−）コンタクト領域６３８が深い（ｎ＋）領域
６２８に接触するように形成される。
【０１６０】この直後に、（ｎ−）領域６３６と６３８
の自己整合されていない端を定義するために使用された
同じマスクを用いて、砒素の打込みが行われる。砒素の
第２の（ｎ＋）打込みが行われて、領域６４０と６４２
が形成される。低密度拡散領域６３６を形成するために
使用された燐は外側へ拡散して、図示された境界が得ら
れる。領域６３８を定義するために使用された燐も同様
であるが、しかしこの場合には、ドーパントの付加的な
部分が深い（ｎ＋）コンタクト領域をより導電的にする
だけである。領域６３８と６４２の最も右の端はモート
酸化物２１０の横方向マージンへ自己整合されている。
【０１６１】（ｎ＋）ソース／ドレイン打込みに続い
て、（ｐ＋）打込み領域がフォトレジストを用いてパタ
ーン化され、部分的にモート酸化物２１０の左側内部マ
ージンへ自己整合されて打込みされる。これによってバ
ックゲートコンタクト領域６４４が作成される。
【０１６２】図７０はトランジスタ６２４の模式的平面
図であり、図６９は図７０のライン６９−６９に沿って
取られた断面図である。ｎタンク拡散６２６が取り囲む
実線の長方形ラインによって示されている。（ｎ＋）埋
め込み層６２５の左右の限界は点線と破線で示されてい
る。埋め込み層６２５の上下の限界は、高電圧ｎタンク
６２６の対応する限界と同じに選ぶことができるか、ま
たは本質的に同じである。（ｐ−）タンク６３０の横方
向限界は完全に（ｎ−）高電圧タンク６２６の内側にあ
って、図７０には点線で表されている。深い（ｎ＋）拡
散６２８はポリ２ゲート６３４の右側に長い長方形で表
されている。深い（ｎ＋）拡散６２８の左側マージンは
また、（ｎ＋）コンタクト領域６３８の左側マージンで
もあるので、後者は図７０には示されていない。深い
（ｐ＋）領域６３２は、（ｐ＋）コンタクト領域６４４
のそれらと同様の打込み限界を有している。しかし、既
に述べたように、深い（ｐ＋）領域６３２はモート酸化
物２１０の形成に先だって打込みされ、その間に、コン
タクト領域６４４がそれの上側、下側、そして最も左端
をモート酸化物２１０の横方向端へ自己整合された形で
打込みされる。ソース／ドレイン領域６３６も同様に、
それの上側、下側の端をモート酸化物２１０の端へ自己
整合され、それの右端を側壁酸化物２５０で増大した導
電性ゲート６３４の端へ自己整合される（図６９参
照）。深い（ｎ＋）コンタクト領域６３８と６４２はそ
れらの上側、下側、そして右側側面をモート酸化物２１
０の適切な横方向マージンへ自己整合される。
【０１６３】トランジスタ６２４を構築するために使用
される製造工程順は、（ｎ＋）ソース／ドレイン領域６
４０中の砒素の高濃度ドーピングを許容する。従来の技
術は等価な（ｐ−）タンク６３０の打込みを自己整合す
るために導電性ゲート６３４を使用している。しかし、
領域６３６を形成する燐はシリコンエピタキシャル層中
の、より重い原子よりも速く拡散するので、ここに用い
られる（ｎ＋）ドーパント濃度で装置を得ることは難し
い。従って、従来の装置では（ｎ＋）領域は、より少な
いドーパントを含むものである必要があり、従ってより
導電性に劣り、装置の抵抗を増大させ、チップ面積当た
りのトランジスタが占める面積の効率を低下させる。
【０１６４】導電性ゲート６３４はパッド６４６まで延
ばされて、パッド６４６から金属１導体（図示されてい
ない）へ適当なコンタクト６４８が形成される。コンタ
クト６５０もまた、適当な金属１導体（図示されていな
い）から（ｐ＋）バックゲート接続領域６４４、ソース
／ドレイン領域６３６、そして深い（ｎ＋）コンタクト
領域６３８へ形成される。
【０１６５】非スタックＥＥＰＲＯＭセル ここに述べた集積化プロセスによって二重レベルポリの
ＥＥＰＲＯＭセルも製造できる。それらのセルは図１３
中のＥＥＰＲＯＭセル１４３のやり方に従って、ＦＡＭ
ＯＳ ＥＰＲＯＭセル１４９におけるように、多結晶シ
リコンの第２レベルの存在に関して修正を施すことによ
って、製造できる。制御ゲートポリ層が後に浮遊ゲート
ポリを覆って重ねられる場所では、既に“スタック”エ
ッチが行われて、ポリ１およびポリ２層と窒化物／酸化
物絶縁層の横方向端を一遍にエッチしている。しかし、
従来の“スタック”ＥＥＰＲＯＭセルに関しては、特定
の製造上の問題が生じている。従って、本明細書はマイ
クロコントローラ等のためのここに述べられる集積化プ
ロセスによって製造されたもののように非常に高い信頼
性を有する“非スタック”セルの製造についても説明す
る。
【０１６６】図７１は、一般的に６５２で示された“ス
タック”ＥＥＰＲＯＭセルの模式的回路図である。列電
圧接続６５４から高濃度にドープされた打込みライン６
５６が行トランジスタ６５８の第１の端子へつながれて
いる。この行トランジスタのゲート６６０は導電性ポリ
行ライン６６２によって形成される。行トランジスタ６
５８の第２の端子からセンストランジスタ６６６の電流
経路端子へ第２の高濃度にドープされた導電性打込みラ
イン６６４が走っている。センストランジスタ６６６の
チャネルは、部分的に、第１レベルポリ浮遊ゲート６６
８と第２レベルポリのセンスライン６７０の状態によっ
て制御される。高濃度にドープされた打込み領域６７２
はセンストランジスタ６６６の第２の電流経路を仮想ア
ースへつなぐ。
【０１６７】高濃度にドープされた打込み領域６６４は
またトンネルダイオード６７４の一部を構成する。薄い
トンネリングウインドウ（図７１には示されていない）
が高濃度にドープされた拡散領域６６４を浮遊ゲート６
６８から分離している。センス導体６７０は、制御ゲー
トとして機能し、また１８ボルトのような適当なプログ
ラミング電圧を運んで、浮遊ゲート６６８をプログラム
するように動作する。
【０１６８】図７２は一般的に６７６で示された“非ス
タック”ＥＥＰＲＯＭセルの模式的電気回路図である。
列電圧接続６７８から行トランジスタ６８２の第１の電
流経路へ高濃度にドープされた打込み領域６８０が走っ
ている。行トランジスタのゲート６８４は多結晶行ライ
ン６８６によって形成される。第２の高濃度にドープさ
れた打込み領域６８８が行トランジスタ６８２の第２の
電流経路端子をトランジスタ６９０の第１の電流経路へ
つないでいる。高濃度にドープされた拡散領域６８８は
また、一般的に６９２で示されたトンネルダイオードの
一部を構成している。トランジスタ６９０，６９６，７
００は単一のセンストランジスタチャネル領域の異なる
部分であり、トランジスタ６９０と７００のコンダクタ
ンスは第２レベルポリのセンスライン７０６によって制
御され、またセンス専用のトランジスタ６９６のコンダ
クタンスは第１レベルポリの浮遊ゲート７０８によって
制御されている。最後の高濃度にドープされた打込み領
域７０２は第４のトランジスタ７００の第２のソース／
ドレイン領域を仮想アース源７０４へつないでいる。
【０１６９】トンネルダイオード６９２中の薄いトンネ
リングウインドウ（図示されていない；図７５参照）上
に第１レベルポリの浮遊ゲート７０８が更に取り付けら
れる。トンネルダイオード６９２中の第１レベルポリの
導体７０８の上に第２レベルポリのセンスラインまたは
制御ゲート７０６が取り付けられる。制御またはセンス
ライン７０６上への適当なプログラミング電圧の印加に
よって、高濃度にドープされた打込み領域６８８から薄
いトンネリングウインドウを通しての電子のファウラー
・ノルトハイムトンネリングによって第１レベルポリの
導体７０８がプログラムされる。
【０１７０】“スタック”セルの模式的平面図が図７３
に示されている。図７３と図７５には、金属１構造が太
い鎖線の外形で示され、ポリ２導体が斜線の影を付けて
示され、ポリ１の導体の横方向マージンが太い破線によ
って示され（ポリ２の導体の横方向マージンと一致しな
い場所で）、高濃度にドープされたエピタキシャル領域
の境界は細い破線で示され、ファウラー・ノルトハイム
トンネリングウインドウのマージンは厚いストライプの
影を付けた長方形で示されている。金属１導体７１０は
太い鎖線の外形で示され、図７３中を通って、適当なコ
ンタクト６５４を介して高濃度にドープされた領域６５
６へつながっている。望ましくは、ＥＥＰＲＯＭセル６
５２は（ｐ）形材料でできており、ここの例では、高濃
度にドープされた領域６５６，６６４，６７２は（ｎ
＋）である。行トランジスタ６５８は、第１のソース／
ドレイン領域としての領域６５６および第２のソース／
ドレイン領域としての領域６６４から形成されている。
行導体６５２のマージンに隣接するソース／ドレイン領
域６５６，６６４の横方向端はそれらの半導体層中への
打込みにおいて自己整合されている。５００オングスト
ロームのゲート酸化物（図示されていない）が用いられ
て、トランジスタ６５８と６７２のポリ導体を、それら
の下側に形成されたチャネルから分離している。
【０１７１】高濃度にドープされた領域６５６，６６
４，６７２は、それに重なるポリ導体によって定義され
ていない場所で、モート酸化物２１０によって定義され
た横方向マージンを有している。（ｎ＋）領域６６４
は、それの横方向マージン内で、それの表面上に薄いト
ンネル酸化物ウインドウ７１２を含んでいる。トンネル
ウインドウ７１２内へ、浮遊ゲート６６８を高濃度にド
ープされた領域６６４から分離するために約９０オング
ストロームのトンネル酸化物の成長が行われる。
【０１７２】浮遊ゲート導体およびセンス導体６７０は
スタックエッチ期間に作られた、ほとんど同一の横方向
マージンを有する。これの例外は浮遊ゲート導体７６８
の右側横方向マージン７１４と左側横方向マージン７１
６である。これらはスタックエッチの前のエッチによっ
て定義される。さもなくば、浮遊ゲート６６８と制御ゲ
ート６７０の横方向マージンは正確に一致する。浮遊ゲ
ート６６８と制御ゲート６７０の両者はファウラー・ノ
ルトハイムトンネリングウインドウ６７４上へ指構造７
１８の形に広がる。制御ゲート６７０と浮遊ゲート６６
８の両者はセンストランジスタ６６６の上に広がる。
（ｎ＋）領域６６４と６７２はセンストランジスタ６５
６のためのソース／ドレイン領域を形成する。高濃度に
ドープされた領域６７２は適当なコンタクト７２０を介
して、金属１の仮想アース導体７２２へ接触しており、
仮想導体は、列電圧導体と同じように、図７３中を縦方
向に走っている。（ｐ＋）フィールドプレート領域７２
４はコンタクト７２６を通してフィールドプレート導体
７２８へつながれており、このフィールドプレートは導
体７１０と７２２と同じように、縦に走っている。
【０１７３】一般的に６７６で示された非スタックセル
の高倍率拡大された模式的平面図が図７５に示されてい
る。金属１列導体７３０が図７５中を縦に走っており、
望ましくはコンタクト６７８を通して（ｎ＋）高濃度に
ドープされた領域６８０へつながれている。高濃度にド
ープされた領域６８８と６８０は行トランジスタ６８２
の対向するソース／ドレイン領域を形成し、それのコン
ダクタンスは、図７５中を水平に走る第２レベルポリの
行導体６８６によって制御され、３５０−５００オング
ストロームの酸化物のようなゲート絶縁体層によって半
導体表面から分離されている。高濃度にドープされた領
域６８８の横方向マージンの中にはファウラー・ノルト
ハイムトンネリングウインドウ７３２があって、その中
には、ここに述べられた集積化プロセス（図１３参照）
でのトンネル酸化物２２６成長時に、約９０オングスト
ロームの厚さのトンネル酸化物の成長が行われる。高濃
度にドープされた領域６８８と７０２はセンストランジ
スタ６９６のための対向するソース／ドレイン領域を形
成する。平面図で、制御ゲートまたはセンスライン７０
６は浮遊ゲート７０８の上に完全に重ねて取り付けられ
るが、スタックセル６５２とは異なって、浮遊ゲート７
０８の横方向マージンは何等、共有しない。浮遊ゲート
７０８の指構造７３４はファウラー・ノルトハイムトン
ネリングウインドウ７３２上に広がっている。指構造７
３４は浮遊ゲート７０８の主要部７３６へつながり、例
示された実施例では浮遊ゲート７０８は指構造７３８の
左方向へ広がり、センストランジスタ６９６のコンダク
タンスを制御する。指構造７３４および指構造７３８は
本質的に互いに間隔を置いて配置されており、それによ
ってトンネルダイオード領域９２がトランジスタ６９６
のチャネル領域から分離している。
【０１７４】制御ゲート／センスライン７０６は浮遊ゲ
ート７０８に倣って指形状のものである必要はないの
で、それの横方向マージンは対応する指形状をなにも取
らない。浮遊ゲート７０８が高濃度にドープされた領域
６８８または７０２上に取り付けられているところの各
点において、制御ゲート７０６が浮遊ゲート７０８を覆
っている。ファウラー／ノルトハイムトンネリングウイ
ンドウ７３２の広い部分は制御ゲート７０６によって覆
われている。指構造７３８が制御ゲート７０６によって
覆われていることによってセンストランジスタ６９６の
それぞれの側にトランジスタ６９０と７００が形成され
ることになる。
【０１７５】高濃度にドープされた領域７０２はコンタ
クト７０４を通して仮想アース導体７４０へつながれて
いる。（ｐ＋）フィールドプレート領域７４２がコンタ
クト７４４を通して、図７５において導体７４０と７３
０と共に縦方向に揃った金属１フィールドプレート導体
７４６へつながれている。行およびセンス導体６８６お
よび７０６は図７５中で一般的に水平方向に取り付けら
れている。
【０１７６】ここで、図７６を参照すると、図７５のラ
イン２０ｇ−２０ｇに沿って取られた模式的断面図が示
されている。図７６は主集積化プロセスの図１３に対応
し、以下に述べるように、付加的なＢＰＳＧと金属１層
を付加されている。図７−図１２に対応する図は、他の
装置に関して既に述べた集積化プロセスの工程の説明に
ほとんど重複するので、省略した。
【０１７７】集積化プロセスを非スタックＥＥＰＲＯＭ
セル６７６へ適用する場合の注目点は以下のことであ
る。高電圧（ｐ−）タンク７４８が、セル６７６のソー
ス／ドレインおよび打込みされたダイオード領域を含む
ように打込みされる。その他の装置のための他のタンク
や深い拡散が集積化プロセスで形成された後に、モート
パッド酸化物およびモートパッド窒化物（図示されてい
ない；例えば図１０中の層２０４参照）が堆積され、パ
ターン化され、エッチされる。フォトレジスト層（図示
されていない）が取り付けられ、パターン化されて、セ
ル６７６の周辺で行われるチャネルストップ打込み（図
示されていない）を定義する。チャネルストップフォト
レジスト層が剥離された後に、エピタキシャル層１５２
の表面上の窒化物／酸化物層２０４（図示されていな
い）によってマスクされていない場所にＬＯＣＯＳ酸化
物２１０の成長が行われる。
【０１７８】この後、ｐタンク７４８中に、少なくとも
トンネルダイオードウインドウ７３２となるべきエリア
を取り囲む領域にダミー酸化物（図示されていない）の
成長が行われる。このダミー酸化物（図示されていな
い）を通して、例えば、約１００ｋｅＶの打込みエネル
ギーの約５．０×１０14イオン／ｃｍ2 のドーズの燐
で、トンネルダイオード打込みが行われる。この打込み
の際に、ダイオード領域７５０が形成される。ダイオー
ド領域７５０は高濃度にドープされた領域６８８とつな
がっている。次にダミー酸化物（図示されていない）は
エッチして取り除かれる。露出した半導体エピタキシャ
ル層の表面上に、例えば３５０オングストロームの厚さ
にセンストランジスタゲート絶縁体層の成長が行われ
る。次に、このセンストランジスタゲート酸化物はエリ
ア７３２から剥離され、エリア７３２内に約９０オング
ストロームの厚さの薄いトンネル酸化物の成長が行われ
る。
【０１７９】その後、例えば図１１に示されたＦＡＭＯ
Ｓ ＥＥＰＲＯＭ１４９の第１レベルポリ層の堆積の間
に、セルエリア６７６中に第１レベルポリが堆積され
る。この第１レベルポリ層はパターン化され、エッチさ
れて、浮遊ゲート７０８が形成され、それの指構造７３
４をトンネル酸化物ウインドウ７３２上に含み、センス
トランジスタ（図７６に取られた断面には示されていな
い）上に広がる指構造７３８を含むように作られる。次
に、中間レベルの窒化物および酸化物層７５２が浮遊ゲ
ート７０８の露出表面上に形成される。行トランジスタ
６５８用の高電圧ゲート酸化物の成長が行われる。高電
圧ゲート酸化物２１８の成長は約５００オングストロー
ムの厚さに行われる。ここにおいて、セル６７６は高電
圧ｐタンクしきい値調節打込みの準備ができており、そ
の打込みは指構造７３４によってマスクされていないｐ
タンク７４８の部分へ行われる。
【０１８０】次に、第２レベルポリ層が堆積され、ドー
プされ、パターン化され、エッチされて、行導体６８６
と制御ゲート７０６を定義する。しかし、セル６７６
は、例えば図１２に１４９で示されたＦＡＭＯＳ ＥＰ
ＲＯＭセル（もし同じチップ上に存在すれば）へ施され
る任意のスタックエッチからマスクで覆われている。
【０１８１】第２レベルポリゲート６８６と７０６の露
出表面に側壁酸化物２５０とキャップ酸化物２５２が付
加される。その後、燐と砒素の打込みが行われて、（ｎ
＋）ソース／ドレイン打込み工程の間に、（ｎ＋）ソー
ス／ドレイン領域６８０と６８８が形成される。平滑な
ホウ素燐珪酸ガラス（ＢＰＳＧ）層７５４が次に、チッ
プ２２の表面上に堆積される。コンタクト７４４および
７０４の形成と同時に（図７５参照）、ＢＰＳＧ層７５
４中にソース／ドレイン領域６８０へコンタクト６７８
が開けられる。チップ２２の表面上へチタンタングステ
ン合金の堆積とそれに続くアルミニウム銅合金の堆積が
行われる。この金属１層は次に、パターン化され、エッ
チされて、なかでも列導体７３０を形成する。
【０１８２】図７４は、本質的に図７３のライン１９ｇ
−１９ｇに沿って取られた断面図であり、“スタック”
ＥＥＰＲＯＭセルプロセスにおいて発生する問題を示し
ている。多結晶シリコンの２つのスタックエッチは両方
の層をエッチしなければならない。しかし、層６６２の
ような単一の多結晶シリコン層へスタックエッチを適用
した場合は、一般的に７５６と７５８で示された望まし
くないトレンチがエッチされた多結晶シリコン導体６６
２のいずれかの側に発生する。これらのトレンチの存在
は“スタック”ＥＥＰＲＯＭセルの高い故障率の原因と
なる。図示の例では、ソース／ドレイン領域６５６はト
レンチ７５６によってほとんど消失しており、列導体７
１０が（ｐ−）タンク７６０へ直接コンタクトを形成し
ている。トレンチ７５８はソース／ドレイン領域６６４
を切断し、等価的に行トランジスタ６５８を分離してい
る。従って、セル６５２はもはや、プログラミングまた
は読み出しのために選ばれることはない。
【０１８３】“非スタック”ＥＥＰＲＯＭセル６７６の
書き込み、消去、読み出しの各モードに対するバイアス
条件を次の表に示す：
【表１】 モード 行 センス 列 仮想アース 書き込み ＶPP ＶPP ＶSS 浮遊状態 消 去 ＶPP ＶSS ＶPP 浮遊状態 読み出し ＶDD ＶREF センスアンプへ ＶSS
【０１８４】典型的なＶPPは１８ボルトのオーダであ
り、ＶSSは０ボルト、ＶDDは５ボルト、そしてＶREF は
２ないし２．５ボルトである。
【０１８５】フィールドプレート７２４（図７３）と７
４２（図７５）は高電圧分離のために使用される。
【０１８６】図７５を参照すると、制御ゲート７０６用
として示されているポリ２層がポリ１浮遊ゲート７０８
を覆うため、この重なりの設計基準はポリ１端が決して
露出されないようなものでなければならない。図７５に
示された非スタックセルはチップ２２上でスタックセル
６５２（図７３）とほぼ同じ面積を占める。
【０１８７】図７４に戻って、トレンチ７５６と７５８
は第２ポリエッチの結果の生成物である。トレンチ７５
６と７５８の深さは直接制御することはできず、ドープ
されたシリコンとドープされないシリコンとのエッチ選
択比、ポリ１層６６２のオーバーエッチの割合、任意の
ウエハ上でのエッチングの均一性、そしてエッチングシ
ステムの化学反応に対する“負荷”となる傾向を持つエ
ッチされる物質の密度、に依存して変化する。これらの
トレンチの深さが直接制御できないので、それらの製品
の信頼性に対する影響は定量化できない。金属または保
護被覆が列コンタクト６５４中でクラックを発生するこ
との可能性が、同様のセル配置を用いたメモリ製品に対
する格付け故障によって実証された。その製品は金属が
列コンタクトにおいて亀裂を生じたことで持ち上げ試験
に失敗した。図７５６と図７６に示された非スタックセ
ルは、浮遊ゲート７０８を熱酸化物キャップ２５２のみ
で覆うのでなく、ポリ２制御ゲートがすべての側面でポ
リ１浮遊ゲート７０８を覆っている点で、スタックセル
よりも優れている。これは浮遊ゲート７０８のプログラ
ム保持力を増大させる。制御ゲート７０６による下層の
浮遊ゲート７０８の保護もまた、浮遊ゲート７０８がキ
ャップ酸化物２５２を生成するキャップ酸化の前にチッ
プ２２に与えられるＨＦ浸洗から保護されるということ
で、製造の信頼性を向上させる。
【０１８８】図７７−図８１は、ここに述べられる集積
化プロセスに従って作製される縦形ｎｐｎトランジスタ
の高倍率拡大された模式的断面図である。このプロセス
製造工程と最終的な構造は、図５２−図５７に示された
横形ｎｐｎトランジスタと類似している。
【０１８９】例えば縦形ＤＭＯＳトランジスタ１４７の
ためとしての、（ｎ＋）埋め込み層の形成時に、（ｐ
−）エピタキシャル層１５２の最上部の上に（ｎ＋）埋
め込み層７７２の成長が行われる。（ｎ＋）埋め込み層
７７２の形成の後に、（ｐ−）エピタキシャル層１５６
によって単結晶半導体材料が完成する。
【０１９０】次に、高電圧ｎタンク７７４が、窒化物／
酸化物マスク１６６によって定義されて、エピタキシャ
ル層１５２へ中へ打込みされる。この高電圧ｎタンク７
７４は、（ｎ＋）埋め込み層７７２を除いて残りの構造
を含む。その後、深い（ｎ＋）拡散７７６が形成され
て、（ｎ＋）埋め込み層７７２を電気的に装置７７０外
部の点へつなぐ。
【０１９１】次に図７８へ移ると、フォトレジストのパ
ターン化された層１１８が用いられて高電圧ｐタンク７
７８を定義している。（ｐ−）タンク７７８はｎタンク
７７４中に形成されて、深い（ｎ＋）拡散７７６から間
隔を置いて配置されている。
【０１９２】図９に対応する段階には、装置７７０に対
して重要なことは起こらない。図７９において、主集積
化プロセス工程順の図１０に対応して、窒化物／酸化物
層２０４が形成され、パターン化され、エッチされて、
局所的な酸化物が不要なエピタキシャル層１５６のエリ
アを定義する。フォトレジスト層２０６が、（ｐ＋）チ
ャネルストップ領域２０８の打込みのためのマスクを提
供するために、パターン化される。チャネルストップ打
込みの後に、フォトレジスト層２０６は剥離され、チッ
プ２２は長時間の熱工程が施され、局所的な、またはモ
ート酸化物領域２１０（図８０）が作製される。
【０１９３】残る重要な製造工程が図８１に示されてい
る。ｎ形低密度拡散領域７８４と７８６の打込みを完全
に自己整合するために、モート酸化物２１０が用いられ
る。同じフォトレジストマスクが（ｎ＋）領域７８０お
よび７８２の打込みに使用される。領域７８０と７８４
は（ｎ＋）埋め込みコレクタ７７２のための深い拡散コ
ンタクト領域を形成する。領域７８２と７８６は一緒
に、この縦形ｎｐｎ装置のエミッタを構成する。最後
に、ベース７７８への接続のための（ｐ＋）ベースコン
タクト領域７８８の打込みを完全に自己整合するために
モート酸化物２１０が使用される。
【０１９４】縦形ｎｐｎトランジスタ７７０の模式的平
面図が図８２に示されている。高電圧ｎタンクと埋め込
み層７７２のおよその横方向限界が、取り囲む長方形の
実線によって示されている。この境界の内部に、破線で
示された深い（ｎ＋）接続拡散７７６と、高電圧（ｐ
−）タンク７７８とがある。モート酸化物２１０の横方
向マージンは、埋め込みコレクタコンタクト領域７８
０、エミッタ７８２、そしてベースコンタクト領域７８
８のための打込みを自己整合するために使用される。領
域７８０，７８２，７８８の各々に対して適当なコンタ
クト７９０が形成される。
【０１９５】図５２−図５７に示された横形ｎｐｎトラ
ンジスタと同じように、図７７−図８２に関して述べた
縦形ｎｐｎトランジスタ７７０では、より低いドーパン
ト濃度、より狭いベース領域、そしてより高いｈFEを得
るために、低電圧ｐタンクの代わりに高電圧ｐタンクが
使用されている。
【０１９６】図８３は縦形ＤＭＯＳトランジスタ８００
の模式的断面図であって、これは例えば、図１４から図
１５に示された縦形ＤＭＯＳトランジスタ１４７に関す
る別の実施例である。図８３は図１３に示されたプロセ
ス段階に対応している；その前のプロセス工程は、既に
別の装置に関して述べたプロセス工程の説明に対してほ
とんど冗長であることから、省略されている。
【０１９７】ＶＤＭＯＳトランジスタ８００の作製は、
プロセスフローのほとんどに関して、トランジスタ１４
４と本質的に同じように進行する。エピタキシャル層１
５２上に（ｎ＋）埋め込み層１５４が形成され、これの
上に第２の（ｐ−）エピタキシャル層部分１５６が形成
される。装置を含むように、エピタキシャル層１５６中
へ高電圧ｎタンク１７１が打込みされる。この後、（ｐ
−）低電圧タンク１９６と深い（ｐ＋）拡散２０２の打
込みが続く。装置８００の周辺にチャネルストップ（図
示されていない）が打込みされ、その後、エピタキシャ
ル表面の選択的な酸化が行われて、モート酸化物２１０
が生成する。。
【０１９８】次に、表面に５００オングストロームの高
電圧酸化物２１８の成長が行われ、続いて、Ｖｔ調節打
込みと、望ましくは環状のポリ２ゲート２４６の堆積、
ドーピング、パターン化、エッチングが続く。
【０１９９】この時点で、プロセスは、チップ表面をマ
スクしてトレンチ８０２をエッチすべきエリアのみを露
出したままに残す通常のプロセスからはずれる。高電圧
ｎタンク１７１を通して（ｎ＋）埋め込み層１５４中へ
のトレンチ８０２のエッチを行うために異方性プラズマ
エッチが用いられる。一旦、トレンチ８０２が掘られる
と、トレンチ８０２の側面（および底面）には熱酸化物
８０４が成長する。チップは再び、パターン化され、異
方性エッチでトレンチ８０２の底部から酸化物が除去さ
れる。トレンチ８０２は一緒になって１つの長い環状の
トレンチを構成してもよい。
【０２００】フォトレジストの古い層が剥離されて、第
３のポリ層の堆積のために、新しいフォトレジスト層が
表面に形成され、パターン化される。第３のポリ層はパ
ターン化され、エッチされて、トレンチ８０２を充たす
（ｎ＋）多結晶シリコンプラグ（ｐｌｕｇ）８０６を作
り出す。エッチの後に、ポリプラグ８０６のコンタクト
拡張８０８が残されて金属１コンタクト（図示されてい
ない）のためのコンタクト点を提供する。
【０２０１】あるいは、トレンチ８０２を、高電圧ゲー
ト酸化物２１８の形成に続き、しかもポリ層２４６の堆
積に先だって、エッチすることもできる。次に、示され
たように、ポリプラグ８０６およびポリ２導電性ゲート
２４６を堆積し、パターン化し、エッチする。プラグ８
０６を生成するために用いられる多結晶シリコンは前も
ってドープされているべきである；従って、トレンチ８
０２を充たすために用いられたのと同じポリがポリ２層
のために用いられたならば、このポリ材料は同じ場所で
ドープされる代わりに前もってドープされているべきで
ある。
【０２０２】図８３に示されたトレンチ８０２は、埋め
込み層１５４への接続の深い（ｎ＋）による方法に対し
て技術的な有利性を示している。これは深い（ｎ＋）領
域（例えば、図１４参照）が縦方向と共に横方向へも拡
散するからである。高電圧供給のために厚いエピタキシ
ャル層１５６が必要であるということは、深い（ｎ＋）
拡散のために大きい間隔が必要であるということにつな
がる。しかし、接続にトレンチ法を用いることによっ
て、トランジスタ８００のための設計基準は深い（ｎ
＋）拡散のための大きい間隔の必要性と無関係となり、
空間を節約できる。
【０２０３】図８４と図８５は、チップ２２上で分離目
的でトレンチを使用する別の方法を示す。高倍率拡大さ
れた立面図である図８４において、エピタキシャル層１
５２を通して（ｐ＋）基板１５０に達するトレンチ８１
０がエッチされている。トレンチ８１０は例えば、高電
圧（ｎ−）タンク８１２と、隣接する高電圧ｎタンク８
１４との間に位置している。トレンチ８１０がエッチさ
れた後に、それの側壁と底面に熱酸化物８１６の成長が
行われ、トレンチ８１０は（ｎ＋）ポリ８１８によって
充たされる。トレンチ８１０は、モート酸化物の代わり
またはそれに加えられて用いられる（ｎ−）タンク８１
２と８１４の間に分離構造を提供する。
【０２０４】図８５は更に別の実施例を示しており、そ
こでは第１の高電圧（ｎ−）タンク８２２と第２のタン
ク８２４との間にトレンチ８２０がエッチされている。
トレンチ８２０の側面には熱酸化物８２６の成長が行わ
れるが、トレンチの底８２８からは異方性エッチによっ
て除去される。次に、このトレンチは前と同じように、
（ｎ＋）ポリ層８３０によって充たされる。しかし、底
面は（ｐ＋）シリコン基板１５０に対しては露出してい
るので、（ｎ＋）ポリ８３０によって供給されるドーパ
ントから外方向拡散（ｎ＋）領域８３２が形成される。
これは付加的な分離を提供することになる。
【０２０５】次に図８６−図９３を参照すると、ここに
述べられる集積化プロセスに従って作製される別の装置
が示されている。それらの装置は、分離された低電圧ｎ
チャネル電界効果トランジスタ８３４、ＥＥＰＲＯＭ配
列へのゲート入力を与えるための分離されたｎチャネル
電界効果トランジスタ８３６、別のＤＭＯＳトランジス
タ８３６、そして別の縦形ＤＭＯＳトランジスタ８４０
を含んでいる。まず、図８６を参照すると、半導体エピ
タキシャル層１５２中へ、トランジスタ８３４のための
高電圧ｎタンク８４２とＥＥＰＲＯＭトランジスタ８３
６のための高電圧ｎタンク８４４が打込みされる。これ
らの高電圧ｎタンクを供給することは、それらのトラン
ジスタ８３４および８３６と同種のトランジスタ（図７
−図１３参照）と比較して、本質的な修正である。横形
ＤＭＯＳトランジスタ８３８に対して高電圧ｎタンク８
４６が打込みされ、更に、縦形ＤＭＯＳトランジスタ８
４０に対して高電圧ｎタンク８４８が打込みされる。高
電圧ｎタンク８４２，１６８，８４４，８４６，８４８
の打込みに先だって、エピタキシャル層１５２の最上部
に（ｎ＋）埋め込み層８４１が形成され、更に（ｎ＋）
埋め込み層８４１の最上部に（ｐ−）エピタキシャル層
１５６が形成されて、後に高電圧ｎタンク８４８が形成
されるシリコンが完成する。
【０２０６】この工程に続いて、高電圧ｎタンク８４８
中へ、（ｎ＋）埋め込み層８４１に到達するのに十分な
打込みエネルギーとドーパント濃度で、深い（ｎ＋）領
域８５０が打込みされて、エピタキシャル層１５６の相
から（ｎ＋）埋め込み相８４１への導電性接続が与えら
れる。
【０２０７】次に図８７へ移ると、装置８３４，８３
６，８３８，８４０のための低電圧および高電圧ｐタン
クの打込みが次に示されている。高電圧ｐタンクが打込
みされるべき領域を除いて、チップ２２の全体をフォト
レジスト層（図示されていない）がマスクして覆う。続
いて、高電圧ｐタンク８５２を確立するための打込みが
行われる。次にパターン化されたフォトレジスト層が剥
離されて、エピタキシャル層１５２の表面上に新しいフ
ォトレジスト層１８８が取り付けられ、低電圧ｐタンク
を定義するようにパターン加工される。次に、低電圧ｎ
チャネルトランジスタ８３４用の低電圧ｐタンク８５
４、ＬＤＭＯＳトランジスタ８３８用の高電圧ｎタンク
８４６の中央部に中心を持つ低電圧ｐタンク８５６、そ
れと縦形ＤＭＯＳトランジスタ８４０用の深い（ｎ＋）
拡散８５０から間隔を置いて高電圧ｎタンク８４８の中
央部に中心を持つ低電圧ｐタンク８５８を確立するため
に、約４０ｋｅＶの打込みエネルギーで、約１×１０14
イオン／ｃｍ2 のホウ素で低電圧ｐタンク打込みが行わ
れる。
【０２０８】図８８は、装置８３４，８３６，８３８，
８４０のための、図８と図９の間のプロセス段階を示し
ている。低電圧ｐタンク８５４−８５８の打込みの後
で、チップ２２の表面上にフォトレジストの第２の層８
６０が取り付けられ、図示されたようにパターン加工さ
れる。次に（ｎ＋）打込みが、望ましくは約１２０ｋｅ
Ｖの打込みエネルギー、５×１０15イオン／ｃｍ2 のド
ーズの砒素で行われる。この打込み工程は、低電圧ｐタ
ンク８５６の横方向マージン内に環状の高濃度にドープ
された（ｎ＋）領域８６２と、低電圧ｐタンク８５８に
含まれる同様の環状の高濃度にドープされた８６４を作
り出す。
【０２０９】次に図８９へ移ると、図９の段階に対応す
る装置製造プロセス中の段階が示されている。次にチッ
プ上にフォトレジスト層１９８が取り付けられ、深い
（ｐ＋）拡散用にパターン加工される。これは、例え
ば、約４０ｋｅＶの打込みエネルギーの約１×１０12イ
オン／ｃｍ2 のホウ素で行われる。この打込み工程は深
い（ｐ＋）領域８６６と８６８を作り出す。
【０２１０】図９０において、既に存在する酸化物層１
７８上に窒化物／酸化物マスク２０４が形成され、パタ
ーン加工され、エッチされて、モート酸化物マスクが得
られる。このマスク２０４はパターン化されたフォトレ
ジスト層２０６を加えられて、この図のみにプラス記号
で示された（ｐ＋）チャネルストップ領域２０８の打込
みのためのマスクを形成する。フォトレジスト層２０６
は次に剥離され、チップには分離酸化物領域２１０（図
９１）を成長させるための長時間の熱工程が施される。
分離酸化物領域２１０の成長の後に、マスク２０４は除
去される。次に、タンク１６８，８５２，８４６，８４
８の表面上へ高電圧ゲート酸化物２１８の成長が行われ
る。この時点で、高電圧ｎタンク１６８中へ高電圧Ｎ
Ｖｔ打込みが行われる。次に、高電圧ｐタンク８５２中
へ、将来のｐ形チャネル領域のための高電圧Ｖｔ調節打
込みが行われる。次に、低電圧ｐタンク８４２とｐタン
ク８５６，８５８を含む低電圧ｎおよびｐタンク中へ低
電圧Ｖｔ調節打込みが行われる。
【０２１１】これらの装置に適用される、以降の集積化
プロセスの工程が図９２に示されている。トンネルダイ
オードのパターン加工と打込みが次に、ファウラー・ノ
ルトハイムトンネリングウインドウ（図示されていな
い）の成長と共に、図示されたもの以外の装置に対して
行われる。次に、多結晶シリコンの第２の層（図示され
ていない；第１の層は、この系列にはこれも示されてい
ないＦＡＭＯＳ ＥＥＰＲＯＭセルに関連して、堆積さ
れ、パターン化され、エッチされている）が堆積され、
ドープされ、パターン化され、エッチされて、（ｎ＋）
ポリゲート８７０，２３２，８７２、ＬＤＭＯＳトラン
ジスタ８３８用の環状ポリゲート８７４、そしてＶＤＭ
ＯＳトランジスタ８４０用の環状ゲート８７６が形成さ
れる。
【０２１２】装置８３４，８３６，８３８，８４０へ適
用される集積化プロセスの続く工程が図９３に示されて
いる。各種のポリゲート８７０，２３２，８７２，８７
４，８７６へ側壁酸化物構造が付加される。これに続い
て、多結晶シリコンゲート２３２，８７０−８７６の露
出表面上にキャップ酸化物２５２の形成が行われる。
【０２１３】複数個のｎ形ソース／ドレイン打込みを定
義するためにフォトレジスト層（図示されていない）が
使用される。これらのほとんどは対応する側壁酸化物ま
たはモート酸化物構造へ自己整合されているが、ＬＤＭ
ＯＳトランジスタ８３８とＶＤＭＯＳトランジスタ８４
０のための打込みはそうでない。低電圧ｎチャネル電界
効果トランジスタ８３４用のソース／ドレイン領域８７
８と８８０、トランジスタ１４１用の領域２８８と２９
０、高電圧ＥＥＰＲＯＭゲート入力用ｎチャネルトラン
ジスタ８３６用の領域８８２と８８４、ＬＤＭＯＳトラ
ンジスタ８３８用の環状ソース／ドレイン領域８８６、
ＬＤＭＯＳトランジスタ８３８用の高電圧ｎタンク８４
６の周辺近くの環状ソース／ドレイン領域８８８、（ｎ
＋）の深い拡散環状領域８５０の表面に位置するソース
／ドレインコンタクト領域８９０、そしてＶＤＭＯＳト
ランジスタ８４０用の環状の内部ソース／ドレイン領域
８９２中へ、第１の低密度拡散ソース／ドレイン打込
み、いわゆるＬＤＤ打込みが燐を用いて行われる。この
ＬＤＤ打込みの直後に同じパターン化されたフォトレジ
スト層（図示されていない）を用いて砒素の打込みが行
われる。
【０２１４】フォトレジストの別の層（図示されていな
い）が（ｐ＋）ソース／ドレイン打込みのためにパター
ン加工される。深い（ｐ＋）領域８６６の横方向表面マ
ージンと本質的に一致するように、ＬＤＭＯＳトランジ
スタ８３８のための深い（ｐ＋）コンタクト領域８９４
の打込みが行われる。（ｐ＋）ソース／ドレイン打込み
工程はまた、ＶＤＭＯＳトランジスタ８４０のための中
央の深い（ｐ＋）コンタクト領域８９６を形成する。中
間レベルの絶縁体、第１レベルの金属、第２中間レベル
の絶縁体、そして第２レベルの金属の堆積を含む最終プ
ロセス工程が、従来技術に従って実行される。
【０２１５】好適実施例の場合のように、エピタキシャ
ル層１５２が（ｐ−）である場合には、ｎチャネルトラ
ンジスタのバックゲートは共通である。（ｎ−）タンク
８４２と８４４は分離のための追加ｐｎ接合を与え、エ
ピタキシャル層１５２に対して負の電圧の使用を許可す
る。更に、取り囲むタンク８４２と８４４は過渡的な電
圧からの保護を強化する。これは、分離されたトランジ
スタ８３４と８３６を、６０ボルトの過渡的電圧に曝さ
れる自動車用マイクロコントローラに特に有効なものと
する。
【０２１６】初期の（ｎ＋）領域８６２と８６４の打込
みは、ＣＭＯＳ論理回路と、ＥＥＰＲＯＭおよびＥＰＲ
ＯＭセルとにコンパチブルなプロセス中で、位置合わせ
に敏感でないＤＭＯＳチャネル長を提供する。すなわ
ち、（ｐ−）タンク８５６と８５８によって作られるチ
ャネル長は環状ゲート８７４と８７６の位置に依存しな
いように作られる。
【０２１７】次に、図９４を参照すると、電気的に消去
可能で、電気的にプログラム可能な読み出し専用メモリ
セルのＥＥＰＲＯＭ１０１０が模式的に示されている。
メモリセル１０１０は選択電界効果トランジスタ１０１
２、プログラム電界効果トランジスタ１０１４、それと
センス電界効果トランジスタ１０１６を含んでいる。制
御コンデンサ１０１８が設けられて、電圧を容量的に浮
遊ゲート１０２０へ供給しており、それによって浮遊ゲ
ート１０２０はファウラー・ノルトハイムトンネリング
を介してプログラムトランジスタ１０１４によって充
電、放電される。浮遊ゲート１０２０はまた、センスト
ランジスタ１０１６のためのゲートをも提供しており、
それによって浮遊ゲート１０２０上の電荷が読み出さ
れ、メモリセル１０１０が論理“１”と論理“０”の形
で情報を蓄えることができる。
【０２１８】選択トランジスタ１０１２は、メモリセル
１０１０が同様セルの配列の一部である場合に、メモリ
セル１０１０の動作を制御する。トランジスタ１０１２
は電界効果トランジスタであって、チャネルエリア１０
２６によって隔てられた第１の高濃度にドープされた領
域１０２２と第２の高濃度にドープされた領域１０２４
とを含んでいる。チャネル１０２６のコンダクタンスを
制御して、その結果第１の高濃度にドープされた領域１
０２２と第２の高濃度にドープされた領域１０２４との
間の電流の流れを制御するために、導電性ゲート１０２
８が設けられている。ゲート１０２８はゲート酸化物層
１０３０によってチャネルエリア１０２６から隔てられ
ている。第１の高濃度にドープされた領域１０２２が列
ライン１０３２へつながっており、他方ゲート１０２８
が行選択ライン１０３４へつながっている。
【０２１９】高濃度にドープされた領域１０２４はま
た、プログラムトランジスタ１０１４のための第１の高
濃度にドープされた領域を提供している。高濃度にドー
プされた領域１０２４はチャネル１０３８によってトラ
ンジスタ１０１４の第２の高濃度にドープされた領域１
０３６から隔てられており、それによって電界効果トラ
ンジスタを構成している。チャネル１０３８は、消去を
改善し、読み出しの間に伝導経路を提供するための空乏
層打込みを受けるための中央部分を有している。薄いト
ンネリング絶縁体の層１０４０がチャネル１０３８と、
高濃度にドープされた領域１０２４と高濃度にドープさ
れた領域１０３６のそれぞれの対応する部分を覆ってい
る。好適実施例では、薄いトンネリング絶縁体層１０４
０は薄い酸化物の層を含んでいる；しかし、薄いトンネ
リング絶縁体層１０４０は窒化物と酸化物の薄い層でも
よいし、あるいは酸化物、窒化物、酸化物の薄い層でも
よい。薄いトンネリング絶縁体層１０４０に隣接して浮
遊ゲート１０２０が取り付けられ、高濃度にドープされ
た領域１０２４、高濃度にドープされた領域１０３６、
あるいはチャネル１０３８のいずれかからファウラー・
ノルトハイムトンネリングが行われ得るように作られ
る。
【０２２０】高濃度にドープされた領域１０３６は次に
センストランジスタ１０１６のための第１の高濃度にド
ープされた領域を提供する。センストランジスタ１０１
６は電界効果トランジスタであって、それは高濃度にド
ープされた領域１０３６からチャネルエリア１０４３に
よって隔てられた第２の高濃度にドープされた領域１０
４２を含んでいる。従来のゲート酸化物層１０４６がチ
ャネル１０４３を覆って、チャネル１０４３を浮遊ゲー
ト１０２０から隔てている。第２の高濃度にドープされ
た領域１０４２は仮想アースライン１０４４へつながれ
る。
【０２２１】浮遊ゲート１０２０電圧は高濃度にドープ
された領域１０５０を含む制御コンデンサ１０１８によ
って制御される。浮遊ゲート１０２０は薄い絶縁体１０
４８によってチャネル領域１０５０から隔てられてい
る。好適実施例では、薄い絶縁体１０４８は薄い酸化物
の層を含んでいる；しかし、窒化物と酸化物の薄い層
や、酸化物、窒化物、酸化物の三重層のようなその他の
材料を用いることもできる。高濃度にドープされた領域
１０５０は、すべてのバイアス状態において導通動作を
保証するための空乏層打込みを受ける。高濃度にドープ
された領域１０５０はメモリ配列中のセンスライン１０
５１へつながれる。
【０２２２】次に図９５−図９７を参照すると、好適実
施例の平面図とそれに対応する断面図が示されている。
図９６は本質的に図９５のラインｂ−ｂに沿って取られ
た断面に対応しており、また図９７は本質的に図９５の
ラインｃ−ｃに沿って取られた断面に対応している。
【０２２３】図９５に示された平面図において、金属２
導体が左上から右下への斜線の影を付して示され、金属
１導体ラインが左下から右上への間隔の広い斜線の影を
付して示され、第２レベルのポリ層が垂直または水平の
間隔の狭い影を付して示され、打込み領域の境界が破線
によって示され、ファウラー・ノルトハイムトンネリン
グウインドウ１０４０が太い右上から左下への斜線の影
を付して示されている。
【０２２４】図９５の好適実施例で、トランジスタ１０
１２，１０１４，１０１６は本質的にラインｂ−ｂに沿
って平行に配置されており、一方タンク１８とポリゲー
ト１０２０の被覆延長とはラインｂ−ｂから横にずれて
配置されている。列選択ライン１０３２はコンタクト１
０５２によって高濃度にドープされた領域１０２２へつ
ながれた第１レベルの金属線である。同様に、仮想アー
スライン１０４４はコンタクト１０５４によって高濃度
にドープされた領域１０４２へつながれた第１レベルの
金属線である。センスライン１０５１は第２レベルの金
属でできており、ビア１０５６を通って第１レベルの金
属エリア１０５８へつながれており、そこからコンタク
ト１０６０によって高濃度にドープされた領域１０５０
へつながれている。図９５に示された実施例では、ポリ
の浮遊ゲート１０２０は３つの指構造またはエリアを有
している：第１の指構造はセンストランジスタ１０１６
の上に延びてそれの一部を構成しており、第２の指構造
はファウラー・ノルトハイムトンネリング領域１０４０
の上に広がっており、第３の指構造またはパッドは浮遊
ゲート１０２０を高濃度にドープされた領域１０５０へ
容量的につないでいる。ポリの行選択導体１０２８はコ
ンタクト１０５２と１０５８を迂回するように配置さ
れ、行選択トランジスタ１０１２のゲートを構成してい
る。図９５に示された実施例の浮遊ゲート１０２０のセ
ンスとプログラム／配列指構造は互いに水平方向に並べ
て配置されており、一般的に行選択ライン１０２８と平
行である。
【０２２５】図９６は、一般的に１０１０で示されたメ
モリセルをｐ形の半導体層または基板１０６２上に作製
した好適実施例を示している。高濃度にドープされた領
域１０２２，１０２４，１０３６，１０４２は半導体層
１０６２中へ形成された高濃度にドープされたｎ形の拡
散（ｎ＋）を含んでいる。高濃度にドープされた領域１
０２２は低濃度にドープされたｎ形の拡散領域１０６４
（ｎ−）中に形成される。低濃度にドープされた拡散領
域１０６４は、高濃度にドープされた領域１０２２と隣
接するチャネル１０２６との間に傾斜した接合を提供す
る。同様に、高濃度にドープされた領域１０２４は低濃
度にドープされた拡散領域１０６８中に形成され、一方
高濃度にドープされた領域１０３６は低濃度にドープさ
れた拡散領域１０７０中に形成される。
【０２２６】後にトンネリング酸化物ウインドウ１０４
０に置き換えられるダミー酸化物（図示されていない）
を通して望ましくは、燐の打込みが行われ、一般的に１
０１４で示されたプログラムトランジスタのチャネル領
域１０３８中に低濃度にドープされた拡散領域１０７２
が形成される。低濃度にドープされた拡散領域１０７２
はチャネル１０３８と浮遊ゲート１０２０との間に形成
されたトンネリングダイオード１０２０の薄いトンネリ
ングウインドウ１０４０を通してのフィールドプレート
破壊電圧を改善する。最後に、高濃度にドープされた領
域１０４２が低濃度にドープされた拡散領域１０７４に
も形成され、チャネルエリア１０４３と傾斜した接合を
形成する。高濃度にドープされた領域１０３６と低濃度
にドープされた領域１０７０とは望ましくはエピタキシ
ャル層１０６２中へ、ポリゲート１０２０の指構造へ自
己整合されて打込みされる。高濃度にドープされた領域
１０２４と低濃度にドープされた領域１０６８とは、そ
れの左マージンをポリゲート１０２０のプログラム／消
去指構造の横方向端へ自己整合され、またそれの右マー
ジンを行選択ゲート１０２８／１０３４の横方向端へ自
己整合されることができる。打込み１０４２と１０７４
は少なくともポリゲート１０２０の隣接するセンス指構
造の横方向マージンへ自己整合される；列選択ドープ領
域１０２２と１０６４は行選択ゲート１０２８／１０３
４の右横マージンへ自己整合される。
【０２２７】浮遊ゲート１０２０と共に熱成長せられた
酸化物層１０７６が高濃度にドープされた領域１０２
２，１０２４，１０３６，１０４２を覆って形成され
る。熱成長酸化物１０７６にすぐ隣接して付加的な酸化
物層１０７８が、例えば、気相堆積法（ＣＶＤ）によっ
て形成される。酸化物相１０７０と１０７６を通してコ
ンタクトウインドウ１０８０と１０８２がエッチされ、
高濃度にドープされた領域１０４２と１０２２へコンタ
クト１０５４と１０５２がそれぞれ形成される。交差す
るライン１０３２と１０４４（図９５参照）を含む第１
の金属層に酸化物層１０８４が被覆され、それを、相互
接続ライン１０５１を含む第２の金属層から分離する。
【０２２８】本質的に図９５のラインｃ−ｃに沿って取
られた図９７は、制御コンデンサ１０１８とトランジス
タ１０１４との間の関係を示している。制御コンデンサ
１０１８とトランジスタ１０１２，１０１４，１０１６
との間の半導体層１０６２中に電気的分離を与えるため
に、ｐ形半導体層１０６２の表面にｐ形材料のチャネル
ストップ１０８６が形成される。高濃度にドープされた
（ｎ＋）領域１０５０は低濃度にドープされた拡散領域
（ｎ−）中に位置する。センスライン１０５１が第２レ
ベルの金属であって、他方制御コンデンサ打込みチャネ
ル１０４９が半導体層１０６２の表面に形成されている
ので、二重層相互接続が必要とされる。まず、コンタク
ト１０６０が高濃度にドープされた領域１０５０を第１
レベルの金属パッドへつなぐ。第２に、センスライン１
０５１がビア１０５６を通して金属パッド１０５８へつ
ながれ、そうしてセンスライン１０５１を制御コンデン
サ拡散チャネル１０４９とつなぐ。
【０２２９】トンネリング領域１０４０の幅がトランジ
スタ１０１４のチャネル１０３８の幅よりも狭くできる
ということに注目することは重要である；しかし、トン
ネリング領域１０４０はトランジスタ１０１４のチャネ
ル１０３８全体に亘って形成されることも可能である。
更に、センスライン１０５１のような第２の金属相互接
続ラインを使用することは、セル１０１０の面が浮遊ゲ
ート１０２０に放電を起こさせる電磁波に曝されている
時に、浮遊ゲート１０２０をシールドするように浮遊ゲ
ート１０２０を縦方向に覆うために用いることができ
る。このことは、例えば、紫外光に露光することによっ
て消去を行う電気的にプログラム可能な読み出し専用メ
モリ（ＥＰＲＯＭ）（図１３に示されたセル１４９のよ
うな）をも含むチップ２２上にメモリセル１０１０が用
いられた場合（図３および図１３参照）に発生する。こ
の場合、本好適実施例のＥＥＰＲＯＭセル１０１０中に
情報を保ったままでＥＰＲＯＭセル１４９を消去するこ
とが望ましい。
【０２３０】図９８はメモリセル１０１０の別の実施例
の平面図である。各種の層が、対応する層が図９５に示
されたのと同様にして示されている。この実施例で、図
９５の構成とは対照的に、高濃度にドープされた領域１
０４２、チャネル１０４３、それとコンタクト１０５４
はトランジスタ１０１４と１０１２の中心線から横へず
らされている。チャネル１０４３は更に、図９５におけ
るそれの位置から本質的に９０度回転させられている。
高濃度にドープされた領域１０４２とコンタクト１０５
４が横にずれていることの結果、第１レベルの金属相互
接続ライン１０３２と１０４４の間に付加的な間隔が生
ずる。
【０２３１】次に、図９９を参照すると、本発明に従う
メモリセル１０１０の配列の小さな部分が示されてい
る。図９９にはそのようなセルが４個しか示されていな
いが、メモリ配列中のセルの総数は２５６，０００セル
のオーダが可能である。配列構成において、メモリセル
１０１０は一対の列中に対称的に配置されている。配列
構成において、１つの制御コンデンサ１０１８とそれに
付随するコンタクト１０５６，１０６０が、一対の列の
対応する部分を構成する、水平方向に隣接するセルの各
対に対して設けられている。各列に沿って、１つの高濃
度にドープされた領域１０２２と１つの高濃度にドープ
された領域１０４２と、それらに付随するコンタクト１
０５４と１０５２が、縦方向に隣接するセルの各対に対
して設けられている。縦方向に隣接するセルは各列の長
手方向に沿って対称的に配置されている。
【０２３２】次に、図９４に示されたメモリセルの動作
について説明する。メモリセル１０１０を論理“０”で
プログラムするためには、高濃度にドープされた領域１
０２４から薄いトンネリング酸化物ウインドウ１０４０
を通して浮遊ゲート１０２０へ電子をトンネリングさせ
ることによって、浮遊ゲート１０２０を負に帯電させ
る。浮遊ゲート１０２０中に存在する電子は浮遊ゲート
１０２０の電位を下げ、従って、基準電圧ＶREF'が制御
コンデンサ拡散チャネル１０４０に供給された時に、浮
遊ゲート１０２０はもはやトランジスタ１０１６のしき
い値電圧を越えることがなく、従って以下に述べるよう
に、読み出しサイクルの間にチャネル１０４３中に電流
は流れない。メモリセル１０１０中へ論理“１”をプロ
グラムするためには、浮遊ゲート１０２０は未充電状態
のままに残され、それによって電圧ＶREF'が制御タンク
１０１８によって浮遊ゲート１０２０へ容量結合された
時に、浮遊ゲート１０２０はトランジスタ１０１６のし
きい値を越え、読み出しサイクルの間にチャネル１０４
３に電流が流れる。
【０２３３】論理“０”と論理“１”は任意に定義で
き、メモリセルの外部の論理回路に依存して逆にするこ
ともできるということに注目することは重要である。更
に、別の実施例では、“読み出し”動作においてダミー
セルと差動電流増幅器を使用するようになっており、差
動増幅器は“０”状態でいくらかの電流が流れていても
（その電流がダミーセル中の電流よりも少ない限り）正
しいセルの読み出しを可能にする。
【０２３４】浮遊ゲート１０２０を電子で充電するため
に、そしてメモリセル１０１０中へ論理“０”をプログ
ラムするために、５ないし１８ボルトの範囲にある電圧
ＶPP ' が行選択ライン１０３４へ供給される。約０ボル
トまたはアース電位にある電圧ＶSSが列選択ライン１０
３２へ供給される。電圧ＶSSはまた、制御コンデンサ拡
散チャネル１０４９／１０５０へ供給され、一方仮想ア
ースライン１０４４は浮遊状態のままに置かれる。制御
コンデンサ拡散チャネル１０４９／１０５０へ供給され
た電圧の一部は容量結合で浮遊ゲート１０２０へ与えら
れ、薄い酸化物トンネリングウインドウ１０４０を挟ん
で（ｎ−）拡散１０７２（領域１０３８）と浮遊ゲート
１０２０の間に電位差を生ずる。この電位差は、電子が
ファウラー・ノルトハイムトンネリングによって、トン
ネリングウインドウ１０４０を通って浮遊ゲート１０２
０へトンネルすることを引き起こし、それによって浮遊
ゲート１０２０を負に充電する。
【０２３５】メモリセル１０１０を読み出すために、約
５ボルトの電圧Ｖddが行選択ライン１０３４へ供給され
る。列選択ライン１０３２はトランジスタ１０１２，１
０１４，１０１６を通って流れる任意の電流を測定する
ためにセンス増幅器（図示されていない）へつながれ
る。約２−２．５ボルトである電圧Ｖref'がセンスライ
ン１０５１を通して制御コンデンサ拡散チャネル１０４
９／１０５０へ供給される。仮想アースライン１０４４
は約０ボルトまたはアース電位にある電圧ＶSSへつなが
れる。もし、浮遊ゲート１０２０が電子で充電されると
すれば、制御コンデンサ拡散領域１０４９／１０５０か
ら浮遊ゲート１０２０へ電圧Ｖref の一部を容量結合に
よって与えることは、浮遊ゲート１０２０の電位をセン
ストランジスタ１０１６のしきい値以上には持ち上げな
いことにつながる。トランジスタ１０１６がターンオフ
した時は、高濃度にドープされた領域１０４２からチャ
ネル１０４３，１０３８，１０１２を通って、列選択ラ
イン１０３２につながるセンス増幅器へ電流は流れな
い。約束によって、電流が零であることは論理“０”を
意味する。しかし、もし、書き込み操作の間に、浮遊ゲ
ート１０２０に電子が充電されていなければ、制御コン
デンサ拡散チャネル１０４９／１０５０へ電圧Ｖ ref を
加えることは浮遊ゲート１０２０の電位をトランジスタ
１０１６のしきい値以上に持ち上げ、従ってトランジス
タ１０１６，１０１４，１０１２を通して電流を流すこ
とにつながり、この状態は約束によって論理“１”を意
味する。
【０２３６】浮遊ゲート１０２０上に存在する電子を除
去することによってメモリセル１０１０を消去するため
に、約５ないし１８ボルトの電圧Ｖppが行選択ライン１
０３４へ供給される。電圧Ｖppはまた、列選択ライン１
０３２へも供給される。約０ボルトまたはアース電位に
ある電圧Ｖssが制御コンデンサ拡散領域１０４９／１０
５０へ供給されている間に、仮想アースライン１０４４
は浮遊することを許容される。薄い酸化物トンネリング
ウインドウ１０４０の両端の浮遊ゲート１０２０と（ｎ
−）拡散１０７２（領域１０３８）との間の電位差は、
ファウラー・ノルトハイムトンネリングによって電子を
浮遊ゲート１０２０から（ｎ−）拡散１０７２へトンネ
ルさせ、それによってメモリセル１０１０を消去する。
【０２３７】本発明とそれの特長について詳細に述べて
きたが、特許請求の範囲に定義された本発明の範囲から
はずれることなく、各種の変更や修正、置換が可能であ
ることを理解されたい。
【０２３８】以上の説明に関して更に以下の項を開示す
る。 （１）第１の伝導形の半導体材料中に形成された縦形絶
縁ゲート電界効果トランジスタであって：前記第１の伝
導形の基板、前記第１の伝導形とは逆の第２の伝導形
に、前記基板に隣接して形成された埋め込み半導体領
域、前記埋め込み半導体領域に対向する表面を有し、前
記埋め込み半導体領域を覆って形成された、前記第１の
伝導形のエピタキシャル層、前記エピタキシャル層中に
前記第２の伝導形に形成され、前記エピタキシャル層の
前記表面から前記埋め込み半導体領域へ延びる第１のタ
ンク領域、前記エピタキシャル層中に前記第２の伝導形
に形成され、前記表面から前記埋め込み領域へ延び、前
記トランジスタの外部の点から前記埋め込み半導体領域
への導電性接続を実現する少なくとも１つの深い拡散領
域、前記エピタキシャル層中に前記第２の伝導形に形成
され、前記第１のタンク領域中に含まれ、前記埋め込み
半導体領域と前記深い拡散領域から隔てられて配置さ
れ、前記表面上に第２のタンクエリアを有する第２のタ
ンク領域、前記第２のタンクエリアの一部を含む前記表
面の選ばれた少なくとも１つの部分上に形成されたゲー
ト酸化物、前記表面の前記選ばれた部分を覆って前記ゲ
ート酸化物上に形成され、横方向端を有する導電性ゲー
ト、前記第２のタンクエリア内の前記表面に前記第２の
伝導形に形成され、前記ゲートの前記横方向端の対応す
る１つの端へ自己整合された少なくとも１つの横方向端
を有する高濃度にドープされた領域であって、前記第２
のタンクエリアが前記埋め込み半導体領域と前記高濃度
にドープされた領域との間にチャネルを形成する高濃度
にドープされた領域、を含む縦形絶縁ゲート電界効果ト
ランジスタ。
【０２３９】（２）第１の伝導形の半導体材料中に形成
された縦形絶縁ゲート電界効果トランジスタであって：
前記第１の伝導形の基板、前記第１の伝導形とは逆の第
２の伝導形に、前記基板に隣接して形成された埋め込み
半導体領域、前記埋め込み半導体領域に対向する表面を
有し、前記埋め込み半導体領域を覆って形成された、前
記第１の伝導形のエピタキシャル層、前記エピタキシャ
ル層中に前記第２の伝導形に形成され、前記エピタキシ
ャル層の前記表面から前記埋め込み半導体領域へ延びる
第１のタンク領域、前記エピタキシャル層中に前記第２
の伝導形に形成され、前記表面から前記埋め込み領域へ
延び、前記トランジスタの外部の点から前記埋め込み半
導体領域への導電性接続を実現する少なくとも１つの深
い拡散領域、前記エピタキシャル層中に前記第２の伝導
形に形成され、前記第１のタンク領域中に含まれ、前記
埋め込み半導体領域と前記深い拡散領域から隔てられて
配置され、前記表面上に第２のタンクエリアを有する第
２のタンク領域、前記第２のタンクエリアの一部を含む
前記表面の選ばれた少なくとも１つの部分上に形成され
たゲート酸化物、前記表面の前記選ばれた部分を覆って
前記ゲート酸化物上に形成され、横方向端を有する、終
わりのない環状の導電性ゲート、前記第２のタンクエリ
ア内の前記表面に前記第２の伝導形に形成され、前記ゲ
ートの前記横方向端の対応する１つの端へ自己整合され
た少なくとも１つの横方向端を有する高濃度にドープさ
れた領域であって、前記第２のタンクエリアが前記埋め
込み半導体領域と前記高濃度にドープされた領域との間
にチャネルを形成しており、また横方向で前記ゲートの
内側に打込みされた高濃度にドープされた領域、前記第
１の伝導形に形成され、前記表面から前記第２のタンク
エリア中へ延びたバックゲート領域であって、前記ゲー
トと前記深い拡散領域から隔てられて、横方向で前記高
濃度にドープされた領域の内側に形成されたバックゲー
ト領域、を含む縦形絶縁ゲート電界効果トランジスタ。
【０２４０】（３）第１の伝導形の半導体層の表面を有
する領域中に形成された電界効果トランジスタであっ
て、前記半導体層の前記領域中に形成された、前記第１
の伝導形とは逆の第２の伝導形のタンク領域であって、
前記表面上にタンクエリアを有するタンク領域、前記半
導体層の前記領域中に前記タンク領域から隔てられて前
記第１の伝導形に形成された第１の高濃度にドープされ
た領域、前記タンクエリアの一部を含む、前記表面の少
なくとも１つの選ばれた部分上に形成されたゲート絶縁
体層、前記表面の前記選ばれた部分を覆って前記ゲート
絶縁体層上に形成された導電性ゲートであって、横方向
端を有する導電性ゲート、前記タンクエリア内の前記表
面に前記第１の伝導形に形成され、前記ゲートの前記横
方向端の対応する１つと自己整合された少なくとも１つ
の横方向端を有する少なくとも１つの第２の高濃度にド
ープされた領域であって、前記タンクエリアが前記第１
の高濃度にドープされた領域と前記第２の高濃度にドー
プされた領域との間にチャネルを形成する、少なくとも
１つの第２の高濃度にドープされた領域、を含む電界効
果トランジスタ。
【０２４１】（４）第１の伝導形と１つの表面を有する
半導体領域の表面に電界効果トランジスタを作製するた
めの方法であって、前記半導体領域中の前記表面に前記
第１の伝導形とは逆の第２の伝導形の、横方向マージン
を有するタンク領域を形成すること、前記タンク領域の
横方向マージンを覆って前記表面上に絶縁されて取り付
けられた導電性制御ゲートを形成すること、前記タンク
中への前記第１の伝導形の高濃度にドープされた領域の
打込みを、少なくとも部分的に自己整合させるために、
制御ゲートを使用すること、前記高濃度にドープされた
領域をその中にあるドーパントを拡散させることによっ
て制御ゲートの自己整合端の下で横方向に広げることで
あって、しかも前記高濃度にドープされた領域が前記タ
ンク領域中に含まれているように広げること、の工程を
含む方法。
【０２４２】（５）第１の伝導形と１つの表面を有する
半導体領域の表面に電界効果トランジスタを作製するた
めの方法であって、前記半導体領域中の前記表面に前記
第１の伝導形とは逆の第２の伝導形の、横方向マージン
を有するタンク領域を形成すること、前記タンク領域の
横方向マージンを覆って前記表面上に絶縁されて取り付
けられた導電性制御ゲートを、終わりのない形状に、前
記タンク領域の横方向マージンすべての上を覆うように
形成することであって、それによって制御ゲートが内部
横方向マージンと外部横方向マージンを持つようにする
こと、前記タンク中への前記第１の伝導形の高濃度にド
ープされた領域の打込みを、少なくとも部分的に自己整
合させるために、制御ゲートを使用すること、前記制御
ゲートの内部横方向マージンの内側に高濃度にドープさ
れた領域を打込みすること、前記高濃度にドープされた
領域をその中にあるドーパントを拡散させることによっ
て制御ゲートの自己整合端の下で横方向に広げることで
あって、しかも前記高濃度にドープされた領域が前記タ
ンク領域中に含まれているように広げること、横方向で
前記高濃度にドープされた領域の内側に前記第２の伝導
形のバックゲート領域を形成することであって、それに
よってタンク領域へのオーミックな接続を形成すること
の工程を含む方法。
【０２４３】（６）第１の伝導形の半導体層上に形成さ
れた縦形トランジスタであって、前記半導体層上に前記
第１の伝導形とは逆の第２の伝導形に形成された埋め込
み層、前記埋め込み層上に前記第１の伝導形に形成さ
れ、前記埋め込み層から離れた表面を有するエピタキシ
ャル層、前記エピタキシャル層中に前記表面から前記埋
め込み層中へ下方へ延びるように、前記第２の伝導形に
形成された第１のタンク領域、横方向で前記第１のタン
ク領域の内側に前記第１の伝導形に形成された第２のタ
ンク領域、横方向で前記第１のタンク領域の内側に前記
表面から前記埋め込み層へ延び、前記第２のタンク領域
から隔てられて形成された少なくとも１つのトレンチ、
前記埋め込み層に接触するように前記トレンチ中に形成
され、前記表面へ延びて前記埋め込み層への電気的接続
を提供する導体、を含む縦形トランジスタ。
【０２４４】（７）第１の伝導形の半導体層上に形成さ
れた縦形トランジスタであって、前記半導体層上に前記
第１の伝導形とは逆の第２の伝導形に形成された埋め込
み層、前記埋め込み層上に前記第１の伝導形に形成さ
れ、前記埋め込み層から離れた表面を有するエピタキシ
ャル層、前記エピタキシャル層中に前記表面から前記埋
め込み層中へ下方へ延びるように、前記第２の伝導形に
形成された第１のタンク領域、横方向で前記第１のタン
ク領域の内側に前記第１の伝導形に形成された第２のタ
ンク領域、横方向で前記第１のタンク領域の内側に前記
表面から前記埋め込み層へ延び、前記第２のタンク領域
から横方向に隔てられて形成された少なくとも１つのト
レンチであって、側壁と、前記第１のタンク領域と前記
導体との間の前記側壁上に形成されたトレンチ絶縁体を
含む少なくとも１つのトレンチ、前記埋め込み層に接触
するように前記トレンチ中に形成され、前記表面へ延び
て前記埋め込み層への電気的接続を提供する導体、前記
第２のタンク領域中に定義された前記表面のチャネルエ
リアであって、前記チャネルエリアを覆って絶縁されて
導電性ゲートが取り付けられているチャネルエリア、少
なくとも部分的に前記ゲートへ自己整合され、前記第２
のタンク領域中に含まれるように前記表面中へ打ち込み
された、前記第２の伝導形の少なくとも１つの高濃度に
ドープされた領域、を含む縦形トランジスタ。
【０２４５】（８）第１の伝導形を有する半導体層中に
形成された絶縁ゲート電界効果トランジスタであって、
前記半導体層中に前記第１の伝導形とは逆の第２の伝導
形に形成された分離タンク領域、前記分離タンク領域内
の前記表面に形成された前記第１の伝導形のチャネルタ
ンク領域、前記チャネルタンク領域中に前記第２の伝導
形に形成された第１と第２の高濃度にドープされた領域
であって、前記チャネルタンク領域のチャネルエリアに
よって互いに隔てられた第１と第２の高濃度にドープさ
れた領域、前記チャネルエリアを覆って絶縁されて取り
付けられた導電性ゲートであって、前記チャネルエリア
のコンダクタンスを制御するように動作する導電性ゲー
ト、を含む絶縁ゲート電界効果トランジスタ。
【０２４６】（９）第１の伝導形の半導体層中に形成さ
れた絶縁ゲート電界効果トランジスタであって、前記半
導体層中に前記第１の伝導形とは逆の第２の伝導形に形
成された分離タンク領域、前記分離タンク領域内の前記
表面に形成された前記第１の伝導形のチャネルタンク領
域、前記チャネルエリアを覆って絶縁されて取り付けら
れた導電性ゲートであって、前記チャネルエリアのコン
ダクタンスを制御するように動作する導電性ゲート、前
記チャネルタンク領域中に前記第２の伝導形に形成され
た第１と第２の高濃度にドープされた領域であって、前
記チャネルタンク領域のチャネルエリアによって互いに
隔てられ、また前記第１と第２の高濃度にドープされた
領域のそれぞれの横方向端が前記導電性ゲートのそれぞ
れの横方向端へ自己整合されている、第１と第２の高濃
度にドープされた領域、を含み、そこにおいて、前記第
１と第２の高濃度にドープされた領域がそれぞれソース
領域とドレイン領域として機能するようになっている、
絶縁ゲート電界効果トランジスタ。
【０２４７】（１０）第１の伝導形の半導体層の表面に
形成された絶縁ゲート電界効果トランジスタであって、
前記半導体層中に前記第１の伝導形とは逆の第２の伝導
形に形成された第１のタンク領域、前記第１のタンク領
域中の前記表面に形成された、前記第１の伝導形の第２
のタンク領域、前記第２のタンク領域内に形成された前
記第２の伝導形の環状の第１の高濃度にドープされた領
域であって、内部および外部の横方向端を有する環状の
第１の高濃度にドープされた領域、前記第１の高濃度に
ドープされた領域の前記外部の横方向端を覆って絶縁さ
れて取り付けられた環状の導電性ゲート、横方向で前記
導電性ゲートの内側に前記表面に形成された前記第１の
伝導形バックゲート領域であって、前記表面から前記第
２のタンク領域中へ延びるバックゲート領域、前記第１
のタンク領域内の前記表面に、前記第２のタンク領域か
ら隔てられて形成された少なくとも１つの第２の高濃度
にドープされた領域、を含む絶縁ゲート電界効果トラン
ジスタ。
【０２４８】（１１）バックゲートを備えた、環状の絶
縁ゲート電界効果トランジスタを形成するための方法で
あって、第１の伝導形を有する半導体層中に、前記第１
の伝導形とは逆の第２の伝導形の第１のタンク領域を形
成すること、前記第１のタンク領域内の前記半導体層の
表面に第２のタンク領域を形成すること、前記第２のタ
ンク領域内に前記第２の伝導形に、内部および外部の横
方向端を有する環状の、第１の高濃度にドープされた領
域を形成すること、前記第１の高濃度にドープされた領
域の形成工程の後に、前記第１の高濃度にドープされた
領域の前記外部横方向マージンを覆って絶縁されて取り
付けられ、内部および外部の横方向マージンを有する環
状の導電性ゲートを形成すること、横方向で前記導電性
ゲートの前記内部マージンの内側に、前記第１のタンク
領域中へ延びる前記第１の伝導形のバックゲート領域を
形成すること、前記第１のタンク領域内に前記第２のタ
ンク領域から隔てられて、前記第２の伝導形に第２の高
濃度にドープされた領域を形成すること、の工程を含む
方法。
【０２４９】（１２）第１の伝導形の半導体層中に第１
の電界効果トランジスタとドレイン拡張電界効果トラン
ジスタとを同時に作製するための方法であって、前記第
１のトランジスタが前記第１の伝導形とは逆の第２の伝
導形のソースおよびドレイン、前記第１の伝導形のチャ
ネル、そして前記チャネルを覆って絶縁されて取り付け
られた導電性ゲートを含み、前記拡張ドレイントランジ
スタが前記第２の伝導形の拡張されたドレイン、第２の
伝導形のソース、拡張ドレイントランジスタのソースを
それの拡張ドレインから隔てるチャネル、そして拡張ド
レイントランジスタのチャネルを覆って絶縁されて取り
付けられたゲートを含み、前記半導体層の第１の能動装
置エリア中において、第１の電界効果トランジスタのた
めの前記第１の伝導形とは逆の第２の伝導形の、前記第
１の電界効果トランジスタのソースおよびドレインを取
り囲む寸法のタンクのためのマスクと、前記半導体層の
第２の能動装置エリア中において前記拡張ドレインのた
めのマスクを定義すること、前記第２の伝導形のドーパ
ントを用いて前記タンクと前記拡張ドレインとを同時に
打込みすること、の工程を含む方法。
【０２５０】（１３）モノリシックチップの表面に形成
された集積回路であって、前記表面に第１の伝導形の半
導体の層が形成され、前記集積回路が、前記第１の伝導
形とは逆の第２の伝導形の第１のタンク中に形成された
第１の電界効果トランジスタであって、前記第１のタン
クが予め定められた深さとドーパント濃度とを有し、前
記第１のタンク中に形成された前記第１のトランジスタ
のソースとドレインが前記第１の伝導形に形成され互い
に間隔を置いて配置され、また前記チャネルのコンダク
タンスを制御するために前記チャネルを覆って絶縁され
て導電性ゲートが取り付けられている第１の電界効果ト
ランジスタ、縦形ＤＭＯＳ電界効果トランジスタであっ
て、前記縦形トランジスタの埋め込みコレクタが前記第
１の伝導形とは逆の伝導形を有する第２の半導体層で形
成されており、前記第２の半導体層が前記表面に対向し
て前記半導体層に隣接して形成されており、前記第１の
伝導形の少なくとも１つの拡散接続領域が前記表面から
前記第２の層へ前記半導体層を貫通して形成されてお
り、前記第２の伝導形の第２のタンクが前記半導体層中
に前記表面から前記埋め込みコレクタヘ延びて形成され
ており、前記第２のタンクが前記第１のタンクよりも大
きい深さと必ずしも同じでないドーパント濃度とを有し
ており、前記縦形トランジスタのチャネル領域が前記第
２のタンク内の前記表面に前記拡散節即領域から隔てら
れて形成されており、ソース領域が前記第２の伝導形に
前記表面に前記チャネル領域によって取り囲まれて形成
され、第２の導電性ゲートが前記チャネル領域のコンダ
クタンスを制御するために前記ャネル領域を覆って絶縁
されて取り付けられている、縦形ＤＭＯＳ電界効果トラ
ンジスタ、を含む集積回路。
【０２５１】（１４）第１の伝導形を有する半導体層の
表面に形成された電気的に消去可能で、電気的にプログ
ラム可能な読み出し専用メモリセルであって、前記表面
に前記第１の伝導形とは逆の第２の伝導形にドープされ
たトンネルダイオード領域、前記表面に形成された前記
第２の伝導形の第１の高濃度にドープされた領域、前記
表面中に形成された前記第２の伝導形の第２の高濃度に
ドープされた領域であって、前記第１の伝導形のセンス
トランジスタチャネル領域が前記第１の高濃度にドープ
された領域を前記第２の高濃度にドープされた領域から
隔てており、前記第１と第２の高濃度にドープされた領
域の少なくとも１つが前記トンネルダイオード領域から
分離されるようになった、第２の高濃度にドープされた
領域、前記表面上に前記トンネルダイオードドープ領域
を覆って形成された薄いトンネル絶縁体と、前記表面上
に前記センストランジスタチャネル領域を覆って形成さ
れたゲート絶縁体、前記トンネル絶縁体層と前記ゲート
絶縁体層の上に形成された部分を有し、横方向マージン
を有する導電性浮遊ゲート、前記浮遊ゲートを覆って絶
縁されて取り付けられ、それとの間に容量性結合を形成
している導電性制御ゲートであって、前記制御ゲートの
横方向マージンが前記浮遊ゲートの対応する横方向マー
ジンにすべての点で重なっているようになった、導電性
制御ゲート、を含む電気的に消去可能で、電気的にプロ
グラム可能な読み出し専用メモリセル。
【０２５２】（１５）自動車システム用モノリシックマ
イクロコントローラであって、半導体チップの表面に形
成されて自動車システム用電源を受け取る電圧調整器で
あって、自動車電源の過渡電圧に耐えることのできる少
なくとも１つの高電圧トランジスタを含む電圧調整器、
前記表面に形成されて少なくとも１つの低電圧絶縁ゲー
ト電界効果トランジスタを含む論理回路であって、前記
トランジスタが前記自動車用電源によって供給される電
圧よりも本質的に低い低電圧電源のみを受け取るように
選択的につながれている論理回路、を含む自動車システ
ム用モノリシックマイクロコントローラ。
【０２５３】（１６）第１の伝導形を有する半導体層の
表面に第１の絶縁ゲート電界効果トランジスタと第２の
絶縁ゲート電界効果トランジスタを同時に作製するため
の方法であって、前記半導体層中に、前記第１の伝導形
とは逆の第２の伝導形に、互いに隔てられた第１と第２
のタンク領域を同時に形成すること、前記第１の伝導形
に第３と第４のタンク領域を同時に形成することであっ
て、前記第３のタンク領域が前記第１のタンク領域中に
形成され、前記第４のタンク領域が前記第２のタンク領
域中に形成されるように第３と第４のタンク領域を同時
に形成すること、横方向で前記第４のタンク領域内に前
記第１の伝導形のバックゲート領域を形成すること、前
記第３のタンク領域の横方向マージンを絶縁されて覆う
ように取り付けられる導電性制御ゲートと、前記第４の
タンク領域の横方向マージンを絶縁されて覆うように取
り付けられ、横方向で前記バックゲート領域の外方向に
取り付けられた環状の導電性制御ゲートとを同時に形成
すること、（ａ）前記第１のタンク領域内に前記第３の
タンク領域から隔てられた高濃度にドープされた領域、
（ｂ）前記第３のタンク領域内の高濃度にドープされた
領域、（ｃ）前記第２のタンク領域内で前記第４のタン
ク領域から隔てられた高濃度にドープされた領域、を同
時に前記第２の伝導形に形成することであって、前記高
濃度にドープされた領域がソースまたはドレインとして
機能し、前記第３と第４のタンク領域がチャネル領域と
して機能するように、高濃度にドープされた領域を形成
すること、の工程を含む方法。
【０２５４】（１７）第１の伝導形を有する半導体層の
表面に第１の絶縁ゲート電界効果トランジスタと第２の
絶縁ゲート電界効果トランジスタを同時に作製するため
の方法であって、前記半導体層中に、前記第１の伝導形
とは逆の第２の伝導形に、互いに隔てられた第１と第２
のタンク領域を同時に形成すること、前記第１の伝導形
に第３と第４のタンク領域を同時に形成することであっ
て、前記第３のタンク領域が前記第１のタンク領域中に
形成され、前記第４のタンク領域が前記第２のタンク領
域中に形成されるように第３と第４のタンク領域を同時
に形成すること、横方向で前記第４のタンク領域内に前
記第１の伝導形のバックゲート領域を形成すること、前
記第３のタンク領域の横方向マージンを絶縁されて覆う
ように取り付けられる導電性制御ゲートと、前記第４の
タンク領域の横方向マージンを絶縁されて覆うように取
り付けられ、横方向で前記バックゲート領域の外方向に
取り付けられた環状の導電性制御ゲートとを同時に形成
すること、（ａ）前記第１のタンク領域内に前記第３の
タンク領域から隔てられた高濃度にドープされた領域、
（ｂ）前記第３のタンク領域内の高濃度にドープされた
領域、（ｃ）前記第２のタンク領域内で前記第４のタン
ク領域から隔てられた高濃度にドープされた領域、を同
時に前記第２の伝導形に形成することであって、前記高
濃度にドープされた領域がソースまたはドレインとして
機能し、前記第３と第４のタンク領域がチャネル領域と
して機能するように、高濃度にドープされた領域を形成
すること、前記第２の伝導形に前記高濃度にドープされ
た領域を形成するのと同時に、前記第４のタンク領域内
に前記環状導電性ゲートの横方向内部マージンへ自己整
合された環状の高濃度にドープされた領域を形成するこ
と、の工程を含む方法。
【０２５５】（１８）第１の伝導形のチャネル領域を有
する第１の低電圧電界効果トランジスタ、第２の伝導形
のチャネル領域を有する第２の低電圧電界効果トランジ
スタ、そして前記第２の伝導形のチャネル領域を有する
拡張ドレイン電界効果トランジスタを形成するための方
法であって、前記第２の伝導形を有する半導体層の表面
中に互いに隔てられて、前記第１の伝導形に第１と第２
のタンク領域を同時に形成すること、前記表面中へ前記
第２の伝導形に、第３と第４のタンク領域を、前記第３
のタンク領域は前記第１と第２のタンク領域から隔てら
れて、また前記第４のタンク領域は前記第２のタンク領
域とつながるように、同時に形成すること、前記第１の
タンク領域中に前記第１の低電圧電界効果トランジスタ
を形成すること、前記第３のタンク領域中に前記第２の
低電圧電界効果トランジスタを形成すること、前記第２
と第４のタンク領域を含むように前記拡張ドレイン電界
効果トランジスタを形成することであって、前記第２の
タンク領域が前記拡張ドレイントランジスタの拡張され
たドレインの少なくとも一部を形成し、また前記第４の
タンク領域が前記拡張ドレイントランジスタのチャネル
領域を形成するように、前記拡張ドレイン電界効果トラ
ンジスタを形成すること、の工程を含む方法。
【０２５６】（１９）不揮発性メモリセルであって、第
１の伝導形を有する半導体層の表面中に形成されたプロ
グラムトランジスタであって、前記表面に前記第１の伝
導形とは逆の第２の伝導形に形成され、プログラムチャ
ネルによって隔てられた第１と第２の高濃度にドープさ
れた領域、前記第２の高濃度にドープされた領域の少な
くとも一部に隣接して形成された薄い絶縁体トンネリン
グウインドウ、前記薄い酸化物トンネリングウインドウ
に隣接して形成された浮遊ゲート、を含むプログラムト
ランジスタ、前記第１の高濃度にドープされた領域を第
１の電圧源へ選択的につなぐための第１のスイッチ回
路、前記第２の高濃度にドープされた領域を第２の電圧
源へ選択的につなぐための第２のスイッチ回路、電圧を
前記浮遊ゲートへ容量性結合によって供給するためのコ
ンデンサカプラ、を含む不揮発性メモリセル。
【０２５７】（２０）不揮発性メモリセルであって、第
１の伝導形を有する半導体層の表面中に形成されたプロ
グラムトランジスタであって、前記表面に前記第１の伝
導形とは逆の第２の伝導形に形成され、プログラムチャ
ネルによって隔てられた第１と第２の高濃度にドープさ
れた領域、前記第２の高濃度にドープされた領域の少な
くとも一部に隣接して形成された薄い絶縁体トンネリン
グウインドウ、前記薄い酸化物トンネリングウインドウ
に隣接して形成された浮遊ゲート、を含むプログラムト
ランジスタ、前記第１の高濃度にドープされた領域を第
１の電圧源へ選択的につなぐための、選択電界効果トラ
ンジスタを含む第１のスイッチ回路、前記第２の高濃度
にドープされた領域を第２の電圧源へ選択的につなぐた
めの第２のスイッチ回路、電圧を前記浮遊ゲートへ容量
性結合によって供給するためのコンデンサカプラであっ
て、前記表面中に前記第２の伝導形に形成された拡散チ
ャネルを含み、前記拡散チャネルが前記浮遊ゲートの一
部分に隣接してそれから絶縁されて形成されているよう
になった、コンデンサカプラ、を含み、ここにおいて、
前記選択電界効果トランジスタが前記表面中に前記第２
の伝導形に形成された第１と第２の高濃度にドープされ
た領域を含み、前記第１と第２の高濃度にドープされた
領域がチャネルによって互いに隔てられており、前記チ
ャネルのコンダクタンスが絶縁されて隣接するゲート導
体によって制御されるようになっており、前記選択電界
効果トランジスタの前記第２の高濃度にドープされた領
域が前記プログラムトランジスタの前記第１の高濃度に
ドープされた領域を含んでおり、前記第２のスイッチ回
路がチャネルによって互いに隔てられた第１と第２の高
濃度にドープされた領域を含むセンス電界効果トランジ
スタを含んでおり、前記チャネルのコンダクタンスが前
記浮遊ゲート導体によって制御されるようになってお
り、前記センス電界効果トランジスタの前記第１の高濃
度にドープされた領域が前記プログラムトランジスタの
前記第２の高濃度にドープされた領域を含んでいるよう
になった、不揮発性メモリセル。
【０２５８】（２１）第１の伝導形の半導体層の表面に
形成された、電気的に消去可能で、電気的にプログラム
可能な読み出し専用メモリセルであって、前記表面中に
前記第１の伝導形とは逆の第２の伝導形に形成された第
１と第２の高濃度にドープされた領域であって、第１の
チャネルによって互いに隔てられて選択トランジスタを
構成する第１と第２の高濃度にドープされた領域、前記
第１のチャネルを覆って絶縁されて形成され、前記チャ
ネルのコンダクタンスを選択的に制御するためのゲート
導体、前記表面中に前記第２の伝導形に形成された第３
の高濃度にドープされた領域であって、第２のチャネル
によって前記第２の高濃度にドープされた領域から隔て
られてプログラムトランジスタを構成する第３の高濃度
にドープされた領域、前記第２の高濃度にドープされた
領域の一部を覆って形成された薄い酸化物トンネリング
ウインドウ、前記表面中に前記第２の伝導形に形成され
た第４の高濃度にドープされた領域であって、第３のチ
ャネルによって前記第３の高濃度にドープされた領域か
ら隔てられてセンストランジスタを構成する第４の高濃
度にドープされた領域、前記表面中に前記第２の伝導形
に形成された制御コンデンサ拡散チャネルであって、前
記表面上で前記プログラム、センス、選択の各トランジ
スタから隔てられている制御コデンサ拡散チャネル、前
記薄い酸化物トンネリングウインドウに隣接して形成さ
れ、また前記第３のチャネルと前記制御コンデンサ拡散
チャネルとに隣接して絶縁されて形成された浮遊ゲート
導体、を含む電気的に消去可能で、電気的にプログラム
可能な読み出し専用メモリセル。
【０２５９】（２２）第１の伝導形の半導体層の表面に
形成された、電気的に消去可能で、電気的にプログラム
可能な読み出し専用メモリセルであって、前記表面中に
前記第１の伝導形とは逆の第２の伝導形に形成された第
１と第２の高濃度にドープされた領域であって、第１の
チャネルによって互いに隔てられて選択トランジスタを
構成する第１と第２の高濃度にドープされた領域、前記
第１のチャネルを覆って絶縁されて形成され、前記チャ
ネルのコンダクタンスを選択的に制御するためのゲート
導体、前記表面中に前記第２の伝導形に形成された第３
の高濃度にドープされた領域であって、第２のチャネル
によって前記第２の高濃度にドープされた領域から隔て
られてプログラムトランジスタを構成する第３の高濃度
にドープされた領域、前記第２の高濃度にドープされた
領域の一部を覆って形成された薄い酸化物トンネリング
ウインドウ、前記表面中に前記第２の伝導形に形成され
た第４の高濃度にドープされた領域であって、第３のチ
ャネルによって前記第３の高濃度にドープされた領域か
ら隔てられてセンストランジスタを構成する第４の高濃
度にドープされた領域、前記表面中に前記第２の伝導形
に形成された制御コンデンサ拡散チャネルであって、前
記表面上で前記プログラム、センス、選択の各トランジ
スタから隔てられている制御コンデンサ拡散チャネル、
前記薄い酸化物トンネリングウインドウに隣接して形成
され、また前記第３のチャネルと前記制御コンデンサ拡
散チャネルとに隣接して絶縁されて形成された浮遊ゲー
ト導体、を含み、ここにおいて、前記浮遊ゲートが絶縁
体の層によって前記制御コンデンサ拡散チャネルから隔
てられて、前記制御コンデンサ拡散チャネルへ供給され
た電圧の一部が前記浮遊ゲートへ容量結合によって供給
されるようになった、電気的に消去可能で、電気的にプ
ログラム可能な読み出し専用メモリセル。
【０２６０】（２３）第１の伝導形の半導体層の表面に
形成された電気的に消去可能で、電気的にプログラム可
能な読み出し専用メモリセルの配列であって、各セルに
対して、前記表面に第１のチャネルによって互いに隔て
られて形成された前記第１の伝導形とは逆の第２の伝導
形の第１と第２の高濃度にドープされた領域であって、
前記第１の高濃度にドープされた領域が前記配列中の第
１の隣接セルの第１の高濃度にドープされた領域を含む
ようになった、第１と第２の高濃度にドープされた領
域、各セルに対して、前記第１のチャネルを覆って絶縁
されて形成され、前記チャネルのコンダクタンスを選択
的に制御するためのゲート導体、各セルに対して、前記
第２の高濃度にドープされた領域の一部を覆う薄い絶縁
体トンネリングウインドウ、各セルに対して、前記表面
中に第２のチャネルによって前記第２の高濃度にドープ
された領域から隔てられて形成された、前記第２の伝導
形の第３の高濃度にドープされた領域、各セルに対し
て、前記表面中に第３のチャネルによって前記第３の高
濃度にドープされた領域から隔てられて形成された、前
記第２の伝導形の第４の高濃度にドープされた領域であ
って、前記配列中の第２の隣接セルの第４の高濃度にド
ープされた領域を含んでいる、第４の高濃度にドープさ
れた領域、各セルに対して、前記表面中に形成された前
記第２の伝導形の制御コンデンサ拡散チャネルであっ
て、前記配列中の第３の隣接セルの制御コンデンサ拡散
チャネルを含んでいる、制御コンデンサ拡散チャネル、
各セルに対して、前記薄い酸化物トンネリングウインド
ウに隣接して形成され、また前記第３のチャネル領域と
前記制御コンデンサ拡散チャネルの一部とに隣接して絶
縁されて形成された浮遊ゲート導体、を含むメモリセル
の配列。
【０２６１】（２４）第１の伝導形の半導体層の表面に
形成された電気的に消去可能で、電気的にプログラム可
能な読み出し専用メモリセルの配列であって、前記セル
が列と、前記列に対して角度をなす行に構成されてお
り、前記配列が、各セルに対して、前記表面に第１のチ
ャネルによって互いに隔てられて形成された前記第１の
伝導形とは逆の第２の伝導形の第１と第２の高濃度にド
ープされた領域であって、前記第１の高濃度にドープさ
れた領域が前記配列中の第１の隣接セルの第１の高濃度
にドープされた領域を含むようになった、第１と第２の
高濃度にドープされた領域、各セルに対して、前記第１
のチャネルを覆って絶縁されて形成され、前記チャネル
のコンダクタンスを選択的に制御するためのゲート導
体、各セルに対して、前記第２の高濃度にドープされた
領域の一部を覆う薄い絶縁体トンネリングウインドウ、
各セルに対して、前記表面中に第２のチャネルによって
前記第２の高濃度にドープされた領域から隔てられて形
成された、前記第２の伝導形の第３の高濃度にドープさ
れた領域、各セルに対して、前記表面中に第３のチャネ
ルによって前記第３の高濃度にドープされた領域から隔
てられて形成された、前記第２の伝導形の第４の高濃度
にドープされた領域であって、前記配列中の第２の隣接
セルの第４の高濃度にドープされた領域を含んでいる、
第４の高濃度にドープされた領域、各セルに対して、前
記表面中に形成された前記第２の伝導形の制御コンデン
サ拡散チャネルであって、前記配列中の第３の隣接セル
の制御コンデンサ拡散チャネルを含んでいる、制御コン
デンサ拡散チャネル、各セルに対して、前記薄い酸化物
トンネリングウインドウに隣接して形成され、また前記
第３のチャネル領域と前記制御コンデンサ拡散チャネル
の一部とに隣接して絶縁されて形成された浮遊ゲート導
体、各列に対して、前記列を構成する前記セルの前記第
１の高濃度にドープされた領域をつなぐ第１の相互接続
ライン、各列に対して、前記列を構成する前記セルの前
記第４の高濃度にドープされた領域をつなぐ第２の相互
接続ライン、各行に対して、前記行を構成する前記セル
の前記制御コンデンサ拡散チャネルをつなぐ第３の相互
接続ライン、を含み、ここにおいて、前記第１の隣接セ
ルが第１の隣接行の一部を含み、前記第２の隣接セルが
第２の隣接行の一部を含み、前記第３の隣接セルが隣接
列の一部を含み、前記行の各々を含む前記セルの前記ゲ
ートが連続しており、前記第１の高濃度にドープされた
領域が仮想アースへつながれており、また各セルに対し
て前記相互接続の少なくとも１つが前記浮遊ゲートと実
質的に位置合わせされて前記浮遊ゲートと前記セルの表
面との間に挟まれており、ここにおいて前記上側表面へ
入射する電磁波が前記浮遊ゲートから遮蔽されるように
なっている、メモリセルの配列。
【０２６２】（２５）電気的に消去可能で、電気的にプ
ログラム可能な読み出し専用メモリセルを使用するため
の方法であって、前記セルが、第１の伝導形の半導体層
の表面に形成されて、第１のチャネルで互いに隔てられ
た前記第１の伝導形とは逆の第２の伝導形の第１と第２
の高濃度にドープされた領域を含み、第２のチャネルに
よって前記第２の高濃度にドープされた領域から隔てら
れた第２の伝導形の第３の高濃度にドープされた領域を
含み、第３のチャネルによって前記第３の高濃度にドー
プされた領域から隔てられた第２の伝導形の第４の高濃
度にドープされた領域を含み、第２の伝導形の制御コン
デンサ拡散チャネルを含み、前記第２の高濃度にドープ
された領域を覆う薄い酸化物トンネリングウインドウを
含み、前記第１のチャネルを覆うゲート導体を含み、ま
た前記薄い酸化物トンネリングウインドウを覆い前記第
３のチャネルと前記制御コンデンサ拡散チャネルの一部
を絶縁されて覆う浮遊ゲートを含んでおり、前記方法
が、セルをプログラムする工程であって、前記ゲート導
体へ第１のプログラム電圧を供給すること、前記第１の
高濃度にドープされた領域へ第２のプログラム電圧を供
給すること、前記第４の高濃度にドープされた領域を浮
遊させること、前記第２のプログラム電圧よりも本質的
により正の第３のプログラム電圧を前記制御コンデンサ
拡散チャネルへ供給して、前記浮遊ゲートへ容量結合さ
れたこの第３のプログラム電圧の一部が浮遊ゲートを、
前記第２の高濃度にドープされた領域から前記薄い酸化
物トンネリングウインドウを通して浮遊ゲートへトンネ
リングする電子によって充電させるようにすること、の
副工程を含む、セルをプログラムする工程、セルを読み
出す工程であって、前記ゲート導体へ第１の読み出し電
圧を供給すること、前記第１の高濃度にドープされた領
域へ第２の読み出し電圧を供給すること、前記制御コン
デンサ拡散領域へ基準電圧を供給すること、前記第１の
高濃度にドープされた領域へセンス増幅器を接続して前
記第３のチャネル中を流れる電流を測定すること、の副
工程を含む、セルを読み出す工程、セルを消去する工程
であって、前記ゲート導体へ第１の消去電圧を供給する
こと、前記第１の高濃度にドープされた領域へ第２の消
去電圧を供給すること、前記第４の高濃度にドープれた
領域を浮遊させること、前記第２の消去電圧よりも本質
的により負の第３の消去電圧を前記制御コンデンサ拡散
領域へ供給して、前記浮遊ゲートへ容量結合されたその
第３の消去電圧の一部が浮遊ゲートを、前記第２の高濃
度にド−プされた領域から前記薄い酸化物トンネリング
ウインドウを通して浮遊ゲートへトンネリングする電子
によって充電させるようにすること、の副工程を含む、
セルを消去する工程、の工程を含む方法。
【０２６３】（２６）第１の伝導形の半導体層の表面に
形成されたバイポーラトランジスタであって、前記半導
体層中に前記第１の伝導形とは逆の第２の伝導形に形成
された第１のタンク領域、前記第１タンク領域中に形成
された前記第１の伝導形の第２のタンク領域、前記表面
上に選択的取り付けられた少なくとも１つのモート絶縁
体領域であって、前記モート絶縁体領域の第１と第２の
部分が互いに隔てられて前記表面のコレクタコンタクト
エリアを定義しており、前記モート絶縁体領域の第３と
前記第２の部分が互いに隔てられて前記表面のエミッタ
エリアを定義しており、前記モート絶縁体領域の第４と
前記第３の部分が互いに隔てられて前記表面のベースコ
ンタクトエリアを定義しており、前記表面の前記コレク
タコンタクトエリアが前記第２のタンク領域から横方向
に間隔を置いて配置されており、前記エミッタエリアと
前記ベースコンタクトエリアが横方向で前記第２のタン
ク領域内に含まれているようになった、少なくとも１つ
のモート絶縁体領域、前記モート絶縁体領域の前記第１
と第２の部分の横方向マージンへ自己整合されて、前記
コレクタコンタクトエリア中へ打ち込みされた、前記第
２の伝導形のコレクタコンタクト領域、前記モート絶縁
体領域の前記第２と第３の部分の横方向マージンへ自己
整合されて、前記エミッタエリア中へ打ち込みされた、
前記第２の伝導形のエミッタ、前記モート絶縁体領域の
前記第３と第４の部分の横方向マージンへ自己整合され
て、前記ベースコンタクトエリア中へ打ち込みされた、
前記第１の伝導形のベースコンタクト領域であって、前
記第１のタンク領域が前記トランジスタのコレクタを構
成し、前記第２のタンク領域が前記トランジスタのベー
ス領域を構成するようになった、ベースコンタクト領
域、を含むバイポーラトランジスタ。
【０２６４】（２７）第１の伝導形の半導体層の上に形
成されたバイポーラトランジスタであって、前記半導体
層の上に形成された、前記第１の伝導形とは逆の第２の
伝導形の半導体でできた埋め込みコレクタ層、前記埋め
込みコレクタ層から離れた表面を有し、前記埋め込みコ
レクタ層を覆って形成された、前記第１伝導形のエピタ
キシャル層、前記エピタキシャル層中に前記第１の伝導
形とは逆の第２の伝導形に形成された第１のタンク領
域、前記エピタキシャル層中に形成されて、前記表面か
ら前記埋め込みコレクタ層へ延び、前記第１のタンク領
域内に取り付けられた、前記第２の伝導形の深い拡散領
域、前記第１のタンク領域中に前記深い拡散領域から隔
てられて形勢された、前記第１の伝導形の第２のタンク
領域、前記表面上に選択的取り付けられた少なくとも１
つのモート絶縁体領域であって、前記モート絶縁体領域
の第１と第２の部分が互いに隔てられて前記表面のコレ
クタコンタクト領域エリアを定義しており、前記モート
絶縁体領域の第３と前記第２の部分が互いに隔てられて
前記表面のエミッタエリアを定義しており、前記モート
絶縁体領域の第４と前記第３の部分が互いに隔てられて
前記表面のベースコンタクトエリアを定義しており、前
記表面の前記コレクタコンタクトエリアが横方向で前記
深い拡散領域内に取り囲まれており、前記エミッタエリ
アと前記ベースコンタクトエリアが横方向で前記第２の
タンク領域内に含まれているようになった、少なくとも
１つのもート絶縁体領域、前記モート絶縁体領域の前記
第１と第２の部分の横方向マージンへ自己整合されて、
前記コレクタコンタクトエリア中へ打ち込みされた、前
記第２の伝導形のコレクタコンタクト領域、前記モート
絶縁体領域の前記第２と第３の部分の横方向マージンへ
自己整合されて、前記エミッタエリア中へ打ち込みされ
た、前記第２の伝導形のエミッタ、前記モート絶縁体領
域の前記第３と第４の部分の横方向マージンへ自己整合
されて、前記ベースコンタクトエリア中へ打ち込みされ
た、前記第１の伝導形のベースコンタクト領域であっ
て、前記埋め込みコレクタ領域が前記トランジスタのコ
レクタを構成し、前記第２のタンク領域が前記トランジ
スタのベース領域を構成するようになった、ベースコン
タクト領域、を含むバイポーラトランジスタ。
【０２６５】（２８）第１の伝導形を有する半導体層の
表面にバイポーラトランジスタと電界効果トランジスタ
とを同時に作製するための方法であって、前記半導体層
中へ、互いに隔てられた第１と第２のタンク領域を、前
記第１の伝導形とは逆の第２の伝導形に同時に形成する
こと、前記第１のタンク領域内の前記表面に、前記第１
の伝導形の第３のタンク領域を形成すること、（ａ）前
記第２のタンク領域中へ電界効果トランジスタのための
第２の伝導形のソース／ドレイン領域を、（ｂ）前記第
３のタンク領域中へ第２の伝導形のエミッタを、（ｃ）
前記第３のコンタクト領域から隔たった前記第１のコン
タクト領域中へ第２の伝導形のコンタクトエリア領域
を、同時に打ち込みすること、の工程を含む方法。
【０２６６】（２９）電界効果トランジスタが第１の伝
導形を有する第２の半導体層の領域中に形成される。半
導体領域中に第１の伝導形とは逆の第２の伝導形のタン
ク領域が形成され、半導体層の表面上にタンクエリアを
定義する。領域内に、タンク領域から隔てられて第１の
伝導形に、第１の高濃度にドープされた領域が形成され
る。表面の少なくとも１つの選ばれた部分上にゲート絶
縁体層が形成され、この選ばれた部分はタンク領域の一
部を含む。表面の前記選ばれた部分を覆うゲート絶縁体
層上に導電性ゲートが形成される。タンクエリア内の表
面に第１の伝導形に少なくとも１つの第２の高濃度にド
ープされた領域が形成され、それはゲートの横方向端の
対応する１つへ自己整合された少なくとも１つの横方向
端を有する。タンク領域は第１の高濃度にドープされた
領域と第２の高濃度にドープされた領域との間にチャネ
ルを形成する。以下の装置の１つまたは複数個を作製す
るための集積化プロセス化が示されている。それらの装
置には：（ｎ）および（ｐ）チャネル低電圧電界効果論
理トランジスタ；ＥＥＰＲＯＭメモリ配列等へのゲート
入力用の（ｎ）および（ｐ）チャネル高電圧絶縁ゲート
電界効果トランジスタ；ファウラー・ノルトハイムトン
ネリングＥＥＰＲＯＭセル；（ｎ）および（ｐ）チャネ
ルドレイン拡張絶縁ゲート電界効果トランジスタ；縦形
および横形環状ＤＭＯＳトランジスタ；ショットキーダ
イオード；ＦＡＭＯＳ ＥＰＲＯＭセルが含まれる。信
頼性を増した“非スタック”二重レベルポリＥＥＰＲＯ
Ｍセル、（図７６）もまた開示されている。バイポーラ
トランジスタ、（図５６）が第１の伝導形の半導体層の
表面に形成される。半導体層中に第２の伝導形に、第１
のタンク領域、（図５６）が形成される。半導体層中の
第１のタンク領域、図５６内に第１の伝導形に、第２の
タンク領域、（図５６）が形成される。少なくとも１つ
のモート絶縁体領域、（図５６）の選択的な成長が表面
上に行われて、それの第１、第２、第３、第４の部分が
互いに分離されて形成される。モート絶縁体領域、（図
５６）の第１と第２の部分がコレクタコンタクト領域の
打ち込みを自己整合させる。モート絶縁体領域、（図５
６）の第２と第３の部分がエミッタの打ち込みを自己整
合させる。モート絶縁体領域、（図５６）の第３と第４
の部分がベースコンタクト領域の打ち込みを自己整合さ
せる。
【０２６７】注意 （Ｃ）著作権、＊Ｍ＊テキサス・インスツルメンツ社１
９９０年。本特許明細書の開示の一部分は、著作権とマ
スクワーク（ｍａｓｋ ｗｏｒｋ）保護の対象となって
いる。著作権およびマスクワークの所有者は、本特許明
細書または特許開示が特許庁の特許書類または記録に用
いられるために複写されることに異議を唱えるものでは
ないが、それ以外については、著作権とマスクワークの
権利を保留する。
【図面の簡単な説明】
【図１】自動車の点火、走行用計器、その他の機能を制
御するために使用される、ここに述べられたプロセスに
従って作製される複数個のマイクロコントローラを備え
た自動車を示す模式図。
【図２】１個のマイクロコントローラの各種の計器やそ
の他の周辺駆動部品への接続を示す、簡略化した電気回
路図、
【図３】個々に述べられたプロセスに従って作製される
マイクロコントローラの物理的なチップレイアウト。
【図４】図３に示されたチップの電気的、模式ブロック
図であって、システムアーキテクチャを示す図。
【図５】図３に示されたマイクロコントローラ中へ組み
込まれたＥＥＰＲＯＭメモリ行列の模式的機能ブロック
図。
【図６】図７から図１３でより詳細に示される、マイク
ロコントローラチップ製造プロセスに関する高レベルの
プロセスフロー図。
【図７】いくつかの異なる半導体装置の同時的な作製に
おいて、引き続く段階を示す、マイクロコントローラチ
ップの異なる部分の高倍率拡大断面模式図であって、前
記複数個の装置に対する集積化プロセスの効果を示す目
的のみのために、同装置を互いに近接したものとして示
す模式図。
【図８】いくつかの異なる半導体装置の同時的な作製に
おいて、引き続く段階を示す、マイクロコントローラチ
ップの異なる部分の高倍率拡大断面模式図であって、前
記複数個の装置に対する集積化プロセスの効果を示す目
的のみのために、同装置を互いに近接したものとして示
す模式図。
【図９】いくつかの異なる半導体装置の同時的な作製に
おいて、引き続く段階を示す、マイクロコントローラチ
ップの異なる部分の高倍率拡大断面模式図であって、前
記複数個の装置に対する集積化プロセスの効果を示す目
的のみのために、同装置を互いに近接したものとして示
す模式図。
【図１０】いくつかの異なる半導体装置の同時的な作製
において、引き続く段階を示す、マイクロコントローラ
チップの異なる部分の高倍率拡大断面模式図であって、
前記複数個の装置に対する集積化プロセスの効果を示す
目的のみのために、同装置を互いに近接したものとして
示す模式図。
【図１１】いくつかの異なる半導体装置の同時的な作製
において、引き続く段階を示す、マイクロコントローラ
チップの異なる部分の高倍率拡大断面模式図であって、
前記複数個の装置に対する集積化プロセスの効果を示す
目的のみのために、同装置を互いに近接したものとして
示す模式図。
【図１２】いくつかの異なる半導体装置の同時的な作製
において、引き続く段階を示す、マイクロコントローラ
チップの異なる部分の高倍率拡大断面模式図であって、
前記複数個の装置に対する集積化プロセスの効果を示す
目的のみのために、同装置を互いに近接したものとして
示す模式図。
【図１３】いくつかの異なる半導体装置の同時的な作製
において、引き続く段階を示す、マイクロコントローラ
チップの異なる部分の高倍率拡大断面模式図であって、
前記複数個の装置に対する集積化プロセスの効果を示す
目的のみのために、同装置を互いに近接したものとして
示す模式図。
【図１４】図７−図１３に示された縦形ＤＭＯＳトラン
ジスタの、より詳細な断面模式図であって、本質的に図
１５のラインｇ−１−ｇ−１に沿って取られた断面図。
【図１５】図１４に示された縦形ＤＭＯＳトランジスタ
の平面図。
【図１６】ここに述べられた集積化プロセスを用いて、
ｐチャネル、低電圧、バックゲート電界効果トランジス
タを作製する時の、各段階における高倍率拡大断面模式
図。
【図１７】ここに述べられた集積化プロセスを用いて、
ｐチャネル、低電圧、バックゲート電界効果トランジス
タを作製する時の、各段階における高倍率拡大断面模式
図。
【図１８】ここに述べられた集積化プロセスを用いて、
ｐチャネル、低電圧、バックゲート電界効果トランジス
タを作製する時の、各段階における高倍率拡大断面模式
図。
【図１９】ここに述べられた集積化プロセスを用いて、
ｐチャネル、低電圧、バックゲート電界効果トランジス
タを作製する時の、各段階における高倍率拡大断面模式
図。
【図２０】ここに述べられた集積化プロセスを用いて、
ｐチャネル、低電圧、バックゲート電界効果トランジス
タを作製する時の、各段階における高倍率拡大断面模式
図。
【図２１】ここに述べられた集積化プロセスを用いて、
ｐチャネル、低電圧、バックゲート電界効果トランジス
タを作製する時の、各段階における高倍率拡大断面模式
図。
【図２２】図２１に示されたトランジスタの模式的平面
図であって、図２１が本質的に切り出された断面位置を
ライン７ｇ−７ｇで示す模式図。
【図２３】ここに述べられた集積化プロセスに従って、
低電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図２４】ここに述べられた集積化プロセスに従って、
低電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図２５】ここに述べられた集積化プロセスに従って、
低電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図２６】ここに述べられた集積化プロセスに従って、
低電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図２７】ここに述べられた集積化プロセスに従って、
低電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図２８】ここに述べられた集積化プロセスに従って、
低電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図２９】図２８に示されたトランジスタの模式的平面
図であって、図２８が本質的に切り出された断面位置を
ライン８ｇ−８ｇで示す模式図。
【図３０】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｐチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３１】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｐチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３２】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｐチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３３】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｐチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３４】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｐチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３５】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｐチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３６】図３５に示されたトランジスタの模式的平面
図であって、図３５が本質的に切り出された断面位置を
ライン９ｇ−９ｇで示す模式図。
【図３７】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３８】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図３９】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図４０】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図４１】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図４２】ここに述べられた集積化プロセスに従って、
高電圧、バックゲート、ｎチャネル電界効果トランジス
タを作製する時の、引き続く段階における高倍率拡大断
面模式図。
【図４３】図４２に示されたトランジスタの模式的平面
図であって、図４２が本質的に切り出された断面位置を
ライン１０ｇ−１０ｇで示す模式図。
【図４４】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図４５】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図４６】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図４７】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図４８】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図４９】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図５０】ここに述べられた集積化プロセスに従って、
横拡散ＭＯＳ（ＬＤＭＯＳ）ｎチャネルトランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図５１】図５０に示されたＬＤＭＯＳトランジスタの
模式的平面図であって、図５０が本質的に切り出された
断面位置をライン１１ｇ−１１ｇで示す模式図。
【図５２】ここに述べられた集積化プロセスに従って、
縦形ｎｐｎバイポーラトランジスタを作製する時の、引
き続く段階における高倍率拡大断面模式図。
【図５３】ここに述べられた集積化プロセスに従って、
縦形ｎｐｎバイポーラトランジスタを作製する時の、引
き続く段階における高倍率拡大断面模式図。
【図５４】ここに述べられた集積化プロセスに従って、
縦形ｎｐｎバイポーラトランジスタを作製する時の、引
き続く段階における高倍率拡大断面模式図。
【図５５】ここに述べられた集積化プロセスに従って、
縦形ｎｐｎバイポーラトランジスタを作製する時の、引
き続く段階における高倍率拡大断面模式図。
【図５６】ここに述べられた集積化プロセスに従って、
縦形ｎｐｎバイポーラトランジスタを作製する時の、引
き続く段階における高倍率拡大断面模式図。
【図５７】図５６に示された縦形ｎｐｎバイポーラトラ
ンジスタの模式的平面図であって、図５６が本質的に切
り出された断面位置をライン１２ｇ−１２ｇで示す模式
図。
【図５８】ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図５９】ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図６０】ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図６１】ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図６２】ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図６３】ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタを
作製する時の、引き続く段階における高倍率拡大断面模
式図。
【図６４】図６３に示されたトランジスタの模式的平面
図であって、図６３が本質的に切り出された断面位置を
ライン１３ｇ−１３ｇで示す模式図。
【図６５】ここに述べられた集積化プロセスに従って作
製された、ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｎチャネル電界効果トランジスタの
高倍率拡大断面模式図。
【図６６】図６５に示された電界効果トランジスタの模
式的平面図であって、図６５が本質的に切り出された断
面位置をライン１４ｇ−１４ｇで示す模式図。
【図６７】ここに述べられた集積化プロセスに従って作
製された、ゲート酸化物ストレスを減じた、バックゲー
ト、拡張ドレイン、ｐチャネル電界効果トランジスタの
高倍率拡大断面模式図。
【図６８】図６７に示された電界効果トランジスタの模
式的平面図であって、図６７が本質的に切り出された断
面位置をライン１５ｇ−１５ｇで示す模式図。
【図６９】ここに述べられた集積化プロセスに従って作
製された、バックゲート、縦形ｎチャネル電界効果トラ
ンジスタの高倍率拡大断面模式図。
【図７０】図６９に示された縦形電界効果トランジスタ
の模式的平面図であって、図６９が本質的に切り出され
た断面位置をライン１６ｇ−１６ｇで示す模式図。
【図７１】“スタックエッチ”プロセスに従って作製さ
れた二重レベルポリＥＥＰＲＯＭセルの模式的電気回路
図。
【図７２】“非スタックエッチ”プロセスに従って作製
された二重レベルポリＥＥＰＲＯＭセルの模式的電気回
路図。
【図７３】“スタックエッチ”プロセスに従って作製さ
れた、図７１に示された電気回路図に対応する二重レベ
ルＥＥＰＲＯＭセルの高倍率拡大断面模式図。
【図７４】本質的に図７３のライン１９ｇ−１９ｇに沿
って取られた立面断面図であって、“スタックエッチ”
二重レベルポリＥＥＰＲＯＭセルの作製時に生成し得る
欠陥を示す図。
【図７５】“非スタックエッチ”プロセスに従って作製
された、図７２に示された電気回路図に対応する二重レ
ベルポリＥＥＰＲＯＭセルの高倍率拡大断面模式図。
【図７６】図７５に示された“非スタックエッチ”セル
の高倍率拡大断面模式図であって、本質的に図７５のラ
イン２０ｇ−２０ｇに沿って取られた断面図。
【図７７】ここに述べられた集積化プロセスに従って、
埋め込みコレクタ、縦形ｎｐｎバイポーラトランジスタ
を作製する時の、引き続く段階における高倍率拡大断面
模式図。
【図７８】ここに述べられた集積化プロセスに従って、
埋め込みコレクタ、縦形ｎｐｎバイポーラトランジスタ
を作製する時の、引き続く段階における高倍率拡大断面
模式図。
【図７９】ここに述べられた集積化プロセスに従って、
埋め込みコレクタ、縦形ｎｐｎバイポーラトランジスタ
を作製する時の、引き続く段階における高倍率拡大断面
模式図。
【図８０】ここに述べられた集積化プロセスに従って、
埋め込みコレクタ、縦形ｎｐｎバイポーラトランジスタ
を作製する時の、引き続く段階における高倍率拡大断面
模式図。
【図８１】ここに述べられた集積化プロセスに従って、
埋め込みコレクタ、縦形ｎｐｎバイポーラトランジスタ
を作製する時の、引き続く段階における高倍率拡大断面
模式図。
【図８２】図８１に示された埋め込みコレクタ、縦形ｎ
ｐｎトランジスタの模式的平面図であって、図８１が本
質的に切り出された断面位置をライン２１ｇ−２１ｇで
示す模式図。
【図８３】ここに述べられた集積化プロセスに従って作
製された、縦形ＤＭＯＳトランジスタの高倍率拡大断面
模式図であって、埋め込み層へのトレンチ接続に利用を
示す模式図。
【図８４】分離の目的で使用された多結晶フィールドト
レンチの高倍率拡大断面模式図。
【図８５】装置分離の目的で使用された別の多結晶フィ
ールドトレンチの高倍率拡大断面模式図。
【図８６】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図８７】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図８８】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図８９】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図９０】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図９１】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図９２】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図９３】初期のソース／ドレインプロセスによる、タ
ンク分離の電界効果トランジスタと横形および縦形ＤＭ
ＯＳパワートランジスタとを作製する時の、引き続く段
階における高倍率拡大断面模式図。
【図９４】単一レベルポリの、電気的に消去可能で、電
気的にプログラム可能な読み出し専用メモリセルの電気
的模式図。
【図９５】図９４のメモリセルの好適実施例の高倍率拡
大平面模式図。
【図９６】本質的に図９５のラインｂ−ｂに沿って取ら
れた立面断面図。
【図９７】本質的に図９５のラインｃ−ｃに沿って取ら
れた立面断面図。
【図９８】図９４のメモリセルの別の実施例の平面図。
【図９９】図９５から図９７に示されたセルに類似のメ
モリセルの配列の内の小部分の平面図。
【符号の説明】
１０ 自動車、 １２ ＨＶＡＣシステム、 １４ 計器類、 １６ シャーシ、 １８ 駆動トレーン、 ２０ オプション、 ２２ マイクロコントローラチップ、 ２４ アナログ計器、 ２６ 液晶距離形、 ２８ 電池、 ２９ 電圧調整器、 ３０、３２、３４、３６ センサ、 ３８ Ａ／Ｄ変換器、 ４０ パルス受信器、 ４２ ＬＣＤ駆動回路、 ４４ タイマ、 ４６ １６ビットＣＰＵ、 ４８ ブログラムメモリ、 ５０ ランダムアクセスメモリ（ＲＡＭ）配列、 ５２ 電気的に消去可能で、電気的にプログラム可能な
読み出し専用メモリ（ＥＥＰＲＯＭ）、 ５４ 計器駆動器、 ５６ ピン、 ５８ 一次電圧調整器、 ６０ 二次電圧調整器、 ６２ シリアル通信インターフェース、 ６４ １３５°アナログ計器駆動器、 ６６、６８ ３６０°計器駆動器回路、 ７０ クロック発生器回路、 ７２ ＰＬＬ発振器回路、 ７４ モジュラータイマ、 ７６ デジタル出力回路、 ７８ スイッチインターフェース回路、 １００−１３８ 工程、 １３９ 低電圧ｐチャネル電界効果トランジスタ、 １４０ 低電圧論理ｎチャネル電界効果トランジスタ、 １４２ ｎチャネル絶縁ゲート電界効果トランジスタ、 １４３ トンネリングセル、 １４４ ドレイン拡張ｎチャネル電界効果トランジス
タ、 １４５ ドレイン拡張ｐチャネルトランジスタ、 １４６ ＬＤＭＯＳｎチャネル電界効果トランジスタ、 １４７ ＶＤＭＯＳｎチャネル電界効果トランジスタ、 １４８ ショットキーダイオード、 １４９ ＦＡＭＯＳ ＥＰＲＯＭセル、 １５０ ｐ形シリコン基板、 １５２ （ｐ−）エピタキシャル層、 １５４ （ｎ＋）埋め込み層、 １５６ （ｐ−）エピタキシャル部、 １６４ 酸化物層、 １６６ 窒化物層、 １６８、１６９、１７０、１７１ 高電圧（ｎ−）タン
ク、 １７２ 深い（ｎ＋）打ち込み、 １７５、１７６、１７７ 低電圧（ｎ−）タンク、 １７８ パッド酸化物、 １８０、１８２、１８４、１８６ 高電圧ｐタンク領
域、 １８８ フォトレジスト層、 １９０ 低電圧ｐタンク、 １９２ ドレイン領域、 １９４、１９６ （ｐ−）タンク領域、 １９８ フォトレジスト層、 ２００、２０２ 深い（ｐ＋）バックゲート領域、 ２０４ 窒化物／酸化物モート層、 ２０６ フォトレジスト層、 ２０８ チャネルストップ領域、 ２１０ 分離酸化物領域、 ２１２ 浮遊ゲート酸化物層、 ２１４ ポリ１層、 ２１６ 窒化物／酸化物サンドイッチ層、 ２１８ 高電圧ゲート酸化物層、 ２２０ 低電圧ゲート酸化物層、 ２２２ フォトレジスト層、 ２２４ （ｎ−）トンネル領域、 ２２６ トンネル酸化物層、 ２２８ 低電圧ｎチャネルトランジスタゲート、 ２３０ 低電圧ｎチャネルトランジスタゲート、 ２３２ ｐチャネルＥＥＰＲＯＭトランジスタゲート、 ２３４ ｎチャネルＥＥＰＲＯＭトランジスタゲート、 ２３６ ｎチャネルＥＥＰＲＯＭ制御ゲート、 ２３８ ＥＥＰＲＯＭ浮遊ゲート、 ２４０ ドレイン拡張ｎチャネルトランジスタゲート、 ２４２ ドレイン拡張ｐチャネルトランジスタゲート、 ２４４ 環状横形ＤＭＯＳｎチャネルトランジスタゲー
ト、 ２４６ 環状縦形ＤＭＯＳｎチャネルトランジスタゲー
ト、 ２４８ ＦＡＭＯＳｎチャネル制御ゲート、 ２５０ 側壁酸化物領域、 ２５４、２５６、２５８、２６０、２６２、２６４、
ソース／ドレイン領域、 ２６６ ソース領域、 ２６８ ドレインコンタクト領域、 ２７２ ドレインコンタクト領域、 ２７４ 環状ソース／ドレイン領域、 ２７６ 深い（ｎ＋）コンタクト領域、 ２７８ 環状ソース／ドレイン領域、およびコンタクト
領域、 ２８０、２８２ ソース／ドレイン領域、 ２８４、２８６、２８８、２９０ （ｐ＋）ソース／ド
レイン領域、 ２９２ ソースコンタクト領域、 ２９４ ドレインコンタクト領域、 ２９６、２９８ 中央バックゲートコンタクト領域、 ３００ ＢＰＳＧ、 ３０２ オリフィス ３０３ 低電圧ｐチャネル電界効果トランジスタ、 ３０４ 白金シリサイド層（ｎタンク）、 ３０６ 金属１コンタクト（ポリ２ゲート）、 ３０８ （ｎ−）打込み領域、 ３１０ （ｎ＋）打込み領域、 ３１２、３１４ ソース／ドレイン領域、 ３１６ パッド、 ３１８、３２０ コンタクト、 ３２２ 低電圧ｎチャネル電界効果トランジスタ、 ３２４ 低電圧ｐタンク、 ３２６ ポリゲート、 ３２８、３２９ ソース／ドレイン領域、 ３３０、３３１ 高濃度打込み領域、 ３３２ バックゲート拡散、 ３３４ パッド、 ３３６、３３８ コンタクト、 ３４０ バックゲート付きＮＭＯＳ電界効果トランジス
タ、 ３４２ 高電圧ｎタンク、 ３４４ 導電性ゲート、 ３４６ タンク接続領域、 ３４８ （ｎ＋）領域、 ３５０、３５２ ソース／ドレイン領域、 ３５４ パッド、 ３５６ コンタクト、 ３５８ コンタクト、 ３６０ バックゲート付き１８ボルトＮＭＯＳ電界効果
トランジスタ、 ３６２ 高電圧ｐタンク、 ３６４ 導電性ゲート、 ３６６、３６８ （ｎ−）領域、 ３７０、３７２ （ｎ＋）領域、 ３７４ ｐタンクコンタクト領域、 ３８０ コクタクト、 ３８２ ＬＤＭＯＳ電界効果トランジスタ、 ３８４ ｎタンク、 ３８６ 低電圧ｐタンク、 ３８８ 深い（ｐ＋）拡散、 ３９０ ゲート、 ３９２、３９４ （ｎ−）領域、 ３９６、３９８ 打込み領域、 ４０２ パッド、 ４０４ コンタクト、 ４０６ コンタクト、 ４０８ 縦形ｎｐｎトランジスタ、 ４１０ （ｎ−）タンク、 ４１２ ｐタンク、 ４１４ コンタクト、 ４１６ エミッタ、 ４１８、４２０ （ｎ＋）領域、 ４２２ ベースコンタクト領域、 ４２４ コンタクト、 ４２６ 高電圧ｐチャネル電界効果トランジスタ、 ４２８ 低電圧ｎタンク、 ４３０ 高電圧ｐタンク、 ４３２ 酸化物領域、 ４３４ 導電性ゲート、 ４３６、４３８ ソース／ドレイン領域、 ４４０、４４２ （ｎ＋）ソース／ドレイン領域、 ４４４ （ｐ＋）バックゲート接続領域、 ４５２ 電界効果トランジスタ、 ４５４ 低電圧ｎタンク、 ４５６ 高電圧ｐタンク、 ４５８ ゲート、 ４６０、４６２ ゲートの一部、 ４６４、４６６ （ｎ＋）ソース／ドレイン領域、 ４６８、４７０ （ｎ＋）領域、 ４７２ （ｐ＋）バックゲート接続領域、 ４７４ パッド、 ４７６、４７８ コンタクト、 ４８０ ゲートの一部、 ５００ 配列、 ５０２ 行デコーダおよびレベルシフタ、 ５０４ センス増幅器、 ５０６ 制御およびチャージポンプ、 ５０８ 入力／出力インタフェース、 ５１２ データバス、 ６００ 電界効果トランジスタ、 ６０２ 高電圧ｎタンク、 ６０４ 低電力ｐタンク、 ６０６ 中央酸化物領域、 ６０９ 横方向マージン、 ６１０ （ｎ＋）打込み領域、 ６１１ 上表面、 ６１２ 低密度（ｎ−）拡散、 ６１４ ソース領域、 ６１６ ドレイン領域、 ６１８ 導電性ゲート、 ６２０、６２２ コンタクト、 ６２５ （ｎ＋）埋め込みソース／ドレイン領域、 ６２６ （ｎ−）高電圧タンク、 ６２８ 深い（Ｎ＋）拡散、 ６３０ 高電圧（ｐ−）タンク、 ６３２ 深い（ｐ＋）拡散、 ６３４ 制御ゲート、 ６３６ ソース領域、 ６３８ （ｎ−）コンタクト領域、 ６４０、６４２ （ｎ＋）領域、 ６４４ バックゲートコンタクト領域、 ６４６ パッド、 ６４８、６５０ コンタクト、 ６５２ スタックＥＥＰＲＯＭセル、 ６５４ 列電圧接続、 ６５８ 行トランジスタ、 ６６０ ゲート、 ６６２ 導電性ポリの行ライン、 ６６４ 導電性ライン、 ６６６ センストランジスタ、 ６６８ 第１レベルポリの浮遊ゲート、 ６７０ 第２レベルポリのセンスライン、 ６７２ 高濃度打込み領域、 ６７４ トンネルダイオード、 ６７６ 非スタックＥＥＰＲＯＭセル、 ６７８ 列電圧接続、 ６８０ 高濃度打込み領域、 ６８２ 行トランジスタ、 ６８４ ゲート、 ６８６ ポリの行ライン、 ６８８ 高濃度打ち込み領域、 ６９０ トランジスタ、 ６９２ トンネルダイオード、 ６９６、７００ トランジスタ、 ７０２ 高濃度打込み領域、 ７０４ 仮想アース、 ７０６ 制御ゲート、 ７０８ 第１レベルポリの浮遊ゲート、 ７１０ 金属１導体、 ７１２ トンネル酸化物ウインドウ、 ７１４、７１６ 横方向マージン、 ７１８ 指構造、 ７２０ コンタクト、 ７２２ 金属１仮想アース導体、 ７２４ （ｐ＋）フィールドプレート、 ７２６ コンタクト、 ７２８ フィールドプレート導体、 ７３２ トンネリングウインドウ、 ７３４ 指構造、 ７３６ 浮遊ゲートの主要部、 ７３８ 指構造、 ７４０ 仮想アース導体、 ７４２ フィールドプレート領域、 ７４４ コンタクト、 ７４６ フィールドプレート導体、 ７４８ 高電圧（ｐ−）タンク、 ７５０ ダイオード領域、 ７５２ 窒化物／酸化物層、 ７５４ ＢＰＳＧ層、 ７５６、７５８ トレンチ、 ７６０ （ｐ−）タンク、 ７７０ トランジスタ、 ７７２ （ｎ＋）埋め込み層、 ７７４ 高電圧ｎタンク、 ７７６ 深い（ｎ＋）拡散、 ７７８ 高電圧ｐタンク、 ７８０、７８２ （ｎ＋）打込み領域、 ７８４、７８６ 低密度ｎ拡散領域、 ７８８ （ｐ＋）ベースコンタクト領域、 ７９０ コンタクト、 ８００ 縦形ＤＭＯＳトランジスタ、 ８０２ トレンチ、 ８０４ 酸化物、 ８０６ ポリプラグ、 ８０８ コンタクト延長、 ８１０ トレンチ、 ８１２ 高電圧（ｎ−）タンク、 ８１４ 高電圧ｎタンク、 ８１６ 酸化物、 ８１８ （ｎ＋）ポリ、 ８２０ トレンチ、 ８２２、８２４ 高電圧（ｎ−）タンク、 ８２６ 酸化物、 ８２８ トレンチの底部、 ８３０ （ｎ＋）ポリ層、 ８３２ 外方向拡散（ｎ＋）領域、 ８３４ 低電圧ｎチャネルトランジスタ、 ８３６ ｎチャネル電界効果トランジスタ、 ８４０ 縦形ＤＭＯＳトランジスタ、 ８４２、８４４、８４６、８４８ 高電圧ｎタンク、 ８５０ 深い（ｎ＋）領域、 ８５２ 高電圧ｐタンク、 ８５４ 低電圧ｐタンク、 ８５６ 低電圧ｐタンク、 ８５８ 低電圧ｐタンク、 ８６０ フォトレジスタ層、 ８６２ 環状（ｎ＋）領域、 ８６４ 環状高濃度ドープ領域、 ８６６、８６８ 深い（ｐ＋）領域、 ８７０、８７２ （ｎ＋）ポリゲート、 ８７４ 環状ポリゲート、 ８７６ 環状ゲート、 ８７８、８８０ ソース／ドレイン領域、 ８８２、８８４ ソース／ドレイン領域、 ８８６、８８８ 環状ソース／ドレイン領域、 ８９０ ソース／ドレインコンタクト領域、 ８９２ 環状内部ソース／ドレイン領域、 ８９４ 深い（ｐ＋）コンタクト領域、 ８９６ 中央の深い（ｐ＋）コンタクト領域、 １０１０ ＥＥＰＲＯＭセル、 １０１２ 選択電界効果トランジスタ、 １０１４ プログラム電界効果トランジスタ、 １０１６ センス電界効果トランジスタ、 １０１８ 制御コンデンサ、 １０２０ 浮遊ゲート、 １０２２、１０２４ 高濃度にドープされた領域、 １０２６ チャネルエリア、 １０２８ ゲート、 １０３０ ゲート酸化物層、 １０３６ 高濃度にドープされた領域、 １０３８ チャネル、 １０４０ トンネリング絶縁体層、 １０４２ 高濃度にドープされた領域、 １０４３ チャネルエリア、 １０４４ 仮想アースライン、 １０４８ 薄い絶縁体、 １０５０ チャネル領域、 １０５１ センスライン、 １０５２、１０５４ コンタクト、 １０５８ 第１レベル金属エリア、 １０６０ コンタクト、 １０６２ ｐ形半導体層、 １０６４ 低濃度の（ｎ−）拡散領域、 １０６８、１０７０、１０７２、１０７４ 低濃度の拡
散領域、 １０７６、１０７８ 酸化物層、 １０８０、１０８２ コンタクトウインドウ、 １０８４ 酸化物層、 １０８６ チャネルストップ、 １０８８ 低濃度の拡散領域、
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６１８２７３ (32)優先日 1990年11月23日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ルイス ハッター アメリカ合衆国テキサス州リチャードソ ン，シルバー ホリィ レーン 2303 (72)発明者 ジョージズ ファレッシイ アメリカ合衆国テキサス州シュガーラン ド，アパートメント ナンバー 1511，オ ースチン パークウェイ 1800 (72)発明者 マヌエル トレノ アメリカ合衆国テキサス州ヒューストン, メドウ レイク ドライブ 12207

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１の伝導形の半導体材料中に形成され
    た縦形絶縁ゲート電界効果トランジスタであって：前記
    第１の伝導形の基板、 前記第１の伝導形とは逆の第２の伝導形に、前記基板に
    隣接して形成された埋め込み半導体領域、 前記埋め込み半導体領域に対向する表面を有し、前記埋
    め込み半導体領域を覆って形成された、前記第１の伝導
    形のエピタキシャル層、 前記エピタキシャル層中に前記第２の伝導形に形成さ
    れ、前記エピタキシャル層の前記表面から前記埋め込み
    半導体領域へ延びる第１のタンク領域、 前記エピタキシャル層中に前記第２の伝導形に形成さ
    れ、前記表面から前記埋め込み領域へ延び、前記トラン
    ジスタの外部の点から前記埋め込み半導体領域への導電
    性接続を実現する少なくとも１つの深い拡散領域、 前記エピタキシャル層中に前記第２の伝導形に形成さ
    れ、前記第１のタンク領域中に含まれ、前記埋め込み半
    導体領域と前記深い拡散領域から隔てられて配置され、
    前記表面上に第２のタンクエリアを有する第２のタンク
    領域、 前記第２のタンクエリアの一部を含む前記表面の選ばれ
    た少なくとも１つの部分上に形成されたゲート酸化物、 前記表面の前記選ばれた部分を覆って前記ゲート酸化物
    上に形成され、横方向端を有する導電性ゲート、 前記第２のタンクエリア内の前記表面に前記第２の伝導
    形に形成され、前記ゲートの前記横方向端の対応する１
    つの端へ自己整合された少なくとも１つの横方向端を有
    する高濃度にドープされた領域であって、前記第２のタ
    ンクエリアが前記埋め込み半導体領域と前記高濃度にド
    ープされた領域との間にチャネルを形成する高濃度にド
    ープされた領域、 を含む縦形絶縁ゲート電界効果トランジスタ。
  2. 【請求項２】 第１の伝導形と１つの表面を有する半導
    体領域の表面に電界効果トランジスタを作製するための
    方法であって、 前記半導体領域中の前記表面に前記第１の伝導形とは逆
    の第２の伝導形の、横方向マージンを有するタンク領域
    を形成すること、 前記タンク領域の横方向マージンを覆って前記表面上に
    絶縁されて取り付けられた導電性制御ゲートを形成する
    こと、 前記タンク中への前記第１の伝導形の高濃度にドープさ
    れた領域の打込みを、少なくとも部分的に自己整合させ
    るために、制御ゲートを使用すること、 前記高濃度にドープされた領域をその中にあるドーパン
    トを拡散させることによって制御ゲートの自己整合端の
    下で横方向に広げることであって、しかも前記高濃度に
    ドープされた領域が前記タンク領域中に含まれているよ
    うに広げること、 の工程を含む方法。
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