JPH06112490A

JPH06112490A - ポリシリコン薄膜トランジスタ集積回路、イメージセンサ、液晶ディスプレー、半導体メモリー装置およびその製造方法

Info

Publication number: JPH06112490A
Application number: JP28235192A
Authority: JP
Inventors: Isamu Kobori; 勇小堀
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1992-09-28
Filing date: 1992-09-28
Publication date: 1994-04-22
Anticipated expiration: 2017-06-10
Also published as: JP3291038B2

Abstract

(57)【要約】【目的】薄膜状絶縁ゲイト型半導体装置を用いて、ダ
イナミック駆動をおこなう集積回路の最適な構成および
プロセスを提供する。【構成】薄膜状絶縁ゲイト型トランジスタを有するダ
イナミック回路を構成する際に、リーク電流の小さなＴ
ＦＴを形成するために、ＰＭＯＳを使用し、かつ、その
活性層に酸素もしくは窒素を１０¹⁸ｃｍ^-3以上ドーピン
グするとともに、その他の高速動作を要求されるＴＦＴ
では、酸素および窒素の濃度はいずれも１０¹⁸ｃｍ^-3以
下とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路とその作製方法
に関する。具体的には、液晶表示装置やダイナミックＲ
ＡＭ（ＤＲＡＭ）のように、マトリクス構造を有し、ス
イッチング素子としてＭＯＳ型もしくはＭＩＳ（金属−
絶縁体−半導体）型電界効果型素子（以上を、ＭＯＳ型
素子と総称する）を有し、ダイナミックな動作をおこな
うことを特徴とするマトリクス装置（電気光学表示装
置、半導体メモリー装置を含む）、およびそのための駆
動回路、あるいはイメージセンサーのような集積化され
た駆動回路を有する半導体回路に関する。特に本発明
は、ＭＯＳ型素子として絶縁表面上に形成された薄膜半
導体トランジスタ等の薄膜半導体素子を使用する装置に
関し、薄膜トランジスタの活性層がポリシリコンより形
成されたポリシリコン薄膜トランジスタを有する装置に
関する。

【０００２】

【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板状に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用すること、あるいは同じく
絶縁基板状に形成されたイメージセンサーの駆動回路に
利用することが目的であり、利用する半導体の材料・結
晶状態によって、アモルファスシリコンＴＦＴやポリシ
リコン（多結晶シリコンともいう）ＴＦＴというように
区別されている。

【０００３】もっとも、最近ではポリシリコンとアモル
ファスの中間的な状態を呈する材料も利用する研究がな
されている。中間的な状態については議論がなされてい
るが、本明細書では、何らかの熱的プロセス、例えば、
４５０℃以上の温度での熱アニールやレーザー光等の強
力なエネルギーを照射すること、によって何らかの結晶
状態に達したものを全てポリシリコンと称することとす
る。

【０００４】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術としてポリシリコンＴＦＴが用
いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。

【０００５】さらに、絶縁基板上の半導体回路では、基
板と配線との容量結合がないため、非常な高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーとして利用する技術が提案されている。

【０００６】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。

【０００７】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、マトリクス規模の小さい液晶ディスプレー
のアクティブマトリクスのトランジスタのように、それ
ほどの高速動作が要求されず、一方の導電型だけで十分
であり、かつ、電荷保持能力の高いＴＦＴが必要とされ
る用途に利用されている。しかしながら、より高度な応
用、例えば、大規模マトリクスの液晶ディスプレーには
アモルファスシリコンＴＦＴを利用することは困難であ
った。また、当然のことながら、高速動作が要求される
ディスプレーの周辺回路やイメージセンサーの駆動回路
には利用できなかった。また、同じくマトリクス構成で
あるとはいえ、半導体メモリー装置に利用することも困
難であった。

【０００８】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ²／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ²／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。

【０００９】また、ポリシリコンでは、ＮＭＯＳのＴＦ
Ｔだけでなく、ＰＭＯＳのＴＦＴも同様に得られるので
ＣＭＯＳ回路を形成することが可能で、例えば、アクテ
ィブマトリクス方式の液晶表示装置においては、アクテ
ィブマトリクス部分のみならず、周辺回路（ドライバー
等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆる
モノリシック構造を有するものが知られている。前述の
ＳＲＡＭに使用されるＴＦＴもこの点に注目したもので
あり、ＰＭＯＳをＴＦＴで構成し、これを負荷トランジ
スタとしている。

【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
ポリシリコンＴＦＴはセルフアラインプロセスが採用で
きるため、寄生容量が著しく抑えられるという特徴を持
つ。

【００１１】しかしながら、ポリシリコンＴＦＴはゲイ
トに電圧が印加されていないとき（非選択時）のリーク
電流がアモルファスシリコンＴＦＴに比べて大きく、液
晶ディスプレーで使用するには、このリーク電流を補う
ための補助容量を設け、さらにＴＦＴを２段直列にして
リーク電流を減じるという手段が講じられた。

【００１２】例えば、アモルファスシリコンＴＦＴの高
いＯＦＦ抵抗を利用し、なおかつ、同一基板上にモノリ
シックに高い移動度を有するポリシリコンＴＦＴの周辺
回路を形成しようとすれば、アモルファスシリコンを形
成して、これに選択的にレーザーを照射して、周辺回路
のみを結晶化せしめるという方法が提案されている。

【００１３】しかしながら、現在のところ、レーザー照
射プロセスの信頼性の問題（例えば、照射エネルギーの
面内均一性が悪い等）から歩留りが低く、また、アクテ
ィブマトリクス領域には移動度の低いアモルファスシリ
コンＴＦＴを使用することになるので、より高度な利用
は困難であった。レーザー照射プロセスについては、よ
り信頼性が高く、コストの低い熱アニールが望まれた。
また、製品の付加価値を高める意味から最低でもＴＦＴ
の移動度は５ｃｍ²／Ｖｓが望まれた。

【００１４】

【発明が解決しようとする課題】本発明はこのような困
難な課題に対して解答を与えんとするものであるが、そ
のためにプロセスが複雑化し、歩留り低下やコスト上昇
を招くことは望ましくない。本発明の主旨とするところ
は、高移動度が要求されるＴＦＴと低リーク電流が要求
されるＴＦＴという２種類のＴＦＴを最小限のプロセス
の変更によって、量産性を維持しつつ、容易に作り分け
ることにある。

【００１５】

【問題を解決する方法】本発明の適用される半導体回路
は普遍的なものではない。本発明は、特に液晶表示装置
等の電界の効果によって光の透過性や反射性が変化する
材料を利用し、対向する電極との間にこれらの材料をは
さみ、対向電極との間に電界をかけて、画像表示をおこ
なうためのアクティブマトリクス回路や、ＤＲＡＭのよ
うなキャパシタに電荷を蓄積することによって記憶を保
持するメモリー装置や、同じくＭＯＳトランジスタのＭ
ＯＳ構造部をキャパシタとして、あるいはその他のキャ
パシタによって、次段の回路を駆動するダイナミックシ
フトレジスタのようなダイナミック回路を有する回路、
さらには、イメージセンサーの駆動回路のようなデジタ
ル回路とアナログ的な信号出力を制御する回路とを有す
る回路等に適している。特に、ダイナミック回路とスタ
テッィク回路の混載された回路に適した発明である。

【００１６】従来、高い移動度のＴＦＴを作るためには
含まれる不純物濃度を極力低くすることがなされた。こ
れは単結晶状態とは異なって、ポリシリコンでは不純物
によって結晶粒界のエネルギー障壁が低くなるからであ
る。本発明人の研究によると、ポリシリコン中に含まれ
る酸素もしくは窒素の濃度によって、ＴＦＴの特性が変
動することが明らかになった。すなわち、一般に酸素も
しくは窒素の濃度が大きくなると、ＮＭＯＳもＰＭＯＳ
も移動度が低下することが観測された。例えば、ポリシ
リコン中の酸素濃度が９×１０¹⁷ｃｍ^-3では、ＮＭＯ
Ｓ、ＰＭＯＳの電界移動度は、それぞれ、４２ｃｍ²／
Ｖｓ、２９ｃｍ²／Ｖｓであったが、酸素濃度が４×１
０¹⁸ｃｍ^-3では、ＮＭＯＳ、ＰＭＯＳの電界移動度は、
それぞれ、３６ｃｍ²／Ｖｓ、２２ｃｍ²／Ｖｓと低下
した。

【００１７】しかしながら、さらに興味深いことには、
酸素もしくは窒素の存在によって、リーク電流はＮＭＯ
ＳとＰＭＯＳでは全く異なった振る舞いをすることが発
見された。その様子は図１に示されているが、ＮＭＯＳ
（図１（Ｂ））では酸素濃度が９×１０¹⁷ｃｍ^-3（図中
ｃと表示した曲線）から４×１０¹⁸ｃｍ^-3（図中ｄと表
示した曲線）へ増加するにしたがって、リーク電流が１
０ｐＡから１００ｐＡ（ドレイン電圧＋１Ｖ、ゲイト電
圧−１０Ｖ）へ、１桁増加したのに対して、ＰＭＯＳ
（図１（Ａ））では、９×１０¹⁷ｃｍ^-3（図中ａと表示
した曲線）から４×１０¹⁸ｃｍ^-3（図中ｂと表示した曲
線）へ増加するにしたがって、１０ｐＡから１ｐＡ（ド
レイン電圧−１Ｖ、ゲイト電圧＋１０Ｖ）へ減少したの
である。本発明人の研究によれば、酸素もしくは窒素の
濃度が１０¹⁸ｃｍ^-3の前後で、極めて劇的な変化が生じ
ることが明らかになった。

【００１８】酸素濃度の増加とともに移動度がＰＭＯ
Ｓ、ＮＭＯＳ双方において低下したことは、先述の通
り、活性層のポリシリコンの結晶粒界のエネルギー障壁
が高くなったためと説明される。一方、リーク電流の変
化については、酸素や窒素が、リン、アンチモン、砒
素、ビスマス等と同様にドナーとして機能することか
ら、ポリシリコン活性層が弱いＮ型として機能するた
め、と説明できる。

【００１９】本発明は、この特性を利用したもので、高
移動度が要求されるＴＦＴにおいては、活性ポリシリコ
ン中の不純物濃度を極力減らす一方、低リーク電流が要
求されるＴＦＴでは、これをＰＭＯＳとし、しかも、意
図的に酸素もしくは窒素の濃度を増大せしめ、１０¹⁸ｃ
ｍ^-3以上とする。好ましくは１０¹⁹ｃｍ^-3以上とする。
その際には、移動度の低下が懸念されるが、本発明人の
研究では、移動度の低下はせいぜい５０％であり、ＰＭ
ＯＳにおいても１０ｃｍ²／Ｖｓ以上であるので、本発
明の目的とする各種装置に使用して、十分な特性を得る
ことができる。

【００２０】本発明においては、酸素もしくは窒素の導
入の際に、高移動度ＴＦＴの領域をマスクして、酸素も
しくは窒素（あるいはその双方）のイオンを導入するこ
とによって、上記の構成を成就することを特徴とする。
さらに、その後、熱アニールによって、高移動度ＴＦＴ
と低リーク電流ＴＦＴの双方の活性層の結晶化をおこな
う。ここで、熱アニールを用いるのは、均一性において
優れているからである。なお、熱アニールの工程は、ゲ
イト電極が形成された後でも、ソース／ドレインが形成
された後でも構わない。熱アニールの温度は、基板やそ
の他の材料によって制約を受けるが、シリコンや石英を
基板として使用した場合には、最高１１００℃の熱アニ
ールまで可能である。例えば、典型的な無アルカリガラ
スであるコーニング社の７０５９ガラスの場合には、６
５０℃以下の温度でのアニールが望ましい。

【００２１】本発明では、酸素や窒素を導入することに
よって活性層の状態を変化させることを特徴とするが、
ここで、注意しなければならないことは、従来のように
リンやボロンといったドナーやアクセプターを微量（１
０¹⁷ｃｍ^-3以下）導入することによるしきい値電圧コン
トロールに比して、本発明はその１０倍以上もの量を導
入する点で大きな違いがあることである。例えば液晶デ
ィスプレーやイメージセンサーでは、基板の典型的な大
きさが従来のＩＣプロセスで使用されていた場合の数倍
であり、例えば、ドーピングという工程にしても、従来
のような質量分離されたイオンを注入するという技術は
使用できない。したがって、１０¹⁷ｃｍ^-3以下の微量ド
ーピングはほとんど実施できなかった。したがって、実
質的に従来のようなしきい値電圧コントロールは不可能
であった。

【００２２】これに対し、本発明では、１桁以上も大き
なドーズ量によって目的を成就するが、そのために量産
性が低下することはほとんどない。しかも、この程度の
ドーズ量の制御は比較的容易であるので、装置のメンテ
ナンスや維持費用を考慮すると極めて経済的である。

【００２３】本発明の１つの例は、液晶等のアクティブ
マトリクス回路の表示部分において、ＰＭＯＳのＴＦＴ
をスイッチングトランジスタとして用い、アクティブマ
トリクス領域のＴＦＴの活性層中の酸素濃度を１０¹⁸ｃ
ｍ^-3以上、好ましくは１０¹⁹ｃｍ^-3以上とし、一方、周
辺回路に使用されるＴＦＴの活性層中の酸素や窒素の濃
度はいずれも１０¹⁸ｃｍ^-3以下、好ましくは１０¹⁷ｃｍ
^-3以下とすることである。ここでは、ＰＭＯＳのＴＦＴ
がデータ線と画素電極に対して直列に挿入されているこ
とが必要であり、ＮＭＯＳのＴＦＴが並列に挿入されて
いては、リーク電流が多いためかような表示の目的には
不適切である。しかし、画素のＴＦＴ回路においてはＰ
ＭＯＳとＮＭＯＳのＴＦＴが直列に挿入されている場合
も本発明は含む。もちろん、２つのＰＭＯＳのＴＦＴが
並列に挿入されていることも本発明の技術範囲である。

【００２４】前記のような表示回路部（アクティブマト
リクス）とその駆動回路（周辺回路）とを有する装置に
おいて、駆動回路をＣＭＯＳ回路とすることである。こ
の場合、回路の全てがＣＭＯＳである必要はないが、ト
ランスミッションゲイトやインバータ回路はＣＭＯＳ化
されるのが望ましい。そのような装置の概念図を図２
（Ａ）に示した。図には絶縁基板７上にデータドライバ
ー１とゲイトドライバー２が構成され、また、中央部に
ＰＭＯＳのＴＦＴを有するアクティブマトリクス３が構
成され、これらのドライバー部とアクティブマトリクス
とがゲイト線５、データ線６によって接続された表示装
置が示されている。アクティブマトリクス３はＰＭＯＳ
を有する画素セル４の集合体である。

【００２５】ドライバー部のＣＭＯＳ回路に関しては、
高移動度を得るために活性層における酸素や窒素、炭素
等の不純物の濃度は１０¹⁸ｃｍ^-3以下、好ましくは１０
¹⁷ｃｍ^-3以下とすることが望まれる。その結果、例え
ば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは０．５〜２
Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに移動度は、
ＮＭＯＳでは３０〜１５０ｃｍ²／Ｖｓ、ＰＭＯＳでは
２０〜１００ｃｍ²／Ｖｓであった。

【００２６】一方、アクティブマトリクス部において
は、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小
さな素子を単独もしくは複数直列にして用いることによ
って、補助容量を小さくすることができ、さらには全く
不必要とすることができた。

【００２７】本発明の２つめの例はＤＲＡＭのような半
導体メモリーに関するものである。半導体メモリー装置
は、単結晶ＩＣでは既に速度の限界に達している。これ
以上の高速動作をおこなわせるには、トランジスタの電
流容量をより大きくすることが必要であるが、それは消
費電流の一段の増加の原因になるばかりではなく、特に
キャパシタに電荷を蓄えることによって記憶動作をおこ
なうＤＲＡＭに関しては、キャパシタの容量をこれ以
上、拡大できない以上、駆動電圧を上げることによって
対応するしか方法がない。

【００２８】単結晶ＩＣが速度の限界に達したといわれ
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。

【００２９】ＤＲＡＭにおいても、１Ｔｒ／セル構造の
場合には、先の液晶表示装置と回路構成がほとんど同じ
であり、それ以外の構造のＤＲＡＭ（例えば、３Ｔｒ／
セル構造）でも、記憶ビット部のＴＦＴに本発明のリー
ク電流の小さいＰＭＯＳのＴＦＴを使用する。一方、そ
の駆動回路は十分な高速動作を必要とされるので、前記
の液晶表示装置と同様に、活性層の不純物濃度の著しく
小さい素子を用い、また、消費電力を抑制する目的から
は同様にＣＭＯＳ化することが望ましい。

【００３０】このような半導体メモリー装置において
も、基本的なブロック構成は図２（Ａ）のものと同じで
ある。例えば、ＤＲＡＭにおいては、１がコラムデコー
ダー、２がローデコーダー、３が記憶素子部、４が単位
記憶ビット、５がビット線、６がワード線、７が（絶
縁）基板である。

【００３１】液晶表示装置のアクティブマトリクスもＤ
ＲＡＭも、いずれもリフレッシュ動作を必要とするもの
であるが、そのリフレッシュの期間の間には、画素の容
量やキャパシタの容量に蓄積された電荷が放電してしま
わないように、ＴＦＴが十分に大きな抵抗として機能す
る必要がある。本発明は、このような目的で使用される
ＴＦＴの活性層中に酸素や窒素を意図的にドープするこ
とによって、リーク電流を抑制するのであるが、このド
ーピングによって、移動度が低下することは先に述べた
通りである。また、移動度の低下の度合いは、ドーズ量
によって変化するが、本発明を実施しようとする者は、
リーク電流と移動度がその目的に合致するように最適な
ドーズ量を選択しなければならないことは言うまでもな
い。

【００３２】本発明の第３の応用例は、イメージセンサ
ー等の駆動回路である。図２（Ｂ）には、イメージセン
サーの１ビットの回路例を示したが、図中のフリップ・
フロップ回路８およびバッファー回路９は、通常、ＣＭ
ＯＳ回路によって構成され、走査線に印加される高速パ
ルスに追随できるだけの高速の応答が要求される。一
方、その信号出力段のＴＦＴ１０は、フォトダイオード
によってキャパシターに蓄積された電荷をシフトレジス
タ部８、９からの信号によって、データ線に放出するダ
ムの役目を負っている。

【００３３】このようなＴＦＴ１０には、高速応答もさ
ることながら、リーク電流の少ないことも要求される。
したがって、このような回路において、回路８、９のＴ
ＦＴの活性層の不純物濃度は１０¹⁸ｃｍ^-3以下、好まし
くは１０¹⁷ｃｍ^-3以下とすることが望まれる。一方のＴ
ＦＴ１０においては、窒素もしくは酸素の濃度が１０¹⁸
ｃｍ^-3以上であることが望まれる。この場合も、リーク
電流と移動度がその目的に合致するように最適なドーズ
量を選択しなければならないことは言うまでもない。

【００３４】

【実施例】〔実施例１〕図３に本実施例を示す。本実
施例は、ＴＦＴ型液晶表示装置の周辺回路およびアクテ
ィブマトリクス領域に低温アニールによるポリシリコン
ＴＦＴを使用したものである。

【００３５】まず、コーニング７０５９基板１０１上
に、スパッタ法によって下地酸化膜１０２を厚さ２０〜
２００ｎｍ堆積した。さらに、その上にモノシランもし
くはジシランを原料とするプラズマＣＶＤ法もしくは減
圧ＣＶＤ法によって、アモルファスシリコン膜を厚さ５
０〜１５０ｎｍ堆積した。このときには、アモルファス
シリコン膜中の酸素および窒素の濃度は１０¹⁸ｃｍ^-2以
下、好ましくは１０¹⁷ｃｍ^-2以下とする。この目的には
減圧ＣＶＤ法が適している。本実施例では、酸素濃度は
１０¹⁷ｃｍ^-2以下とした。このアモルファスシリコン膜
の上に再びスパッタ法によって保護の酸化珪素膜（厚さ
１０〜５０ｎｍ）１０５を形成した。その後、周辺回路
領域１０４をフォトレジスト１０６等で覆い、アクティ
ブマトリクス領域１０３のみを露出させた。

【００３６】そして、イオンドーピング装置によって、
図３（Ａ）に示すように酸素イオンを照射した。加速エ
ネルギーは保護層１０５の厚さに応じて、１０〜１００
ｋｅＶとした。ドーズ量は、保護層１０５の厚さと加速
エネルギー、および下地のアモルファスシリコン膜１０
３の厚さによって最適な値を決定すればよい。例えば、
アモルファスシリコン膜の厚さが１００ｎｍ、保護層が
２５ｎｍ、加速エネルギーが５０ｋｅＶのときには、ド
ーズ量を５×１０¹³ｃｍ^-2とすることによって、アモル
ファスシリコン膜１０３のほぼ全域にわたって、酸素濃
度を５×１０¹⁸ｃｍ^-3とすることができた。

【００３７】次に、フォトレジスト１０６を除去した
後、６００℃で２４時間アニールすることによって、ア
モルファスシリコン膜の結晶化をおこなった。その後、
これらのＳｉ膜を島状にパターニングし、例えば、図３
（Ｂ）のように、周辺回路の島状領域１０７とアクティ
ブマトリクス領域の島状領域１０８を形成した。さら
に、これらの島状領域を覆って、スパッタ法によって酸
化珪素膜（厚さ５０〜１５０ｎｍ）を形成し、これをゲ
イト絶縁膜１０９とした。その後、厚さ２００ｎｍ〜５
μｍのアルミニウム膜を電子ビーム蒸着法によって形成
して、これをパターニングし、各島状領域にゲイト電極
を形成した。

【００３８】さらに、基板を電解溶液に浸してゲイト電
極に電流を通じ、その周囲に陽極酸化物の層を形成し
た。なお、この際には、特願平４−３０２２０、同４−
３８６３７および同４−５４３２２に示される如く、周
辺回路領域のＴＦＴの陽極酸化膜を薄くして移動度を向
上せしめ、また、アクティブマトリクス部のＴＦＴの陽
極酸化膜を厚くしてゲイトリークを防止するという構成
を取ることが望ましいが、本実施例では、いずれも陽極
酸化膜の厚さは２００〜２５０ｎｍとした。以上の工程
によって各ＴＦＴのゲイト電極部１１０〜１１２が作製
された。

【００３９】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部（すなわち
ゲイト電極とその周囲の陽極酸化膜）をマスクとして自
己整合的に不純物を注入した。この際には、最初に全面
にフォスフィン（ＰＨ₃）をドーピングガスとして燐を
注入し、その後、図の島状領域１０７の右側のみをフォ
トレジストで覆って、ジボラン（Ｂ₂Ｈ₆）をドーピン
グガスとして、島状領域１０７の左側とアクティブマト
リクス領域に硼素を注入した。ドーズ量は、燐は２〜８
×１０¹⁵ｃｍ^-2、硼素は４〜１０×１０¹⁵ｃｍ^-2とし、
硼素のドーズ量が燐を上回るように設定した。

【００４０】ドーピング工程によって、シリコン膜の結
晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度
とすることも可能であった。しかし、この程度のシート
抵抗では大きすぎる場合には、さらに、６００℃で２〜
２４時間アニールすることによって、より、シート抵抗
を低下させることが可能である。

【００４１】以上の工程によって、Ｎ型の領域１１４、
およびＰ型の領域１１３、１１５が形成された。これら
の領域のシート抵抗は２００〜８００Ω／□であった。
また、同時に活性層１１６〜１１８も形成されたが、こ
のうち、活性層１１６と１１７においては、窒素、酸
素、炭素の濃度は１０¹⁷ｃｍ^-3以下であり、一方、活性
層１１８は図３（Ａ）の工程によって、酸素の濃度が５
×１０¹⁸ｃｍ^-3にまで高められている。その後、全面に
層間絶縁物１１９として、スパッタ法によって酸化珪素
膜を厚さ３００〜１０００ｎｍ形成した。これは、プラ
ズマＣＶＤ法による酸化珪素膜であってもよい。特に、
ＴＥＯＳを原料とするプラズマＣＶＤ法ではステップカ
バレージの良好な酸化珪素膜が得られる。

【００４２】その後、画素電極１２０として、スパッタ
法によってＩＴＯ膜を形成し、これをパターニングし
た。そして、ＴＦＴのソース／ドレイン（不純物領域）
にコンタクトホールを形成し、クロム配線１２１〜１２
４を形成した。図３（Ｄ）には左側のＮＴＦＴとＰＴＦ
Ｔでインバータ回路が形成されていることが示されてい
る。配線１２１〜１２４は、シート抵抗をさげるためク
ロムあるいは窒化チタンを下地とするアルミニウムとの
多層配線であってもよい。最後に、水素中で３５０℃で
２時間アニールして、シリコン膜のダングリングボンド
を減らした。以上の工程によって周辺回路とアクティブ
マトリクス回路を一体化して形成できた。

【００４３】〔実施例２〕絶縁基板上にフォトダイオ
ードとＴＦＴ駆動回路が一体化して形成されたイメージ
センサーの駆動回路において、シフトレジスタ部分をＣ
ＭＯＳのＴＦＴ回路で、シフトレジスタからの信号によ
って蓄積電荷を制御するＴＦＴをＰＭＯＳのＴＦＴで構
成した。これらのＴＦＴには低温アニールによるポリシ
リコンＴＦＴを使用した。その構成例は図２（Ｂ）に示
される。プロセスは実施例１とほぼ同様なものを採用し
た。図２のＴＦ１０の活性層には酸素をイオンドーピン
グによって注入し、その濃度を２×１０¹⁸ｃｍ^-3とし
た。他のＴＦＴにおいては、酸素、窒素および炭素の濃
度は１×１０¹⁷ｃｍ^-3以下とした。これによって、フォ
トダイオードによって蓄積された電荷の収集能力の高い
イメージセンサーを作製することができた。

【００４４】

【発明の効果】以上の説明からも明らかなように、本発
明は、従来のポリシリコンＴＦＴの作製プロセスにおい
て、酸素もしくは窒素を選択的にシリコン中に導入する
ための工程を設けるという、最小の変更によって、課題
を解決することができた。

【００４５】本発明によって、特にダイナミックな回路
およびそのような回路を有する装置の信頼性と性能を高
めることができた。従来、特に液晶表示装置のアクティ
ブマトリクスのような目的に対してはポリシリコンＴＦ
ＴはＯＮ／ＯＦＦ比が低く、実用化にはさまざまな困難
があったが、本発明によってそのような問題はほぼ解決
されたと思われる。さらに、実施例２に示したように絶
縁基板上のイメージセンサーの駆動回路にも利用でき
る。実施例では示さなかったが、単結晶半導体集積回路
の立体化の手段として用いられるＴＦＴにおいても本発
明を実施することによって効果を挙げられることは明白
であろう。

【００４６】例えば、周辺論理回路を単結晶半導体上の
半導体回路で構成し、その上に層間絶縁物を介してＴＦ
Ｔを設け、これによってメモリー素子部を構成すること
もできる。この場合には、メモリー素子部を本発明のＰ
ＭＯＳのＴＦＴを使用したＤＲＡＭ回路とし、その駆動
回路は単結晶半導体回路にＣＭＯＳ化されて構成されて
いる。しかも、このような回路をマイクロプロセッサー
に利用した場合には、メモリー部を２階に上げることに
なるので、面積を節約することができる。このように本
発明は産業上、極めて有益な発明であると考えられる。

【図面の簡単な説明】

【図１】（Ａ）ＮＭＯＳのＴＦＴのゲイト電圧−ドレ
イン電流特性を示す。（Ｂ）ＰＭＯＳのＴＦＴのゲイト電圧−ドレイン電流特
性を示す。（いずれも、横軸はゲイト電圧（Ｖ_G）、縦軸はドレイ
ン電圧（Ｖ_D）

【図２】（Ａ）本発明をアクティブマトリクス装置に
応用した場合のブロック図を示す。（Ｂ）本発明をイメージセンサーの駆動回路に応用した
場合の回路例を示す。

【図３】実施例の工程を示す。

【符号の説明】

１０１絶縁基板１０２下地酸化膜１０３半導体領域（マトリクス領域）１０４半導体領域（周辺回路領域）１０５保護絶縁膜１０６マスク（フォレジスト）１０７島状半導体領域（周辺回路用）１０８島状半導体領域（マトリクス用）１０９ゲイト絶縁膜１１０ゲイト電極（ＰＴＦＴ用）１１１ゲイト電極（ＮＴＦＴ用）１１２ゲイト電極（アクティブマトリクスＴ
ＦＴ用）１１３、１１５Ｐ型不純物領域１１４Ｎ型不純物領域１１６〜１１８活性層１１９層間絶縁物１２０画素電極（ＩＴＯ）１２１〜１２４金属配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9056−4ＭＨ０１Ｌ 29/78 ３１１Ｃ

Claims

【特許請求の範囲】

【請求項１】同一基板上に少なくとも２つのＰチャネ
ル型ポリシリコン薄膜トランジスタを有する集積回路に
おいて、そのうちの少なくとも１つのＰチャネル型ポリシリコン
薄膜トランジスタはその活性層中の酸素もしくは窒素の
濃度がいずれも１０¹⁸ｃｍ^-3以下であることと、他のＰ
チャネル型ポリシリコン薄膜トランジスタの活性層中の
酸素もしくは窒素のいずれかの濃度が１０¹⁸ｃｍ^-3以上
であること、を特徴とするポリシリコン薄膜トランジスタ集積回路。
【請求項２】同一基板上に形成された複数の薄膜トラ
ンジスタによって構成されたイメージセンサーの駆動回
路において、信号出力段の薄膜トランジスタがＰチャネル型であり、
その活性層中の酸素もしくは窒素いずれかの濃度が１０
¹⁸ｃｍ^-3以上であることと、他のＰチャネル型ポリシリコン薄膜トランジスタの活性
層中の酸素もしくは窒素の濃度がいずれも１０¹⁸ｃｍ^-3
以下であること、を特徴とするイメージセンサー。
【請求項３】薄膜トランジスタによって構成されたア
クティブマトリクス領域とその駆動回路を同一基板上に
有する液晶ディスプレー装置において、アクティブマトリクスを構成する薄膜トランジスタがＰ
チャネル型であり、その活性層中の酸素もしくは窒素い
ずれかの濃度が１０¹⁸ｃｍ^-3以上であることと、周辺回
路を構成するリシリコン薄膜トランジスタの活性層中の
酸素もしくは窒素の濃度がいずれも１０¹⁸ｃｍ^-3以下で
あること、を特徴とする液晶ディスプレー。
【請求項４】絶縁表面上に形成された薄膜トランジス
タを有する半導体メモリー装置において、その周辺回路
はＮ型およびＰ型の薄膜トランジスタによって形成さ
れ、メモリー素子領域は、Ｐ型の薄膜トランジスタによ
って形成され、各薄膜トランジスタのゲイト電極がビッ
ト線に、その不純物領域（ソース、ドレイン）の一方が
ワード線に接続され、他の不純物領域はキャパシタに接
続されたことを特徴とする半導体メモリー装置におい
て、メモリー素子領域の薄膜トランジスタの活性層中の酸素
もしくは窒素いずれかの濃度が１０¹⁸ｃｍ^-3以上である
こと、を特徴とする半導体メモリー装置。
【請求項５】絶縁表面上に酸素もしくは窒素の濃度が
いずれも１０¹⁸ｃｍ^-3以下のアモルファスもしくはそれ
と同等な低い結晶性を有する半導体被膜を形成する工程
と、前記半導体被膜に選択的に酸素もしくは窒素の一方ある
いは双方を導入して、その濃度を１０¹⁸ｃｍ^-3以上にす
る工程と、熱アニールによって、前記半導体被膜を結晶化せしめる
工程と、前記半導体をパターニングして複数の島状領域を形成す
る工程と、前記島状領域にゲイト電極を設ける工程と、前記島状領域に選択的に、あるいは自己整合的に不純物
を導入して不純物領域（ソース、ドレイン）を形成する
工程とを有することを特徴とする薄膜トランジスタ集積
回路の作製方法。