JPH06120140A - 半導体製造方法および装置 - Google Patents
半導体製造方法および装置Info
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- JPH06120140A JPH06120140A JP4270114A JP27011492A JPH06120140A JP H06120140 A JPH06120140 A JP H06120140A JP 4270114 A JP4270114 A JP 4270114A JP 27011492 A JP27011492 A JP 27011492A JP H06120140 A JPH06120140 A JP H06120140A
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Abstract
(57)【要約】
【目的】 プラズマ処理装置を大型とすることなく、プ
ラズマ処理装置の構造を複雑とすることなく、また、放
電パワー密度を低減させることなく、プラズマ処理によ
る半導体ウエハ面内の加工均一性を向上させる。 【構成】 ＲＦバイアススパッタリング装置１ａのアノ
ード電極４において、半導体ウエハ９の外周位置に、ア
ノード電極４よりも低誘電率の材料からなり、半導体ウ
エハ９の外周よりも大きな外周を有し、かつ、半導体ウ
エハ９の外周よりも小さな内周を有する静電容量可変手
段１０を設け、半導体ウエハ９の面内の静電容量がプラ
ズマ処理に際して均一となるようにした。
ラズマ処理装置の構造を複雑とすることなく、また、放
電パワー密度を低減させることなく、プラズマ処理によ
る半導体ウエハ面内の加工均一性を向上させる。 【構成】 ＲＦバイアススパッタリング装置１ａのアノ
ード電極４において、半導体ウエハ９の外周位置に、ア
ノード電極４よりも低誘電率の材料からなり、半導体ウ
エハ９の外周よりも大きな外周を有し、かつ、半導体ウ
エハ９の外周よりも小さな内周を有する静電容量可変手
段１０を設け、半導体ウエハ９の面内の静電容量がプラ
ズマ処理に際して均一となるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体製造方法および
装置技術に関し、特に、プラズマ処理を用いる半導体製
造方法および装置に適用して有効な技術に関するもので
ある。
装置技術に関し、特に、プラズマ処理を用いる半導体製
造方法および装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】半導体集積回路装置の製造プロセスで
は、プラズマ化学反応を応用した種々のプラズマ処理が
実施されている。例えばプラズマを用いたエッチング処
理や成膜処理等は、半導体集積回路装置の製造技術とし
て既に定着している。
は、プラズマ化学反応を応用した種々のプラズマ処理が
実施されている。例えばプラズマを用いたエッチング処
理や成膜処理等は、半導体集積回路装置の製造技術とし
て既に定着している。
【０００３】プラズマ処理は、反応ガスを減圧下で放電
することにより、常圧下では安定に得られない電子、イ
オンおよびラジカル等のような反応種を発生させ、所定
の化学反応を促進させて、上述のエッチング処理や成膜
処理を行う技術である。
することにより、常圧下では安定に得られない電子、イ
オンおよびラジカル等のような反応種を発生させ、所定
の化学反応を促進させて、上述のエッチング処理や成膜
処理を行う技術である。
【０００４】したがって、低温プロセスやドライプロセ
ス等を実現でき、半導体集積回路装置を製造する上で非
常に好ましい技術である。
ス等を実現でき、半導体集積回路装置を製造する上で非
常に好ましい技術である。
【０００５】プラズマを用いるエッチング装置または成
膜装置には種々の構造があるが、基本的な構造として
は、処理室内に互いに平行する平板状の２枚の電極を設
置し、一方の電極に半導体ウエハを載置する構造となっ
ている。そして、処理に際して、その２枚の電極間に所
定の電圧を印加することにより、処理室内に導入されて
いる反応ガスを放電し、プラズマを形成する構造になっ
ている。
膜装置には種々の構造があるが、基本的な構造として
は、処理室内に互いに平行する平板状の２枚の電極を設
置し、一方の電極に半導体ウエハを載置する構造となっ
ている。そして、処理に際して、その２枚の電極間に所
定の電圧を印加することにより、処理室内に導入されて
いる反応ガスを放電し、プラズマを形成する構造になっ
ている。
【０００６】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
技術においては、以下の問題があることを本発明者は見
い出した。
【０００７】すなわち、半導体ウエハが大口径になるに
つれ、半導体ウエハ面内におけるプラズマ処理による形
成膜厚の均一性や半導体ウエハ面内におけるプラズマ処
理によるエッチング膜厚の均一性（以下、加工均一性と
もいう）を要求通りに確保することが困難であるという
問題があった。
つれ、半導体ウエハ面内におけるプラズマ処理による形
成膜厚の均一性や半導体ウエハ面内におけるプラズマ処
理によるエッチング膜厚の均一性（以下、加工均一性と
もいう）を要求通りに確保することが困難であるという
問題があった。
【０００８】例えばバイアススパッタリング装置におい
ては、半導体ウエハの周辺部分におけるスパッタリング
速度が、半導体ウエハの中央部分よりも異常に速くなる
現象がある。これは、半導体ウエハの周辺においては、
半導体ウエハの中央よりも静電容量が大きくなり、電界
強度が高くなる結果、プラズマ密度が高くなることに起
因する。
ては、半導体ウエハの周辺部分におけるスパッタリング
速度が、半導体ウエハの中央部分よりも異常に速くなる
現象がある。これは、半導体ウエハの周辺においては、
半導体ウエハの中央よりも静電容量が大きくなり、電界
強度が高くなる結果、プラズマ密度が高くなることに起
因する。
【０００９】そこで、その膜厚の均一性を確保する従来
技術として、例えば半導体ウエハを載置する電極を大面
積とする技術がある。しかし、この場合、プラズマ処理
装置が大型となるとともに、放電パワー密度低減に起因
してプラズマ処理速度が遅くなり、スループットが低下
する問題があった。
技術として、例えば半導体ウエハを載置する電極を大面
積とする技術がある。しかし、この場合、プラズマ処理
装置が大型となるとともに、放電パワー密度低減に起因
してプラズマ処理速度が遅くなり、スループットが低下
する問題があった。
【００１０】また、その膜厚の均一性を確保する従来技
術として、例えば特開平１−１０９７２５号公報には、
プラズマドライエッチング装置において、半導体ウエハ
を載置する電極の周囲に、電界補正用環状体を設置する
技術がある。しかし、この場合、プラズマ処理装置が大
型となるとともに、プラズマ処理装置の構造が複雑とな
る問題があった。
術として、例えば特開平１−１０９７２５号公報には、
プラズマドライエッチング装置において、半導体ウエハ
を載置する電極の周囲に、電界補正用環状体を設置する
技術がある。しかし、この場合、プラズマ処理装置が大
型となるとともに、プラズマ処理装置の構造が複雑とな
る問題があった。
【００１１】本発明は上記課題に着目してなされたもの
であり、その目的は、プラズマ処理装置を大型とするこ
となく、プラズマ処理装置の構造を複雑とすることな
く、また、放電パワー密度を低減させることなく、プラ
ズマ処理による半導体ウエハ面内の加工均一性を向上さ
せることのできる技術を提供することにある。
であり、その目的は、プラズマ処理装置を大型とするこ
となく、プラズマ処理装置の構造を複雑とすることな
く、また、放電パワー密度を低減させることなく、プラ
ズマ処理による半導体ウエハ面内の加工均一性を向上さ
せることのできる技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】すなわち、第１の発明は、処理室内にプラ
ズマを形成することにより、前記処理室内の基板電極上
に載置された半導体ウエハに対して所定のプラズマ処理
を施す半導体製造装置であって、前記所定のプラズマ処
理中に、前記半導体ウエハの外周の静電容量を低減する
ために、前記半導体ウエハの外周位置に半導体ウエハの
外周よりも大きな外周を有するとともに、半導体ウエハ
の外周よりも小さな内周を有する静電容量可変手段を設
けた半導体製造装置構造とするものである。
ズマを形成することにより、前記処理室内の基板電極上
に載置された半導体ウエハに対して所定のプラズマ処理
を施す半導体製造装置であって、前記所定のプラズマ処
理中に、前記半導体ウエハの外周の静電容量を低減する
ために、前記半導体ウエハの外周位置に半導体ウエハの
外周よりも大きな外周を有するとともに、半導体ウエハ
の外周よりも小さな内周を有する静電容量可変手段を設
けた半導体製造装置構造とするものである。
【００１５】第２の発明は、前記静電容量可変手段を着
脱自在とした半導体製造装置構造とするものである。
脱自在とした半導体製造装置構造とするものである。
【００１６】
【作用】上記した第１の発明によれば、半導体ウエハの
中央よりも大きくなる半導体ウエハ外周の静電容量を低
減するような状態でプラズマ処理を行うことにより、半
導体ウエハの周辺の電界強度を低下させることができ、
半導体ウエハの面内の電界強度を均一にすることができ
るので、半導体ウエハの面内のプラズマ密度を均一にす
ることが可能となる。
中央よりも大きくなる半導体ウエハ外周の静電容量を低
減するような状態でプラズマ処理を行うことにより、半
導体ウエハの周辺の電界強度を低下させることができ、
半導体ウエハの面内の電界強度を均一にすることができ
るので、半導体ウエハの面内のプラズマ密度を均一にす
ることが可能となる。
【００１７】上記した請求項３記載の発明によれば、静
電容量可変手段を半導体ウエハの材質や反応ガスの種類
等に応じて最適なものに変更することが可能となる。
電容量可変手段を半導体ウエハの材質や反応ガスの種類
等に応じて最適なものに変更することが可能となる。
【００１８】
【実施例１】図１は本発明の一実施例である半導体製造
装置の断面図、図２および図３は半導体集積回路装置の
製造工程中における半導体基板の要部断面図、図４の
（ａ），（ｂ）はそれぞれ本実施例と従来とのプラズマ
処理中における半導体基板面内のエッチング速度を比較
するグラフ図である。
装置の断面図、図２および図３は半導体集積回路装置の
製造工程中における半導体基板の要部断面図、図４の
（ａ），（ｂ）はそれぞれ本実施例と従来とのプラズマ
処理中における半導体基板面内のエッチング速度を比較
するグラフ図である。
【００１９】本実施例１の半導体製造装置は、例えば図
１に示すようなプレーナマグネトロンカソード形のＲＦ
バイアススパッタリング装置（以下、単にバイアススパ
ッタ装置という）１ａである。
１に示すようなプレーナマグネトロンカソード形のＲＦ
バイアススパッタリング装置（以下、単にバイアススパ
ッタ装置という）１ａである。
【００２０】バイアススパッタ装置１ａを構成する処理
室２内には、カソード電極（対向電極）３と、アノード
電極（基板電極）４とが各々の主面を互いに平行に対向
させた状態で設置されている。
室２内には、カソード電極（対向電極）３と、アノード
電極（基板電極）４とが各々の主面を互いに平行に対向
させた状態で設置されている。
【００２１】カソード電極３は、ＧＮＤ電源（第２電
源）７ｇに電気的に接続されており、その主面には、タ
ーゲット５が設置されている。本実施例１において、タ
ーゲット５は、例えば二酸化ケイ素（ＳｉＯ2 ）からな
る。ただし、ターゲット５は、ＳｉＯ2 に限定されるも
のではなく種々変更可能である。
源）７ｇに電気的に接続されており、その主面には、タ
ーゲット５が設置されている。本実施例１において、タ
ーゲット５は、例えば二酸化ケイ素（ＳｉＯ2 ）からな
る。ただし、ターゲット５は、ＳｉＯ2 に限定されるも
のではなく種々変更可能である。
【００２２】また、カソード電極３の内部には、磁石６
が設置されている。中央の磁石６ａは、そのＮ極が対向
電極３の主面側に配置されるように設置されている。そ
の磁石６ａの周囲の磁石６ｂは、そのＳ極が対向電極３
の主面側に配置されるように設置されている。
が設置されている。中央の磁石６ａは、そのＮ極が対向
電極３の主面側に配置されるように設置されている。そ
の磁石６ａの周囲の磁石６ｂは、そのＳ極が対向電極３
の主面側に配置されるように設置されている。
【００２３】アノード電極４は、例えば銅（Ｃｕ）また
はアルミニウム（Ａｌ）系の金属からなり、高周波電源
（第１電源）７ｖと電気的に接続されている。アノード
電極４の主面上には、ウエハ用台座８を介して、例えば
シリコン（Ｓｉ）単結晶からなる直径５インチ程度の半
導体ウエハ９が載置されている。アノード電極４には、
処理に際してカソード電極３よりも低い負のバイアス電
位が印加されるように設定されている。
はアルミニウム（Ａｌ）系の金属からなり、高周波電源
（第１電源）７ｖと電気的に接続されている。アノード
電極４の主面上には、ウエハ用台座８を介して、例えば
シリコン（Ｓｉ）単結晶からなる直径５インチ程度の半
導体ウエハ９が載置されている。アノード電極４には、
処理に際してカソード電極３よりも低い負のバイアス電
位が印加されるように設定されている。
【００２４】ウエハ用台座８は、例えば石英からなり、
その厚さは、例えば４mm程度である。なお、半導体ウエ
ハ９は、ウエハ用台座８を介さないでアノード電極４上
に載置する場合もある。
その厚さは、例えば４mm程度である。なお、半導体ウエ
ハ９は、ウエハ用台座８を介さないでアノード電極４上
に載置する場合もある。
【００２５】ところで、本実施例１においては、アノー
ド電極３の上部において、半導体ウエハ９の外周位置
に、外周径が半導体ウエハ９の外周径よりも大きく、か
つ、内周径が半導体ウエハ９の外周径よりも小さい環状
の静電容量可変手段１０が設置されている。
ド電極３の上部において、半導体ウエハ９の外周位置
に、外周径が半導体ウエハ９の外周径よりも大きく、か
つ、内周径が半導体ウエハ９の外周径よりも小さい環状
の静電容量可変手段１０が設置されている。
【００２６】静電容量可変手段１０は、例えばアルミナ
等のようなセラミック、石英または樹脂等、アノード電
極４の構成材料よりも低誘電率の材料によって構成され
ている。
等のようなセラミック、石英または樹脂等、アノード電
極４の構成材料よりも低誘電率の材料によって構成され
ている。
【００２７】このため、本実施例１のバイアススパッタ
装置１ａにおいては、半導体ウエハ９の外周縁とアノー
ド電極４との間に形成される静電容量が低減され、半導
体ウエハ９の面内における静電容量が均一となる構造に
なっている。
装置１ａにおいては、半導体ウエハ９の外周縁とアノー
ド電極４との間に形成される静電容量が低減され、半導
体ウエハ９の面内における静電容量が均一となる構造に
なっている。
【００２８】そして、これにより、処理中における半導
体ウエハ９の外周縁近傍の電界強度が弱められ、半導体
ウエハ９の面内の電界強度がほぼ均一となる結果、半導
体ウエハ９の面内のプラズマ密度がほぼ均一となり、半
導体ウエハ９の面内の加工均一性を向上させることが可
能となっている。
体ウエハ９の外周縁近傍の電界強度が弱められ、半導体
ウエハ９の面内の電界強度がほぼ均一となる結果、半導
体ウエハ９の面内のプラズマ密度がほぼ均一となり、半
導体ウエハ９の面内の加工均一性を向上させることが可
能となっている。
【００２９】静電容量可変手段１０の厚さは、例えば１
〜２mm程度である。また、半導体ウエハ９の外周から静
電容量可変手段１０の内周までの長さは、例えば７mm程
度である。
〜２mm程度である。また、半導体ウエハ９の外周から静
電容量可変手段１０の内周までの長さは、例えば７mm程
度である。
【００３０】また、本実施例１においては、静電容量可
変手段が着脱自在になっている。これにより、静電容量
可変手段を、例えば半導体ウエハの材料や反応ガスの種
類に応じて交換することが可能となっている。
変手段が着脱自在になっている。これにより、静電容量
可変手段を、例えば半導体ウエハの材料や反応ガスの種
類に応じて交換することが可能となっている。
【００３１】なお、図１の１１は反応ガスを処理室２内
に供給するためのガス供給管を示している。また、１２
は処理室２内のガスを外部に排気する等のための排気管
を示している。
に供給するためのガス供給管を示している。また、１２
は処理室２内のガスを外部に排気する等のための排気管
を示している。
【００３２】次に、本実施例１の半導体製造方法を図１
〜図４によって説明する。
〜図４によって説明する。
【００３３】まず、図１のバイアススパッタ装置１ａの
アノード電極４上に半導体ウエハ９を載置する。この時
の半導体ウエハ９の要部断面図を図２に示す。
アノード電極４上に半導体ウエハ９を載置する。この時
の半導体ウエハ９の要部断面図を図２に示す。
【００３４】半導体ウエハ９の主面上には、例えばＳｉ
Ｏ2 からなる絶縁膜１３が堆積されている。絶縁膜１３
上には、例えばＡｌからなる配線１４がパターニングさ
れている。
Ｏ2 からなる絶縁膜１３が堆積されている。絶縁膜１３
上には、例えばＡｌからなる配線１４がパターニングさ
れている。
【００３５】続いて、処理室２内の空気を排気管１２を
通じて外部に排気し処理室２内を真空状態にして、処理
室２内の圧力を0.２〜0.３Ｐａ程度にする。
通じて外部に排気し処理室２内を真空状態にして、処理
室２内の圧力を0.２〜0.３Ｐａ程度にする。
【００３６】その後、ガス供給管１１を通じて処理室２
内に反応ガスを供給する。本実施例１においては、反応
ガスとしてアルゴン（Ａｒ）ガス（例えば１００sccm）
と酸素（Ｏ2 ）ガス（例えば１sccm以下）との混合ガス
を用いる。
内に反応ガスを供給する。本実施例１においては、反応
ガスとしてアルゴン（Ａｒ）ガス（例えば１００sccm）
と酸素（Ｏ2 ）ガス（例えば１sccm以下）との混合ガス
を用いる。
【００３７】次いで、カソード電極３およびアノード電
極４に所定のバイアス電位を供給し、処理室２内の反応
ガスを電離して、カソード電極３とアノード電極４との
電極間にプラズマを形成する。
極４に所定のバイアス電位を供給し、処理室２内の反応
ガスを電離して、カソード電極３とアノード電極４との
電極間にプラズマを形成する。
【００３８】そして、電離されたＡｒイオンをターゲッ
ト５に衝突させ、その時にスパッタされたターゲット材
料を半導体ウエハ９の主面上に堆積すると同時に、その
堆積された絶縁膜の凸部をＡｒイオンによってスパッタ
エッチングして、図３に示すように、平坦度の高い絶縁
膜１５を半導体ウエハ９上に堆積する。この時のプラズ
マシース電圧は、例えば−１００〜１０００Ｖ程度であ
る。
ト５に衝突させ、その時にスパッタされたターゲット材
料を半導体ウエハ９の主面上に堆積すると同時に、その
堆積された絶縁膜の凸部をＡｒイオンによってスパッタ
エッチングして、図３に示すように、平坦度の高い絶縁
膜１５を半導体ウエハ９上に堆積する。この時のプラズ
マシース電圧は、例えば−１００〜１０００Ｖ程度であ
る。
【００３９】ところで、本実施例１においては、アノー
ド電極４に静電容量可変手段１０を設置したことによ
り、処理中において、半導体ウエハ９の周縁近傍の静電
容量が低減され、半導体ウエハ９の面内の静電容量がほ
ぼ均一となる。
ド電極４に静電容量可変手段１０を設置したことによ
り、処理中において、半導体ウエハ９の周縁近傍の静電
容量が低減され、半導体ウエハ９の面内の静電容量がほ
ぼ均一となる。
【００４０】このため、半導体ウエハ９の面内の電界強
度が均一となり、半導体ウエハ９のその面内の近傍に密
度の均一なプラズマが形成される結果、半導体ウエハ９
の面内においてプラズマ処理による加工が均一に行われ
る。
度が均一となり、半導体ウエハ９のその面内の近傍に密
度の均一なプラズマが形成される結果、半導体ウエハ９
の面内においてプラズマ処理による加工が均一に行われ
る。
【００４１】図４の（ａ）に本実施例１における処理中
の半導体ウエハ９の面内におけるエッチング速度を示
す。また、図４の（ｂ）に従来における処理中の半導体
ウエハ９の面内におけるエッチング速度を示す。本実施
例１の場合、エッチング速度が半導体ウエハ９の面内に
おいてほぼ均一となっていることが分かる。
の半導体ウエハ９の面内におけるエッチング速度を示
す。また、図４の（ｂ）に従来における処理中の半導体
ウエハ９の面内におけるエッチング速度を示す。本実施
例１の場合、エッチング速度が半導体ウエハ９の面内に
おいてほぼ均一となっていることが分かる。
【００４２】このように本実施例１によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００４３】(1).バイアススパッタ装置１ａのアノード
電極４において、半導体ウエハ９の外周位置に、半導体
ウエハ９の面内の静電容量を均一にする静電容量可変手
段１０を設置したことにより、処理時における半導体ウ
エハ９の面内の電界強度を均一にすることができ、その
面内のプラズマ密度を均一にすることができるので、半
導体ウエハ９の面内の加工均一性を向上させることが可
能となる。
電極４において、半導体ウエハ９の外周位置に、半導体
ウエハ９の面内の静電容量を均一にする静電容量可変手
段１０を設置したことにより、処理時における半導体ウ
エハ９の面内の電界強度を均一にすることができ、その
面内のプラズマ密度を均一にすることができるので、半
導体ウエハ９の面内の加工均一性を向上させることが可
能となる。
【００４４】(2).半導体ウエハ９の面内のプラズマ密度
を均一にでき、半導体ウエハ９の中央と外周とのエッチ
ング／デポジション比を均一にすることができるので、
半導体ウエハ９の全面に膜質および膜厚の均一な絶縁膜
１５を堆積することが可能となる。
を均一にでき、半導体ウエハ９の中央と外周とのエッチ
ング／デポジション比を均一にすることができるので、
半導体ウエハ９の全面に膜質および膜厚の均一な絶縁膜
１５を堆積することが可能となる。
【００４５】(3).バイアススパッタ装置１ａのアノード
電極４において、半導体ウエハ９の外周位置に、半導体
ウエハ９の面内の静電容量が均一にする、セラミックか
らなる静電容量可変手段１０を設置したことにより、半
導体ウエハ９の周辺の温度を高くすることができるの
で、半導体ウエハ９の外周にも膜質の良好な絶縁膜１５
を堆積することが可能となる。
電極４において、半導体ウエハ９の外周位置に、半導体
ウエハ９の面内の静電容量が均一にする、セラミックか
らなる静電容量可変手段１０を設置したことにより、半
導体ウエハ９の周辺の温度を高くすることができるの
で、半導体ウエハ９の外周にも膜質の良好な絶縁膜１５
を堆積することが可能となる。
【００４６】(4).静電容量可変手段１０を着脱自在とし
たことにより、静電容量可変手段１０を半導体ウエハ９
の材質や反応ガスの種類等に応じて最適なものに変更す
ることが可能となる。すなわち、プロセス条件の変化に
柔軟に対応できるので、種々の半導体製造工程および種
々の半導体集積回路装置の製造に対応することが可能と
なる。
たことにより、静電容量可変手段１０を半導体ウエハ９
の材質や反応ガスの種類等に応じて最適なものに変更す
ることが可能となる。すなわち、プロセス条件の変化に
柔軟に対応できるので、種々の半導体製造工程および種
々の半導体集積回路装置の製造に対応することが可能と
なる。
【００４７】(5).上記(1) 〜(4) により、半導体集積回
路装置の歩留りおよび信頼性を向上させることが可能と
なる。
路装置の歩留りおよび信頼性を向上させることが可能と
なる。
【００４８】
【実施例２】図５は本発明の他の実施例である半導体製
造装置の断面図である。
造装置の断面図である。
【００４９】本実施例２の半導体製造装置は、例えば図
５に示すようなマイクロ波プラズマ源を用いた反応性イ
オンエッチング装置（以下、プラズマＲＩＥ装置とい
う）１ｂである。なお、ＲＩＥは、リアクティブ・イオ
ン・エッチング（Reactive IonEtching）の略である。
５に示すようなマイクロ波プラズマ源を用いた反応性イ
オンエッチング装置（以下、プラズマＲＩＥ装置とい
う）１ｂである。なお、ＲＩＥは、リアクティブ・イオ
ン・エッチング（Reactive IonEtching）の略である。
【００５０】プラズマＲＩＥ装置１ｂを構成する導波管
１６は、マグネトロン１７において発生させたマイクロ
波を石英等からなるベルジャ１８内に導く構成部であ
る。ベルジャ１８の周囲には、電磁石１９が設置されて
いる。なお、図５の２０は、これから処理する半導体ウ
エハ９を複数枚収容しておくためのウエハ収容部であ
る。
１６は、マグネトロン１７において発生させたマイクロ
波を石英等からなるベルジャ１８内に導く構成部であ
る。ベルジャ１８の周囲には、電磁石１９が設置されて
いる。なお、図５の２０は、これから処理する半導体ウ
エハ９を複数枚収容しておくためのウエハ収容部であ
る。
【００５１】ところで、本実施例２においても、プラズ
マＲＩＥ装置１ｂのアノード電極４に静電容量可変手段
１０が設置されている。静電容量可変手段１０の設置状
態は、前記実施例１と同一である。
マＲＩＥ装置１ｂのアノード電極４に静電容量可変手段
１０が設置されている。静電容量可変手段１０の設置状
態は、前記実施例１と同一である。
【００５２】したがって、本実施例２においては、半導
体ウエハ９の面内におけるエッチング加工の均一性を向
上させることが可能となるので、半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。
体ウエハ９の面内におけるエッチング加工の均一性を向
上させることが可能となるので、半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。
【００５３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００５４】例えば前記実施例１，２においては、静電
容量可変手段をアノード電極の上部に着脱自在の状態で
設置した場合について説明したが、これに限定されるも
のではなく、例えばウエハ用台座の一部に形成しても良
い。
容量可変手段をアノード電極の上部に着脱自在の状態で
設置した場合について説明したが、これに限定されるも
のではなく、例えばウエハ用台座の一部に形成しても良
い。
【００５５】また、前記実施例１，２においては、枚葉
式の半導体製造装置の場合について説明したが、これに
限定されるものではなく、例えば図６に示すように、複
数枚の半導体ウエハ９を処理するバイアススパッタ装置
１ｃにも本発明を適用できる。この場合、図６に示すよ
うに、静電容量可変手段１０は、半導体ウエハ９毎にそ
の各々の外周位置に設置されている。
式の半導体製造装置の場合について説明したが、これに
限定されるものではなく、例えば図６に示すように、複
数枚の半導体ウエハ９を処理するバイアススパッタ装置
１ｃにも本発明を適用できる。この場合、図６に示すよ
うに、静電容量可変手段１０は、半導体ウエハ９毎にそ
の各々の外周位置に設置されている。
【００５６】また、前記実施例１，２においては、それ
ぞれ本発明をバイアススパッタ装置およびプラズマＲＩ
Ｅ装置に適用した場合について説明したが、これに限定
されるものではなく、例えばプラズマを用いるＣＶＤ(C
hemical Vapor Deposition）装置にも適用することが可
能である。
ぞれ本発明をバイアススパッタ装置およびプラズマＲＩ
Ｅ装置に適用した場合について説明したが、これに限定
されるものではなく、例えばプラズマを用いるＣＶＤ(C
hemical Vapor Deposition）装置にも適用することが可
能である。
【００５７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００５８】(1).前記第１の発明によれば、半導体ウエ
ハの中央よりも大きくなる半導体ウエハ外周の静電容量
を低減するような状態でプラズマ処理を行うことによ
り、半導体ウエハの周辺の電界強度を低下させることが
でき、半導体ウエハの面内の電界強度を均一にすること
ができるので、半導体ウエハの面内のプラズマ密度を均
一にすることが可能となる。この結果、プラズマ処理に
よる半導体ウエハの面内の加工均一性を向上させること
ができるので、半導体集積回路装置の歩留りおよび信頼
性を向上させることが可能となる。
ハの中央よりも大きくなる半導体ウエハ外周の静電容量
を低減するような状態でプラズマ処理を行うことによ
り、半導体ウエハの周辺の電界強度を低下させることが
でき、半導体ウエハの面内の電界強度を均一にすること
ができるので、半導体ウエハの面内のプラズマ密度を均
一にすることが可能となる。この結果、プラズマ処理に
よる半導体ウエハの面内の加工均一性を向上させること
ができるので、半導体集積回路装置の歩留りおよび信頼
性を向上させることが可能となる。
【００５９】(2).前記第２の発明によれば、静電容量可
変手段を半導体ウエハの材質や反応ガスの種類等に応じ
て最適なものに変更することが可能となる。すなわち、
プロセス条件の変化に柔軟に対応できるので、種々の半
導体製造工程および種々の半導体集積回路装置の製造に
対応することが可能となる。
変手段を半導体ウエハの材質や反応ガスの種類等に応じ
て最適なものに変更することが可能となる。すなわち、
プロセス条件の変化に柔軟に対応できるので、種々の半
導体製造工程および種々の半導体集積回路装置の製造に
対応することが可能となる。
【図１】本発明の一実施例である半導体製造装置の断面
図である。
図である。
【図２】半導体集積回路装置の製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図３】半導体集積回路装置の製造工程中における半導
体基板の要部断面図である。
体基板の要部断面図である。
【図４】（ａ），（ｂ）はそれぞれ本実施例と従来との
プラズマ処理中における半導体基板面内のエッチング速
度を比較するグラフ図である。
プラズマ処理中における半導体基板面内のエッチング速
度を比較するグラフ図である。
【図５】本発明の他の実施例である半導体製造装置の断
面図である。
面図である。
【図６】本発明の他の実施例である半導体製造装置の断
面図である。
面図である。
１ａ ＲＦバイアススパッタリング装置（半導体製造装
置） １ｂ 反応性イオンエッチング装置（半導体製造装置） １ｃ ＲＦバイアススパッタリング装置（半導体製造装
置） ２ 処理室 ３ カソード電極（対向電極） ４ アノード電極（基板電極） ５ ターゲット ６ 磁石 ６ａ 磁石 ６ｂ 磁石 ７ｖ 高周波電源（第１電源） ７ｇ ＧＮＤ電源（第２電源） ８ ウエハ用台座 ９ 半導体ウエハ １０ 静電容量可変手段 １１ ガス供給管 １２ 排気管 １３ 絶縁膜 １４ 配線 １５ 絶縁膜 １６ 導波管 １７ マグネトロン １８ ベルジャ １９ 電磁石 ２０ ウエハ収容部
置） １ｂ 反応性イオンエッチング装置（半導体製造装置） １ｃ ＲＦバイアススパッタリング装置（半導体製造装
置） ２ 処理室 ３ カソード電極（対向電極） ４ アノード電極（基板電極） ５ ターゲット ６ 磁石 ６ａ 磁石 ６ｂ 磁石 ７ｖ 高周波電源（第１電源） ７ｇ ＧＮＤ電源（第２電源） ８ ウエハ用台座 ９ 半導体ウエハ １０ 静電容量可変手段 １１ ガス供給管 １２ 排気管 １３ 絶縁膜 １４ 配線 １５ 絶縁膜 １６ 導波管 １７ マグネトロン １８ ベルジャ １９ 電磁石 ２０ ウエハ収容部
Claims (4)
- 【請求項１】 処理室内にプラズマを形成することによ
り、前記処理室内の基板電極上に載置された半導体ウエ
ハに対して所定のプラズマ処理を施す際に、前記半導体
ウエハの周辺の静電容量を低減する状態でプラズマ処理
を行うことを特徴とする半導体製造方法。 - 【請求項２】 処理室内にプラズマを形成することによ
り、前記処理室内の基板電極上に載置された半導体ウエ
ハに対して所定のプラズマ処理を施す半導体製造装置で
あって、前記所定のプラズマ処理中に半導体ウエハの外
周の静電容量を低減するために、前記半導体ウエハの外
周位置に半導体ウエハの外周よりも大きな外周を有する
とともに、半導体ウエハの外周よりも小さな内周を有す
る静電容量可変手段を設けたことを特徴とする半導体製
造装置。 - 【請求項３】 前記静電容量可変手段を着脱自在とした
ことを特徴とする請求項２記載の半導体製造装置。 - 【請求項４】 半導体ウエハを載置する基板電極と、前
記基板電極に対して平行に対向する対向電極とを処理室
内に備え、前記基板電極に対して負のバイアス電位を供
給する第１電源と、前記対向電極に対して前記負のバイ
アス電位よりも高い負のバイアス電位を供給する第２電
源とを有する半導体製造装置であって、前記半導体ウエ
ハの外周の静電容量を低減するために、前記半導体ウエ
ハの外周位置に、半導体ウエハの外周よりも大きな外周
を有するとともに、半導体ウエハの外周よりも小さな内
周を有する静電容量可変手段を設けたことを特徴とする
半導体製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270114A JPH06120140A (ja) | 1992-10-08 | 1992-10-08 | 半導体製造方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270114A JPH06120140A (ja) | 1992-10-08 | 1992-10-08 | 半導体製造方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120140A true JPH06120140A (ja) | 1994-04-28 |
Family
ID=17481742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270114A Pending JPH06120140A (ja) | 1992-10-08 | 1992-10-08 | 半導体製造方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120140A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852990B1 (en) * | 2001-06-29 | 2005-02-08 | Advanced Micro Devices, Inc. | Electrostatic discharge depolarization using high density plasma |
| JP2007048748A (ja) * | 2005-08-05 | 2007-02-22 | Advanced Micro-Fabrication Equipment Inc Asia | 真空反応室及びその処理方法 |
| US8057634B2 (en) | 2004-04-14 | 2011-11-15 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
-
1992
- 1992-10-08 JP JP4270114A patent/JPH06120140A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852990B1 (en) * | 2001-06-29 | 2005-02-08 | Advanced Micro Devices, Inc. | Electrostatic discharge depolarization using high density plasma |
| US8057634B2 (en) | 2004-04-14 | 2011-11-15 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
| US8366870B2 (en) | 2004-04-14 | 2013-02-05 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
| US8632637B2 (en) | 2004-04-14 | 2014-01-21 | Hitachi High-Technologies Corporation | Method and apparatus for plasma processing |
| JP2007048748A (ja) * | 2005-08-05 | 2007-02-22 | Advanced Micro-Fabrication Equipment Inc Asia | 真空反応室及びその処理方法 |
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