JPH06120815A - パルススワロー方式可変分周器 - Google Patents
パルススワロー方式可変分周器Info
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- JPH06120815A JPH06120815A JP4268407A JP26840792A JPH06120815A JP H06120815 A JPH06120815 A JP H06120815A JP 4268407 A JP4268407 A JP 4268407A JP 26840792 A JP26840792 A JP 26840792A JP H06120815 A JPH06120815 A JP H06120815A
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Abstract
(57)【要約】 （修正有）
【目的】 電源投入時に異常状態に陥ることがなく、高
速かつ安定な動作のＰＬＬシステムを構成することので
きる分周器を提供する。 【構成】 プログラマブルカウンタのキャリー出力また
はこれを伸張したパルス７１０の伝送を禁止するパルス
入力禁止回路７０１と、パルス入力禁止回路７０１の出
力パルスを伸張した第１のパルス７０７、および第１の
パルスより長い第２のパルス７０３を生成するパルス幅
伸張回路７０２と、パルス７１０の立ち下がりエッジで
記憶回路７０６の出力を反転させて禁止信号を発生し、
パルス幅伸張回路の第２のパルス７０３を用いて記憶回
路７０６の出力を非同期に反転させて、禁止信号を解除
することにより、パルス入力禁止回路７０１の禁止信号
入力端に与える信号を発生する禁止信号生成回路７４０
ａと、パルス幅伸張回路の第１の出力パルス７０７を動
作クロックとし、カウンタへ与える信号を生成する論理
回路とを備える。
速かつ安定な動作のＰＬＬシステムを構成することので
きる分周器を提供する。 【構成】 プログラマブルカウンタのキャリー出力また
はこれを伸張したパルス７１０の伝送を禁止するパルス
入力禁止回路７０１と、パルス入力禁止回路７０１の出
力パルスを伸張した第１のパルス７０７、および第１の
パルスより長い第２のパルス７０３を生成するパルス幅
伸張回路７０２と、パルス７１０の立ち下がりエッジで
記憶回路７０６の出力を反転させて禁止信号を発生し、
パルス幅伸張回路の第２のパルス７０３を用いて記憶回
路７０６の出力を非同期に反転させて、禁止信号を解除
することにより、パルス入力禁止回路７０１の禁止信号
入力端に与える信号を発生する禁止信号生成回路７４０
ａと、パルス幅伸張回路の第１の出力パルス７０７を動
作クロックとし、カウンタへ与える信号を生成する論理
回路とを備える。
Description
【０００１】
【産業上の利用分野】この発明は、入力信号を分周する
パルススワロ−方式可変分周器に関するものである。
パルススワロ−方式可変分周器に関するものである。
【０００２】
【従来の技術】図６に代表的な従来のパルススワロ−方
式可変分周器を含むＰＬＬ回路のブロック図を示す。プ
リスケーラ１は、信号入力端子１１から入力される信号
をモード制御回路５の出力に従って分周する。分周比
は、制御信号入力端１３がＬｏｗの時に６分の１分周、
入力端１３がＨｉｇｈの時に５分の１分周である。プリ
スケーラ１の出力は、６ビットカウンタ２および３ビッ
トカウンタ４に与えられる。６ビットカウンタおよび３
ビットカウンタのキャリー出力２１,４１はモード制御
回路５に与えられる。
式可変分周器を含むＰＬＬ回路のブロック図を示す。プ
リスケーラ１は、信号入力端子１１から入力される信号
をモード制御回路５の出力に従って分周する。分周比
は、制御信号入力端１３がＬｏｗの時に６分の１分周、
入力端１３がＨｉｇｈの時に５分の１分周である。プリ
スケーラ１の出力は、６ビットカウンタ２および３ビッ
トカウンタ４に与えられる。６ビットカウンタおよび３
ビットカウンタのキャリー出力２１,４１はモード制御
回路５に与えられる。
【０００３】このような構成を持つパルススワロー方式
可変分周器１００は以下のように動作する。まず初期状
態では論理回路６より６ビットカウンタ２および３ビッ
トカウンタ４は端子２０,４０を介して初期値がロード
されており、キャリー出力が共にＬｏｗであるとする。
この時モード制御回路５の出力はＬｏｗであり、プリス
ケーラ１の入力端１２に与えられた信号は６分の１分周
される。各々のカウンタ２,４はプリスケーラ１の出力
端１４から与えられる信号によりカウント動作を行な
う。そして、カウント動作が進むにつれてまず３ビット
カウンタ４のキャリー出力４１が発生し、モード制御回
路５の出力はＨｉｇｈに変化する。これ以後プリスケー
ラ１は５分の１分周を行ない、やがて６ビットカウンタ
２のキャリーが発生する。このキャリーは、６ビットカ
ウンタ２および３ビットカウンタ４の初期値ロード制御
信号２２,４２として用いられるとともに、モード制御
回路５に与えられ、プリスケーラ１の分周比を６分の１
分周に戻し、さらに論理回路６の動作クロックを生成す
るために用いられる。
可変分周器１００は以下のように動作する。まず初期状
態では論理回路６より６ビットカウンタ２および３ビッ
トカウンタ４は端子２０,４０を介して初期値がロード
されており、キャリー出力が共にＬｏｗであるとする。
この時モード制御回路５の出力はＬｏｗであり、プリス
ケーラ１の入力端１２に与えられた信号は６分の１分周
される。各々のカウンタ２,４はプリスケーラ１の出力
端１４から与えられる信号によりカウント動作を行な
う。そして、カウント動作が進むにつれてまず３ビット
カウンタ４のキャリー出力４１が発生し、モード制御回
路５の出力はＨｉｇｈに変化する。これ以後プリスケー
ラ１は５分の１分周を行ない、やがて６ビットカウンタ
２のキャリーが発生する。このキャリーは、６ビットカ
ウンタ２および３ビットカウンタ４の初期値ロード制御
信号２２,４２として用いられるとともに、モード制御
回路５に与えられ、プリスケーラ１の分周比を６分の１
分周に戻し、さらに論理回路６の動作クロックを生成す
るために用いられる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな可変分周器においては、電源投入時に可変分周器に
与えられるデータの初期値によってシステムが正常に動
作しない場合がある。いま、カウンタの動作を簡単化す
るために、論理回路６の出力が、全ビット反転された極
性で各カウンタにロードされるとする。この時、例え
ば、電源投入時の論理回路の出力値が６ビットカウンタ
用が０００１００(2)＝４であり、３ビットカウンタ用
が０１１(2)＝３であれば、６ビットカウンタの初期値
は０００１００(2)＝４の全てのビットの１、０を反転
させた値１１１０１１(2)＝５９、３ビットカウンタの
初期値は０１１(2)＝３の全てのビットの１、０を反転
させた値１００(2)＝４となる。２モジュラスプリスケ
ーラの分周数が６と５の切り替えであるので、可変分周
器は２３分周（３＋５×４＝２３）を行なう。電圧制御
発振器（ＶＣＯ）８の初期発振周波数がおよそ１ＧＨｚ
の入力に対しては２３ｎｓ毎に分周完了のパルスが発生
する。いま可変分周器が発生するパルスの幅を１０ｎｓ
とする。このパルスを、入力パルスを順次遅延させたも
のの論理和をとることによりパルス幅を２０ｎｓだけ伸
張するパルス幅伸張回路７に与えると、パルスが消滅す
る。この様子を図７に示す。よって、論理回路６にはパ
ルスが与えられず、論理回路の出力は電源投入時の値の
ままとなり、可変分周器が２３分周を続け、論理回路は
所望の動作をしなくなる。
うな可変分周器においては、電源投入時に可変分周器に
与えられるデータの初期値によってシステムが正常に動
作しない場合がある。いま、カウンタの動作を簡単化す
るために、論理回路６の出力が、全ビット反転された極
性で各カウンタにロードされるとする。この時、例え
ば、電源投入時の論理回路の出力値が６ビットカウンタ
用が０００１００(2)＝４であり、３ビットカウンタ用
が０１１(2)＝３であれば、６ビットカウンタの初期値
は０００１００(2)＝４の全てのビットの１、０を反転
させた値１１１０１１(2)＝５９、３ビットカウンタの
初期値は０１１(2)＝３の全てのビットの１、０を反転
させた値１００(2)＝４となる。２モジュラスプリスケ
ーラの分周数が６と５の切り替えであるので、可変分周
器は２３分周（３＋５×４＝２３）を行なう。電圧制御
発振器（ＶＣＯ）８の初期発振周波数がおよそ１ＧＨｚ
の入力に対しては２３ｎｓ毎に分周完了のパルスが発生
する。いま可変分周器が発生するパルスの幅を１０ｎｓ
とする。このパルスを、入力パルスを順次遅延させたも
のの論理和をとることによりパルス幅を２０ｎｓだけ伸
張するパルス幅伸張回路７に与えると、パルスが消滅す
る。この様子を図７に示す。よって、論理回路６にはパ
ルスが与えられず、論理回路の出力は電源投入時の値の
ままとなり、可変分周器が２３分周を続け、論理回路は
所望の動作をしなくなる。
【０００５】そこで、従来は電源投入直後には電圧制御
発振器８の制御電圧を制御して外部から与えるクロック
を充分遅くし、電源投入時の論理回路６の出力がどんな
値であってもパルス幅伸張回路７が正常なパルスを発生
し得るようにして、適切な分周比を論理回路６の出力に
発生させた後に、電圧制御発振器８の制御電圧をループ
フィルタ９２から与えてＰＬＬを通常動作状態に移すこ
とにより、対処していた。しかし、電圧制御発振器８の
入力部にスイッチ等を設けて、マイコン等により制御を
行なわねばならず、システムが複雑になり、また、スイ
ッチのインピーダンスによりＰＬＬの動作が不安定にな
るという課題があった。
発振器８の制御電圧を制御して外部から与えるクロック
を充分遅くし、電源投入時の論理回路６の出力がどんな
値であってもパルス幅伸張回路７が正常なパルスを発生
し得るようにして、適切な分周比を論理回路６の出力に
発生させた後に、電圧制御発振器８の制御電圧をループ
フィルタ９２から与えてＰＬＬを通常動作状態に移すこ
とにより、対処していた。しかし、電圧制御発振器８の
入力部にスイッチ等を設けて、マイコン等により制御を
行なわねばならず、システムが複雑になり、また、スイ
ッチのインピーダンスによりＰＬＬの動作が不安定にな
るという課題があった。
【０００６】本発明は、上述の課題に鑑みてなされ、電
源投入時に異常状態に陥ることがなく、高速かつ安定な
動作のＰＬＬシステムを構成することのできる分周器を
提供することを目的とする。
源投入時に異常状態に陥ることがなく、高速かつ安定な
動作のＰＬＬシステムを構成することのできる分周器を
提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載のパルスス
ワロー方式可変分周器は、第１の入力端に入力信号が入
力され、第２の入力端に制御信号が入力され、前記第２
の入力端に与えられる信号により２通りの分周比のうち
のいずれかの分周比で入力信号を分周するプリスケーラ
を設け、このプリスケーラの出力に同期して動作する第
１および第２のプログラマブルカウンタと、前記プリス
ケーラの出力および前記第１および第２のプログラマブ
ルカウンタのキャリーを入力とし、前記プリスケーラへ
制御信号を与える制御回路と、前記第１のプログラマブ
ルカウンタのキャリー出力またはこれを伸張したパルス
を入力とし、禁止信号入力端の信号に基づいて入力の伝
送を禁止するパルス入力禁止回路と、前記パルス入力禁
止回路の出力パルスを伸張した第１のパルス、および第
１のパルスより長い第２のパルスを生成するパルス幅伸
張回路と、前記第１のプログラマブルカウンタのキャリ
ー出力またはこれを伸張したパルスの立ち下がりエッジ
で記憶回路の出力を反転させて禁止信号を発生し、前記
パルス幅伸張回路の第２のパルスを用いて前記記憶回路
の出力を非同期に反転させて、禁止信号を解除すること
により前記パルス入力禁止回路の禁止信号入力端に与え
る信号を発生する禁止信号生成回路と、前記パルス幅伸
張回路の第１の出力パルスを動作クロックとし、前記第
１および第２のカウンタへ与える信号を生成する論理回
路を備えている。
ワロー方式可変分周器は、第１の入力端に入力信号が入
力され、第２の入力端に制御信号が入力され、前記第２
の入力端に与えられる信号により２通りの分周比のうち
のいずれかの分周比で入力信号を分周するプリスケーラ
を設け、このプリスケーラの出力に同期して動作する第
１および第２のプログラマブルカウンタと、前記プリス
ケーラの出力および前記第１および第２のプログラマブ
ルカウンタのキャリーを入力とし、前記プリスケーラへ
制御信号を与える制御回路と、前記第１のプログラマブ
ルカウンタのキャリー出力またはこれを伸張したパルス
を入力とし、禁止信号入力端の信号に基づいて入力の伝
送を禁止するパルス入力禁止回路と、前記パルス入力禁
止回路の出力パルスを伸張した第１のパルス、および第
１のパルスより長い第２のパルスを生成するパルス幅伸
張回路と、前記第１のプログラマブルカウンタのキャリ
ー出力またはこれを伸張したパルスの立ち下がりエッジ
で記憶回路の出力を反転させて禁止信号を発生し、前記
パルス幅伸張回路の第２のパルスを用いて前記記憶回路
の出力を非同期に反転させて、禁止信号を解除すること
により前記パルス入力禁止回路の禁止信号入力端に与え
る信号を発生する禁止信号生成回路と、前記パルス幅伸
張回路の第１の出力パルスを動作クロックとし、前記第
１および第２のカウンタへ与える信号を生成する論理回
路を備えている。
【０００８】また、請求項２記載のパルススワロー方式
可変分周器は、第１の入力端に入力信号が入力され、第
２の入力端に制御信号が入力され、前記第２の入力端に
与えられる信号により２通りの分周比のうちのいずれか
の分周比で入力信号を分周するプリスケーラを設け、こ
のプリスケーラの出力に同期して動作する第１および第
２のプログラマブルカウンタと、前記プリスケーラの出
力および前記第１および第２のプログラマブルカウンタ
のキャリーを入力とし、前記プリスケーラへ制御信号を
与える制御回路と、前記第１のプログラマブルカウンタ
のキャリー出力またはこれを伸張したパルスを入力と
し、禁止信号入力端の信号に基づいて入力の伝送を禁止
するパルス入力禁止回路と、前記パルス入力禁止回路の
出力パルスを伸張した第１のパルス、および第１のパル
スより長い第２のパルスを生成するパルス幅伸張回路
と、前記第１のプログラマブルカウンタのキャリー出力
またはこれを伸張したパルスの立ち下がりエッジで第１
の記憶回路の出力を反転させて禁止信号を発生し、前記
パルス幅伸張回路の第２のパルスの立ち下がりエッジで
第２の記憶回路の出力を反転させて前記第１の記憶回路
の出力を非同期に反転させて禁止信号を解除することに
より前記パルス入力禁止回路の禁止信号入力端に与える
信号を発生する禁止信号生成回路と、前記パルス幅伸張
回路の第１の出力パルスを動作クロックとし、前記第１
および第２のカウンタへ与える信号を生成する論理回路
を備えている。
可変分周器は、第１の入力端に入力信号が入力され、第
２の入力端に制御信号が入力され、前記第２の入力端に
与えられる信号により２通りの分周比のうちのいずれか
の分周比で入力信号を分周するプリスケーラを設け、こ
のプリスケーラの出力に同期して動作する第１および第
２のプログラマブルカウンタと、前記プリスケーラの出
力および前記第１および第２のプログラマブルカウンタ
のキャリーを入力とし、前記プリスケーラへ制御信号を
与える制御回路と、前記第１のプログラマブルカウンタ
のキャリー出力またはこれを伸張したパルスを入力と
し、禁止信号入力端の信号に基づいて入力の伝送を禁止
するパルス入力禁止回路と、前記パルス入力禁止回路の
出力パルスを伸張した第１のパルス、および第１のパル
スより長い第２のパルスを生成するパルス幅伸張回路
と、前記第１のプログラマブルカウンタのキャリー出力
またはこれを伸張したパルスの立ち下がりエッジで第１
の記憶回路の出力を反転させて禁止信号を発生し、前記
パルス幅伸張回路の第２のパルスの立ち下がりエッジで
第２の記憶回路の出力を反転させて前記第１の記憶回路
の出力を非同期に反転させて禁止信号を解除することに
より前記パルス入力禁止回路の禁止信号入力端に与える
信号を発生する禁止信号生成回路と、前記パルス幅伸張
回路の第１の出力パルスを動作クロックとし、前記第１
および第２のカウンタへ与える信号を生成する論理回路
を備えている。
【０００９】
【作用】請求項１および請求項２の可変分周器では、回
路構成を工夫することにより、従来のように特別なスイ
ッチ制御をマイコン等により行なう必要がないので、シ
ステムの簡略化を図れ、従来のようなスイッチを用いた
複雑なシステムより安定なシステムを構成できる。
路構成を工夫することにより、従来のように特別なスイ
ッチ制御をマイコン等により行なう必要がないので、シ
ステムの簡略化を図れ、従来のようなスイッチを用いた
複雑なシステムより安定なシステムを構成できる。
【００１０】
【実施例】（実施例１）請求項１記載の発明に対応する
第１の実施例について図面を参照しながら説明する。図
１に第１の実施例のパルススワロ−方式可変分周器を用
いたＰＬＬのブロック図を示す。この実施例において、
図６に示した従来例と異なる点は、従来パルス幅伸張回
路７により生成していた論理回路６へ与える信号を、パ
ルス整形回路７０により生成していることである。パル
ス整形回路７０の詳細を図２に、またその整形の過程を
説明する波形図を図３に各々示す。
第１の実施例について図面を参照しながら説明する。図
１に第１の実施例のパルススワロ−方式可変分周器を用
いたＰＬＬのブロック図を示す。この実施例において、
図６に示した従来例と異なる点は、従来パルス幅伸張回
路７により生成していた論理回路６へ与える信号を、パ
ルス整形回路７０により生成していることである。パル
ス整形回路７０の詳細を図２に、またその整形の過程を
説明する波形図を図３に各々示す。
【００１１】パルス整形回路７０は、パルス入力端７１
０からパルススワロー方式可変分周器のパルス出力を入
力される。図６の従来例においてパルス幅伸張回路７に
２３ｎｓの周期で１０ｎｓ幅のパルスが入力された時に
は、パルス幅伸張回路７の出力は常にＨｉｇｈになり、
論理回路６に動作クロックが与えられない。一方、本発
明の第１の実施例を示す図１のパルス整形回路７０によ
りパルスを整形すると、入力パルス間隔を広げる機能に
より適正なパルスを出力することができる。機能として
は、入力パルスの立ち下がりでパルス入力を禁止し、パ
ルス幅伸張回路のＬｏｗレベルで禁止を解除するもので
ある。
０からパルススワロー方式可変分周器のパルス出力を入
力される。図６の従来例においてパルス幅伸張回路７に
２３ｎｓの周期で１０ｎｓ幅のパルスが入力された時に
は、パルス幅伸張回路７の出力は常にＨｉｇｈになり、
論理回路６に動作クロックが与えられない。一方、本発
明の第１の実施例を示す図１のパルス整形回路７０によ
りパルスを整形すると、入力パルス間隔を広げる機能に
より適正なパルスを出力することができる。機能として
は、入力パルスの立ち下がりでパルス入力を禁止し、パ
ルス幅伸張回路のＬｏｗレベルで禁止を解除するもので
ある。
【００１２】以下で、パルス整形回路７０について詳細
に説明する。図２に示したパルス整形回路において各フ
リップフロップ７０４、７０６の初期状態が共にリセッ
ト状態であるとする。ここで、パルス幅伸張回路７０２
は、入力端７０５から与えられたパルスの幅を伸張した
パルスを第１の出力端７０７と第２の出力端７０３へ出
力するものであり、パルス幅は端子７０７から出力され
るパルス（例えば３０ｎｓ幅）より、端子７０３から出
力されるパルス（例えば４０ｎｓ）の方がｔ0だけ長く
なっている。この様子を図３（Ａ）および（Ｂ）中の記
号ｔ0で示している。この状態で、まずパルス入力端７
１０から１０ｎｓ幅のパルスが、２３ｎｓ周期で与えら
れるとする。入力された信号はパルス入力禁止回路７０
１を経てパルス幅伸張回路７０２に与えられ、パルス幅
伸張回路の第２の出力端７０３がＨｉｇｈになり、記憶
回路７０６のリセットは解除される。ここでは、パルス
入力端７１０の信号の立ち下がりの時刻までに出力７０
３が立ち下がるという仮定をしている。次に、パルス入
力端７１０から与えられる入力パルスの立ち下がりで、
記憶回路たるフリップフロップ７０６は出力がＨｉｇｈ
になりパルス入力禁止回路７０１はパルス入力端７１０
からの入力信号を禁止するようになる。この段階でパル
ス幅伸張回路７０２は、１０ｎｓ幅のパルスを与えられ
たことになり、このパルスを３０ｎｓ幅および４０ｎｓ
幅まで伸張する動作を行なう。この時点で、パルス幅伸
張回路７０２の第２の出力端７０３はＨｉｇｈになって
いるので、フリップフロップ７０４のリセットは解除さ
れている。やがて、パルス幅伸張回路７０２の第２の出
力端７０３の信号が立ち下がると、この立ち下がりエッ
ジでフリップフロップ７０４はパルス入力端７１０の値
を取り込む。このフリップフロップ７０４の役割は、パ
ルス幅伸張回路７０２の出力端７０３の信号の立ち下が
りの時刻に、もし、パルス入力端７１０の値がＨｉｇｈ
ならば記憶回路７０６のリセット入力端への信号がパル
ス入力端７１０の信号がＬｏｗになるまで、記憶回路７
０６へのリセット信号を発生しないようにすることであ
る。この様子を図３（Ｂ）に示す。また、パルス幅伸張
回路７０２の第２の出力端７０３の信号の立ち下がりの
時刻に、パルス入力端７１０の値がＬｏｗの時のパルス
整形回路の動作波形を図３（Ａ）に示す。なお、パルス
幅伸張回路７０２の第２の出力端７０３の信号がＬｏｗ
になった時刻にフリップフロップ７０４がリセットされ
るとともに、記憶回路７０６もリセットされる。
に説明する。図２に示したパルス整形回路において各フ
リップフロップ７０４、７０６の初期状態が共にリセッ
ト状態であるとする。ここで、パルス幅伸張回路７０２
は、入力端７０５から与えられたパルスの幅を伸張した
パルスを第１の出力端７０７と第２の出力端７０３へ出
力するものであり、パルス幅は端子７０７から出力され
るパルス（例えば３０ｎｓ幅）より、端子７０３から出
力されるパルス（例えば４０ｎｓ）の方がｔ0だけ長く
なっている。この様子を図３（Ａ）および（Ｂ）中の記
号ｔ0で示している。この状態で、まずパルス入力端７
１０から１０ｎｓ幅のパルスが、２３ｎｓ周期で与えら
れるとする。入力された信号はパルス入力禁止回路７０
１を経てパルス幅伸張回路７０２に与えられ、パルス幅
伸張回路の第２の出力端７０３がＨｉｇｈになり、記憶
回路７０６のリセットは解除される。ここでは、パルス
入力端７１０の信号の立ち下がりの時刻までに出力７０
３が立ち下がるという仮定をしている。次に、パルス入
力端７１０から与えられる入力パルスの立ち下がりで、
記憶回路たるフリップフロップ７０６は出力がＨｉｇｈ
になりパルス入力禁止回路７０１はパルス入力端７１０
からの入力信号を禁止するようになる。この段階でパル
ス幅伸張回路７０２は、１０ｎｓ幅のパルスを与えられ
たことになり、このパルスを３０ｎｓ幅および４０ｎｓ
幅まで伸張する動作を行なう。この時点で、パルス幅伸
張回路７０２の第２の出力端７０３はＨｉｇｈになって
いるので、フリップフロップ７０４のリセットは解除さ
れている。やがて、パルス幅伸張回路７０２の第２の出
力端７０３の信号が立ち下がると、この立ち下がりエッ
ジでフリップフロップ７０４はパルス入力端７１０の値
を取り込む。このフリップフロップ７０４の役割は、パ
ルス幅伸張回路７０２の出力端７０３の信号の立ち下が
りの時刻に、もし、パルス入力端７１０の値がＨｉｇｈ
ならば記憶回路７０６のリセット入力端への信号がパル
ス入力端７１０の信号がＬｏｗになるまで、記憶回路７
０６へのリセット信号を発生しないようにすることであ
る。この様子を図３（Ｂ）に示す。また、パルス幅伸張
回路７０２の第２の出力端７０３の信号の立ち下がりの
時刻に、パルス入力端７１０の値がＬｏｗの時のパルス
整形回路の動作波形を図３（Ａ）に示す。なお、パルス
幅伸張回路７０２の第２の出力端７０３の信号がＬｏｗ
になった時刻にフリップフロップ７０４がリセットされ
るとともに、記憶回路７０６もリセットされる。
【００１３】この様な構成においては、パルス幅伸張回
路７０２の２つの出力端７０７および７０３から出力さ
れるパルスは、各々異なった目的で用いられている。す
なわち、第２の出力端７０３から出力される信号は、禁
止信号生成回路７４０ａへの入力信号として、また、第
１の出力端７０７から出力される信号は、図１における
論理回路６の動作クロックとして、各々用いられてい
る。このようにすることにより、出力端７１１に出力さ
れるクロックが短くともｔ0だけＬｏｗの期間を有する
ことが保証される。
路７０２の２つの出力端７０７および７０３から出力さ
れるパルスは、各々異なった目的で用いられている。す
なわち、第２の出力端７０３から出力される信号は、禁
止信号生成回路７４０ａへの入力信号として、また、第
１の出力端７０７から出力される信号は、図１における
論理回路６の動作クロックとして、各々用いられてい
る。このようにすることにより、出力端７１１に出力さ
れるクロックが短くともｔ0だけＬｏｗの期間を有する
ことが保証される。
【００１４】なお、図２に示したパルス整形回路の初期
状態については、以下の考察より、明らかに、問題がな
いことがわかる。すなわち、初期状態で、記憶回路７０
６の出力がＨｉｇｈならば、パルス幅伸張回路７０２の
出力がＬｏｗとなり、記憶回路７０６に自動的にリセッ
トがかかりパルス入力の禁止が解除される。また、フリ
ップフロップ７０４の初期状態については出力がＨｉｇ
ｈならば、パルス入力がＬｏｗになった時にリセットが
かかり、あるいはまた、Ｌｏｗならばパルス幅伸張回路
７０２の出力端７０３の信号を直接記憶回路７０６のリ
セット入力に与えることができるので問題がない。
状態については、以下の考察より、明らかに、問題がな
いことがわかる。すなわち、初期状態で、記憶回路７０
６の出力がＨｉｇｈならば、パルス幅伸張回路７０２の
出力がＬｏｗとなり、記憶回路７０６に自動的にリセッ
トがかかりパルス入力の禁止が解除される。また、フリ
ップフロップ７０４の初期状態については出力がＨｉｇ
ｈならば、パルス入力がＬｏｗになった時にリセットが
かかり、あるいはまた、Ｌｏｗならばパルス幅伸張回路
７０２の出力端７０３の信号を直接記憶回路７０６のリ
セット入力に与えることができるので問題がない。
【００１５】（実施例２）請求項２記載の発明に対応す
る第２の実施例について図面を参照しながら説明する。
第２の実施例のパルススワロー方式可変分周器を用いた
ＰＬＬのブロック図は、第１の実施例と同様である。異
なるのはパルス整形回路７０の禁止信号生成回路の内部
構成である。パルス整形回路７０の詳細を図４に、その
整形の過程を説明する波形図を図５に各々示す。以下で
動作を説明する。
る第２の実施例について図面を参照しながら説明する。
第２の実施例のパルススワロー方式可変分周器を用いた
ＰＬＬのブロック図は、第１の実施例と同様である。異
なるのはパルス整形回路７０の禁止信号生成回路の内部
構成である。パルス整形回路７０の詳細を図４に、その
整形の過程を説明する波形図を図５に各々示す。以下で
動作を説明する。
【００１６】パルス整形回路７０は、入力端７１０から
パルススワロー方式可変分周器のパルス出力を入力され
る。従来例でパルス幅伸張回路に２３ｎｓの周期で１０
ｎｓ幅のパルスが入力された時には、パルス幅伸張回路
の出力は常にＨｉｇｈになり、論理回路６に動作クロッ
クが与えられない。一方、パルス整形回路７０によりパ
ルスを整形すると、入力パルス間隔を広げる機能により
適正なパルスを出力することができる。機能としては、
入力パルスの立ち下がりで、パルス入力を禁止し、パル
ス伸張回路の出力パルスの立ち下がりで禁止を解除する
ものである。以下で、パルス整形回路７０について詳細
に説明する。
パルススワロー方式可変分周器のパルス出力を入力され
る。従来例でパルス幅伸張回路に２３ｎｓの周期で１０
ｎｓ幅のパルスが入力された時には、パルス幅伸張回路
の出力は常にＨｉｇｈになり、論理回路６に動作クロッ
クが与えられない。一方、パルス整形回路７０によりパ
ルスを整形すると、入力パルス間隔を広げる機能により
適正なパルスを出力することができる。機能としては、
入力パルスの立ち下がりで、パルス入力を禁止し、パル
ス伸張回路の出力パルスの立ち下がりで禁止を解除する
ものである。以下で、パルス整形回路７０について詳細
に説明する。
【００１７】図４に示したパルス整形回路において初期
状態が、第１の記憶回路たるフリップフロップ７０６は
リセットが解除されており且つ出力がＬｏｗであるとす
る。この状態で、まずパルス入力端７１０から１０ｎｓ
幅のパルスが、２３ｎｓ周期で与えられるとする。入力
された信号はパルス入力禁止回路７０１を経てパルス幅
伸張回路７０２に与えられ、パルス幅伸張回路７０２の
第２の出力端７０３がＨｉｇｈになる。やがてその出力
が立ち下がると、その立ち下がりエッジでフリップフロ
ップ７０４はパルス入力端７１０の値を取り込む。この
フリップフロップ７０４の役割は、パルス幅伸張回路７
０２の出力の立ち下がりの時刻に、もしパルス入力端７
１０の値がＨｉｇｈならば第２の記憶回路７１８へのク
ロック信号が、パルス入力端７１０の信号がＬｏｗにな
るまで、立ち下がらないようにしている。このようにし
て、第２の記憶回路たるフリップフロップ７１８にクロ
ックが入るとその出力はＬｏｗになり、その瞬間に、第
１の記憶回路たるフリップフロップ７０６にリセットが
かかり、その出力はＬｏｗとなり、パルス入力禁止回路
７０１はパルス入力端７１０からの入力の禁止が解除さ
れる。この動作からやや遅れて、第２の記憶回路７１８
にセット信号が与えられ、その出力がＨｉｇｈになり第
１の記憶回路７０６へのリセットが解除される。このよ
うにして、初期状態に戻る。
状態が、第１の記憶回路たるフリップフロップ７０６は
リセットが解除されており且つ出力がＬｏｗであるとす
る。この状態で、まずパルス入力端７１０から１０ｎｓ
幅のパルスが、２３ｎｓ周期で与えられるとする。入力
された信号はパルス入力禁止回路７０１を経てパルス幅
伸張回路７０２に与えられ、パルス幅伸張回路７０２の
第２の出力端７０３がＨｉｇｈになる。やがてその出力
が立ち下がると、その立ち下がりエッジでフリップフロ
ップ７０４はパルス入力端７１０の値を取り込む。この
フリップフロップ７０４の役割は、パルス幅伸張回路７
０２の出力の立ち下がりの時刻に、もしパルス入力端７
１０の値がＨｉｇｈならば第２の記憶回路７１８へのク
ロック信号が、パルス入力端７１０の信号がＬｏｗにな
るまで、立ち下がらないようにしている。このようにし
て、第２の記憶回路たるフリップフロップ７１８にクロ
ックが入るとその出力はＬｏｗになり、その瞬間に、第
１の記憶回路たるフリップフロップ７０６にリセットが
かかり、その出力はＬｏｗとなり、パルス入力禁止回路
７０１はパルス入力端７１０からの入力の禁止が解除さ
れる。この動作からやや遅れて、第２の記憶回路７１８
にセット信号が与えられ、その出力がＨｉｇｈになり第
１の記憶回路７０６へのリセットが解除される。このよ
うにして、初期状態に戻る。
【００１８】なお、上述のフリップフロップ７０４の動
作を考慮して、パルス幅伸張回路７０２の出力の立ち下
がり時刻に入力端７１０の値がＬｏｗである場合のパル
ス整形回路の動作波形を図５（Ａ）に、Ｈｉｇｈである
場合のパルス整形回路の動作波形を図５（Ｂ）に示す。
作を考慮して、パルス幅伸張回路７０２の出力の立ち下
がり時刻に入力端７１０の値がＬｏｗである場合のパル
ス整形回路の動作波形を図５（Ａ）に、Ｈｉｇｈである
場合のパルス整形回路の動作波形を図５（Ｂ）に示す。
【００１９】ここで図４におけるマイナーループ検出回
路７１７について補足説明する。この回路は、第１の記
憶回路７０６の出力が常時Ｈｉｇｈに固定して、パルス
入力の禁止状態が継続してしまうことを回避することを
目的としている。具体的には、フリップフロップ７０６
の出力をパルス入力端７１０から与えられるクロックで
連続して複数回、入力端７１３から取り込み、それらが
全てｈｉｇｈならば、出力端７１４からＨｉｇｈの信号
を発生し、論理ゲート７１５の出力を強制的にＬｏｗと
してフリップフロップ７０６をリセットし、パルス入力
の禁止を解除する。上述の複数回の取り込みで連続して
Ｈｉｇｈが入るということは、動作時に、その回数分だ
けパルス入力が禁止されていることを意味する。よっ
て、取り込むべき回数は、マイナーループ状態と、正常
状態で連続してパルス入力が禁止されている状態を判別
できればよい。すなわち、正常動作状態で入力が連続し
て禁止される回数の最大値よりも、少なくとも１回以上
多い回数だけ入力端７１３からデータを取り込めばよ
い。
路７１７について補足説明する。この回路は、第１の記
憶回路７０６の出力が常時Ｈｉｇｈに固定して、パルス
入力の禁止状態が継続してしまうことを回避することを
目的としている。具体的には、フリップフロップ７０６
の出力をパルス入力端７１０から与えられるクロックで
連続して複数回、入力端７１３から取り込み、それらが
全てｈｉｇｈならば、出力端７１４からＨｉｇｈの信号
を発生し、論理ゲート７１５の出力を強制的にＬｏｗと
してフリップフロップ７０６をリセットし、パルス入力
の禁止を解除する。上述の複数回の取り込みで連続して
Ｈｉｇｈが入るということは、動作時に、その回数分だ
けパルス入力が禁止されていることを意味する。よっ
て、取り込むべき回数は、マイナーループ状態と、正常
状態で連続してパルス入力が禁止されている状態を判別
できればよい。すなわち、正常動作状態で入力が連続し
て禁止される回数の最大値よりも、少なくとも１回以上
多い回数だけ入力端７１３からデータを取り込めばよ
い。
【００２０】
【発明の効果】この発明のパルススワロー方式可変分周
器によれば、電源投入時に異常動作に陥ることのないＰ
ＬＬシステムを、従来より簡単な構成で、より安定に実
現することができる。
器によれば、電源投入時に異常動作に陥ることのないＰ
ＬＬシステムを、従来より簡単な構成で、より安定に実
現することができる。
【図１】この発明の第１の実施例のパスススワロ−方式
可変分周器を用いたＰＬＬ回路の構成を示すブロック図
可変分周器を用いたＰＬＬ回路の構成を示すブロック図
【図２】同実施例におけるパルス整形回路の詳細構成を
示す回路図
示す回路図
【図３】同実施例におけるパルス整形回路の動作を示す
波形図
波形図
【図４】この発明の第２の実施例におけるパルス整形回
路の詳細構成を示す回路図
路の詳細構成を示す回路図
【図５】同実施例におけるパルス整形回路の動作を示す
波形図
波形図
【図６】従来のパスススワロ−方式可変分周器を用いた
ＰＬＬ回路の構成を示すブロック図
ＰＬＬ回路の構成を示すブロック図
【図７】従来のパスススワロ−方式可変分周器における
パルス幅伸張回路の動作を示す波形図
パルス幅伸張回路の動作を示す波形図
１ プリスケ−ラ ２ ６ビットカウンタ− ４ ３ビットカウンタ− ５ モード制御回路 ６ 論理回路 ７ 従来のパルス幅伸張回路 ８ 電圧制御発振器 ７０ パルス整形回路 １００ 可変分周器 ７０１ パルス入力禁止回路 ７０２ パルス幅伸張回路 ７０４ フリップフロップ ７０６ 記憶回路 ７１７ マイナーループ検出回路 ７１８ 第２の記憶回路
Claims (2)
- 【請求項１】第１の入力端に入力信号が入力され、第２
の入力端に制御信号が入力され、前記第２の入力端に与
えられる信号により２通りの分周比のうちいずれかの分
周比で入力信号を分周するプリスケーラと、 前記プリスケーラの出力に同期して動作する第１および
第２のプログラマブルカウンタと、 前記プリスケーラの出力および前記第１および第２のプ
ログラマブルカウンタのキャリーを入力とし、前記プリ
スケーラへ制御信号を与える制御回路と、 前記第１のプログラマブルカウンタのキャリー出力また
はこれを伸張したパルスを入力とし、禁止信号入力端の
信号に基づいて入力の伝送を禁止するパルス入力禁止回
路と、 前記パルス入力禁止回路の出力パルスを伸張した第１の
パルス、および第１のパルスより長い第２のパルスを生
成するパルス幅伸張回路と、 前記第１のプログラマブルカウンタのキャリー出力また
はこれを伸張したパルスの立ち下がりエッジで記憶回路
の出力を反転させて禁止信号を発生し、前記パルス幅伸
張回路の第２のパルスを用いて前記記憶回路の出力を非
同期に反転させて、禁止信号を解除することにより、前
記パルス入力禁止回路の禁止信号入力端に与える信号を
発生する禁止信号生成回路と、 前記パルス幅伸張回路の第１の出力パルスを動作クロッ
クとし、前記第１および第２のカウンタへ与える信号を
生成する論理回路とを備えたパルススワロ−方式可変分
周器。 - 【請求項２】第１の入力端に入力信号が入力され、第２
の入力端に制御信号が入力され、前記第２の入力端に与
えられる信号により２通りの分周比のうちいずれかの分
周比で入力信号を分周するプリスケーラと、 前記プリスケーラの出力に同期して動作する第１および
第２のプログラマブルカウンタと、 前記プリスケーラの出力および前記第１および第２のプ
ログラマブルカウンタのキャリーを入力とし、前記プリ
スケーラへ制御信号を与える制御回路と、 前記第１のプログラマブルカウンタのキャリー出力また
はこれを伸張したパルスを入力とし、禁止信号入力端の
信号に基づいて入力の伝送を禁止するパルス入力禁止回
路と、 前記パルス入力禁止回路の出力パルスを伸張した第１の
パルス、および第１のパルスより長い第２のパルスを生
成するパルス幅伸張回路と、 前記第１のプログラマブルカウンタのキャリー出力また
はこれを伸張したパルスの立ち下がりエッジで第１の記
憶回路の出力を反転させて禁止信号を発生し、前記パル
ス幅伸張回路の第２のパルスの立ち下がりエッジで第２
の記憶回路の出力を反転させて前記第１の記憶回路の出
力を非同期に反転させて禁止信号を解除することによ
り、前記パルス入力禁止回路の禁止信号入力端に与える
信号を発生する禁止信号生成回路と、 前記パルス幅伸張回路の第１の出力パルスを動作クロッ
クとし、前記第１および第２のカウンタへ与える信号を
生成する論理回路とを備えたパルススワロ−方式可変分
周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268407A JPH06120815A (ja) | 1992-10-07 | 1992-10-07 | パルススワロー方式可変分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268407A JPH06120815A (ja) | 1992-10-07 | 1992-10-07 | パルススワロー方式可変分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120815A true JPH06120815A (ja) | 1994-04-28 |
Family
ID=17458053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4268407A Pending JPH06120815A (ja) | 1992-10-07 | 1992-10-07 | パルススワロー方式可変分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120815A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
| JP2003087113A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | クロック制御方法と分周回路及びｐｌｌ回路 |
-
1992
- 1992-10-07 JP JP4268407A patent/JPH06120815A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19700017A1 (de) * | 1996-01-29 | 1997-08-07 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung |
| DE19700017C2 (de) * | 1996-01-29 | 1998-04-09 | Fujitsu Ltd | Swallowzähler mit Modulsignalausgabesteuerung, sowie Vergleichsfrequenzteiler und PLL-Freuqenz-Synthesizerschaltung |
| US5878101A (en) * | 1996-01-29 | 1999-03-02 | Fujitsu Limited | Swallow counter with modulus signal output control |
| US5982840A (en) * | 1996-01-29 | 1999-11-09 | Fujitsu Limited | Swallow counter with modulus signal output control |
| JP2003087113A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | クロック制御方法と分周回路及びｐｌｌ回路 |
| US7054404B2 (en) | 2001-09-10 | 2006-05-30 | Nec Electronics Corporation | Clock control method, frequency dividing circuit and PLL circuit |
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