JPH0612140A - クロックスキュー調整方法およびクロック発生器 - Google Patents

Abstract

(57)【要約】 【目的】 複数のプロセッサが同一周波数のクロック信
号を用いて同期的に情報処理を行う回路上で分配される
クロック信号間で発生するクロックスキューを取り除く 【構成】 クロック信号を直接分配せず、プロセッサの
近傍にクロック発生器２ａ，２ｂ，２ｃを配置し、更に
クロック発生器２ａ，２ｂ，２ｃに基本クロックを与え
る基本クロック発生器１を設ける。基本クロック発生器
１の複数の出力よりクロックスキューを調整して位相を
変化させたクロック信号を出力させる。 【効果】 クロック信号の発生源で能動的にクロック信
号の位相を変化させる事により、受信端で複数のプロセ
ッサに与えるクロック信号の位相を合わせる事ができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロックスキュー調整
方法およびクロック発生器に関し、特に複数のプロセッ
サに供給するクロック間のスキューを調整する方法に関
する。

【０００２】

【従来の技術】従来のクロックスキュー調整方法では、
クロック発生器から各プロセッサまでの回路上の線路定
数を正確に測定もしくは計算し、複雑な計算式により各
クロック信号線毎の遅延時間を求めたり、シュミレーシ
ョンにより遅延時間を求めた後、線長の長さや線路定数
の加減により各々のクロック信号のスキューを調整して
いた。

【０００３】

【発明が解決しようとする課題】上述した従来のクロッ
クスキュー調整方法では、計算に手間がかかる上、詳細
なデータを必要とし、またシュミレーションプログラム
を利用する場合に於いても、特別なシミュレーションプ
ログラムを用意する必要があった。また実際に製作した
場合に線路に影響する外的要因により期待する遅延時間
と異なる可能性がある。

【０００４】

【課題を解決するための手段】本発明のクロックスキュ
ー調整方法では、クロック信号を用いて周期的に情報処
理を行う複数のプロセッサに分配されたクロック信号間
で生ずるクロックスキューを取り除くクロックスキュー
調整方法において、基本クロック発生器の複数の出力端
子より各々の前記プロセッサの近傍に配置した複数のク
ロック発生器に対し発信端に於いて同一位相の基本クロ
ックを与える第１段階と、前記クロック発生器が前記第
１段階で受信した基本クロックと同位相で同周波数であ
るクロック信号を前記基本クロック発生器に対し出力す
る第２段階と、線路定数により遅延して前記第２段階で
前記複数のクロック発生器から入力したクロック信号そ
れぞれを前記基本クロック発生器がデータパタンに変換
し記憶する第３段階と、前記第３段階で記憶したデータ
パタンそれぞれと基本クロックのデータパタンとのスキ
ューを演算する第４段階と、前記第４段階の結果により
得られたスキューだけ位相をずらして前記複数のクロッ
ク発生器それぞれに基本クロック信号を出力する第５段
階と、前記複数のクロック発生器それぞれが前記第５段
階で与えられた基本クロック信号に同期したクロック信
号を対応する前記プロセッサに要求される周波数で出力
する第６段階とを備えている。

【０００５】

【実施例】次に本発明について図面を参照して説明す
る。

【０００６】図１は、本発明の一実施例のブロック図で
ある。基本クロック発生器１は複数のプロセッサ３ａ，
３ｂ，３ｃの各々の近傍に配置したクロック発生器２
ａ，２ｂ，２ｃと、伝送線路４ａ，４ｂ，４ｃを経て接
続されクロック信号を送信する。又、基本クロック発生
器１はクロック発生器２ａ，２ｂ，２ｃに対する制御信
号を線路５ａ，５ｂ，５ｃを通してクロック発生器２
ａ，２ｂ，２ｃに供給する。

【０００７】図２は基本クロック発生器１の内部を示す
ブロック図である。駆動クロック１６がブロック１７
ａ，１７ｂ，１７ｃに接続され、ブロック１７ａ，１７
ｂ，１７ｃに対しクロック信号１４ａ，１４ｂ，１４ｃ
が伝送線路４ａ，４ｂ，４ｃを介して入出力され、ブロ
ック１７ａ，１７ｂ，１７ｃから制御信号１５ａ，１５
ｂ，１５ｃが線路５ａ，５ｂ，５ｃを通して出力され
る。ブロック１７ａ内にはデータ変換器１０ａ〜１０
ｅ，記憶部１１，演算部１２および制御部１３が備えら
れ、図には示さないがブロック１７ｂおよびブロック１
７ｃにもこれらが同様に備えられている。

【０００８】図３はクロック発生器２ａ，２ｂ，２ｃの
内部を示すブロック図である。内部発振部２０は出力線
２６，２８および入力線２７を有し、出力線２６は出力
バッファ２４を介し、入力線２７は入力バッファ２５を
介しクロック入力端子２１に接続されクロック入出力切
換端２３が出力バッファ２４に接続されると共にインバ
ータ２９を介して入力バッファ２５に接続されている。
またクロック停止端子２２が内部発振部２０に接続され
ている。

【０００９】図４は基本クロック発生器１の制御シーケ
ンスを示したフローチャートである。

【００１０】まず、基本クロック発生器１内にある記憶
部１１にあらかじめ記憶されているデータパターンに従
って、各クロック発生器２ａ，２ｂ，２ｃに対して同位
相でクロック信号１４ａ，１４ｂ，１４ｃが出力される
（ステップ３１）。クロック信号１４ａ，１４ｂ，１４
ｃはクロック発生器２ａ，２ｂ，２ｃの内部発振部２０
の発振を同期させ、クロック信号は出力したままでクロ
ック発生器２ａ，２ｂ，２ｃのクロック発振が安定する
まで待機（ステップ３２）した後、クロック発生器２
ａ，２ｂ，２ｃに対する基本クロック信号１４ａ，１４
ｂ，１４ｃを停止する（ステップ３３）。クロック信号
１４ａ，１４ｂ，１４ｃが停止しても内部発振部２０は
発信を続ける。

【００１１】次にクロック発生器２ａ，２ｂ，２ｃのク
ロック入力端子２１を出力モードに切換える為、制御部
１３は入出力切換のための制御信号１５ａ，１５ｂ，１
５ｃを出力する（ステップ３４）。続いてクロック発生
器２ａ，２ｂ，２ｃの内部発振部２０より出力されたク
ロックが基本クロック発生器１内のデータ変換器１０ａ
〜１０ｅに入力された事を確認した後（ステップ３５
Ｙｅｓ）、このデータ変換器１０ａ〜１０ｅに入力され
たデータを正式にクロック信号より高い周波数でサンプ
ルする（ステップ３６）。データ変換器１０ａ〜１０ｅ
に逐次データが蓄えられバッファが満杯となった場合
（ステップ３７ Ｙｅｓ）、記憶部１１にデータを転送
し記憶させる（ステップ３８）。記憶部１１が一杯にな
った時点で記憶完了となる（ステップ３９）。記憶完了
後、クロック発生器２ａ，２ｂ，２ｃに対して出力され
ていた入力切換のための制御信号１５ａ，１５ｂ，１５
ｃを解除しクロック入力端子２１を入力モードにする。

【００１２】一方、記憶部１１に記憶されたデータは順
次、演算部１２にデータ転送され、演算部１２でデータ
比較をしては基本クロックとの位相差を求める。データ
比較（ステップ４０）の方法は、以下の通りである。記
憶部１１のデータは１ビットごとにアドレスが割り付け
られ、演算部１２では記憶部１１からアドレス順に読み
出されたデータが基本クロックのデータパタンとＮ（基
本クロックの一周期のサンプル数）ビット一致するまで
開始アドレスを増加させていく（ステップ４２およびス
テップ４３）。Ｎビット一致した場合の開始アドレスを
アドレスオフセットとして制御部１３に設定し（ステッ
プ４４）、基本クロック発生器１内の各ブロック１７
ａ，１７ｂ，１７ｃごとに設定されたアドレスオフセッ
トを開始アドレスとして制御部１３よりアドレスおよび
制御信号が記憶部１１に与えられ、データ変換器１０ａ
〜１０ｅに蓄えられたデータは逐次クロック入出力端子
１４ａ，１４ｂ，１４ｃから各々異なる位相で出力され
る（ステップ４５）。

【００１３】図５はクロック発生器２ａ，２ｂ，２ｃの
制御シーケンスをフローチャートで示した図である。基
本クロック発生器１から基本クロックを受け取った場合
（ステップ５１）、クロック発生器２ａ，２ｂ，２ｃは
内部発振部２０により基本クロックと全く同位相のクロ
ック信号を出力線２６，２８より出力する（ステップ５
２）。基本クロック発生器１より基本クロック停止の制
御信号はクロック停止端子２２より入力され、内部発振
部２０で出力線２６，２８に出力するクロックの周波数
と位相をロックする（ステップ５３）。

【００１４】同時に出力される入力切換えのための制御
信号１５ａ，１５ｂ，１５ｃがクロック入出力切換端子
２３から入力されクロック入力端子２１を出力モードに
する（ステップ５４）。この結果、基本クロック発生器
１に対してクロック信号が出力される（ステップ５
５）、基本クロック発生器１より入力切換解除される
（ステップ５５）と、クロック発生器２ａ，２ｂ，２ｃ
のクロック入力端子２１は再び入力モードとなる。

【００１５】基本クロック発生器１は、基本クロック発
生と同時にクロック発生器２ａ，２ｂ，２ｃのクロック
停止端子２２の状態を開放にし（ステップ５７）内部発
振部２０は入力された基本クロック信号に従って同位相
の任意の周波数のクロック信号を出力線２８よりプロセ
ッサ３ａ，３ｂ，３ｃに出力する。（ステップ５８）

【発明の効果】以上説明した様に本発明のクロックスキ
ュー調整方法は、実際にクロック信号の伝送線路として
使用する信号線にクロック信号を伝搬させてクロックス
キューを求める為、細かい計算を必要としない。また外
的要因による予想外の遅延に関しても無関係にクロック
スキューを調整できるという効果を有する。また、複数
のプロセッサに対しては、各々クロック発生器が近傍に
配置される為プロセッサの配置の自由度を増すことがで
き、更にクロック発生器への基本クロック信号は、プロ
セッサの要求する周波数より低周波数に設定できる為、
伝送線路の影響を受けにくい。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１中の基本クロック発生器１のブロック図で
ある。

【図３】図１中のクロック発生器２ａ，２ｂ，２ｃのブ
ロック図である。

【図４】図１中の基本クロック発生器１の制御シーケン
スを示したフローチャートである。

【図５】図１中のクロック発生器２ａ，２ｂ，２ｃの制
御シーケンスを示すフローチャートである。

【符号の説明】

１ 基本クロック発生器 ２ａ〜２ｃ クロック発生器 ３ａ〜３ｃ プロセッサ ４ａ〜４ｃ 伝送線路 ５ａ〜５ｃ 線路 １０ａ〜１０ｅ データ変換器 １１ 記憶部 １２ 演算部 １３ 制御部 １４ａ〜１４ｃ クロック信号 １５ａ〜１５ｃ 制御信号 １６ 駆動クロック １７ａ〜１７ｃ ブロック ２０ 内部発振部 ２１ クロック入力端子 ２２ クロック停止端子 ２３ クロック入出力切換端子 ２４ 出力バッファ ２５ 入力バッファ ２６ 出力線 ２７ 入力線 ２８ 出力線

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロック信号を用いて周期的に情報処理
   を行う複数のプロセッサに分配されたクロック信号間で
   生ずるクロックスキューを取り除くクロックスキュー調
   整方法において、基本クロック発生器の複数の出力端子
   より各々の前記プロセッサの近傍に配置した複数のクロ
   ック発生器に対し発信端に於いて同一位相の基本クロッ
   クを与える第１段階と、前記クロック発生器が前記第１
   段階で受信した基本クロックと同位相で同周波数である
   クロック信号を前記基本クロック発生器に対し出力する
   第２段階と、線路定数により遅延して前記第２段階で前
   記複数のクロック発生器から入力したクロック信号それ
   ぞれを前記基本クロック発生器がデータパタンに変換し
   記憶する第３段階と、前記第３段階で記憶したデータパ
   タンそれぞれと基本クロックのデータパタンとのスキュ
   ーを演算する第４段階と、前記第４段階の結果により得
   られたスキューだけ位相をずらして前記複数のクロック
   発生器それぞれに基本クロック信号を出力する第５段階
   と、前記複数のクロック発生器それぞれが前記第５段階
   で与えられた基本クロック信号に同期したクロック信号
   を対応する前記プロセッサに要求される周波数で出力す
   る第６段階とを含む事を特徴とするクロックスキュー調
   整方法。
2. 【請求項２】 クロック信号を変換したデータパタンを
   記憶する記憶部と、外部より入力したクロック信号をデ
   ータパタンに変換して前記記憶部に記憶させ前記記憶部
   から読み出されたデータパタンをクロック信号に変換し
   て外部に出力するデータ変換部と、前記記憶部にデータ
   パタンのクロック信号と基本クロック信号のスキューを
   演算する演算部と、この演算部の演算結果のスキューに
   対応して開始アドレスをずらして前記記憶部からデータ
   パタンを読み出して前記データ変換部に変換させる制御
   部とを含むことを特徴とする基本クロック発生器。
3. 【請求項３】 入力される基本クロックに同期してクロ
   ック信号を出力し基本クロック停止信号を受けると前記
   クロック信号を周波数と位相をロックして出力する内部
   発振部と、入出力切換信号により前記内部発振部の基本
   クロック信号の入力側または前記クロック信号の出力側
   に切換えて接続される入力端子とを含むことを特徴とす
   るクロック発生器。