JPH0612232A - 整数上の乗算回路 - Google Patents
整数上の乗算回路Info
- Publication number
- JPH0612232A JPH0612232A JP4167077A JP16707792A JPH0612232A JP H0612232 A JPH0612232 A JP H0612232A JP 4167077 A JP4167077 A JP 4167077A JP 16707792 A JP16707792 A JP 16707792A JP H0612232 A JPH0612232 A JP H0612232A
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- Japan
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- integer
- multiplier
- bits
- output
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Abstract
(57)【要約】 （修正有）
【目的】大きな桁数を小さな桁数の乗算器を用いて桁上
がりを考慮して効率的な乗算を行う。 【構成】（ｎ×ｍ）ビツトの整数Ａと（ｈ×ｍ）ビツト
の整数Ｂとの乗算を行う整数上の乗算回路であつて、整
数Ａがｍビツト毎にｎクロツクに分けて上位桁から入力
され、該整数Ａの各ｍビツトに整数Ｂの所定のｍビツト
を乗算する前記整数Ａに対して並列につながれるｍビツ
ト×ｍビツトの乗算器と、該乗算器の出力と１つ下位桁
のフルアダーの前回のクロツク時の出力と２つ下位桁の
フルアダーからのキヤリーを下位ビツトに加算する、前
記乗算器に対応して１次元状に並べられた２ｍビツトの
フルアダーと、前記２ｍビツトフルアダーの２ｍビツト
の出力を同時に入出力する、前記２つの２ｍビツトフル
アダー間につながれるレジスタとを備え、クロツクに同
期して最上位の前記２ｍビツトフルアダーから乗算結果
を上位桁より出力する。
がりを考慮して効率的な乗算を行う。 【構成】（ｎ×ｍ）ビツトの整数Ａと（ｈ×ｍ）ビツト
の整数Ｂとの乗算を行う整数上の乗算回路であつて、整
数Ａがｍビツト毎にｎクロツクに分けて上位桁から入力
され、該整数Ａの各ｍビツトに整数Ｂの所定のｍビツト
を乗算する前記整数Ａに対して並列につながれるｍビツ
ト×ｍビツトの乗算器と、該乗算器の出力と１つ下位桁
のフルアダーの前回のクロツク時の出力と２つ下位桁の
フルアダーからのキヤリーを下位ビツトに加算する、前
記乗算器に対応して１次元状に並べられた２ｍビツトの
フルアダーと、前記２ｍビツトフルアダーの２ｍビツト
の出力を同時に入出力する、前記２つの２ｍビツトフル
アダー間につながれるレジスタとを備え、クロツクに同
期して最上位の前記２ｍビツトフルアダーから乗算結果
を上位桁より出力する。
Description
【０００１】
【産業上の利用分野】本発明は整数上の乗算回路に関
し、特に小さな桁数の乗算器を用いて大きな桁数の乗算
を行う回路に関するものである。本発明は、大きな桁数
の乗算を必要とするＲＳＡ暗号（池野信一，小山謙二：
“現代暗号学”，電子情報通信学会，１９８６，６章）
のような暗号化技術をはじめとして多くの整数演算に利
用することができる。
し、特に小さな桁数の乗算器を用いて大きな桁数の乗算
を行う回路に関するものである。本発明は、大きな桁数
の乗算を必要とするＲＳＡ暗号（池野信一，小山謙二：
“現代暗号学”，電子情報通信学会，１９８６，６章）
のような暗号化技術をはじめとして多くの整数演算に利
用することができる。
【０００２】
【従来の技術】ゲートアレイの設計や基板設計におい
て、小さな桁数の整数上の乗算器は、セルライブラリや
ＴＴＬ等が用意されているため手軽に構成することがで
きる。しかし、大きな桁数の乗算回路を実現しようとし
た場合には、セルライブラリ等がないので自分で設計し
なければならない。ところが、大きな桁数の乗算器を自
分で設計する場合、小さな桁数の乗算器の回路構成をそ
のまま拡張したのでは、回路構成が非常に複雑になり実
現が難しい。
て、小さな桁数の整数上の乗算器は、セルライブラリや
ＴＴＬ等が用意されているため手軽に構成することがで
きる。しかし、大きな桁数の乗算回路を実現しようとし
た場合には、セルライブラリ等がないので自分で設計し
なければならない。ところが、大きな桁数の乗算器を自
分で設計する場合、小さな桁数の乗算器の回路構成をそ
のまま拡張したのでは、回路構成が非常に複雑になり実
現が難しい。
【０００３】また、入力値を所定ビツト毎に分割して複
数クロツクで乗算を行おうとする場合、入力値を多項式
と見なすと、ガロア体（宮川洋，原島博，今井秀樹：
“情報と符号の理論”，岩波講座，１９８２，６章）の
ような桁上がりのない演算系では、図２のような回路に
よつて乗算が行われることが知られている。図２中、＊
Ｂi はＢi （ｉ＝０，…，ｎ−１）を乗数としたｍビツ
ト＊ｍビツトのガロア体上の乗算器、ＥＸはｍビツトの
ＥＸＯＲ、ｒはｍビツトのレジスタである。
数クロツクで乗算を行おうとする場合、入力値を多項式
と見なすと、ガロア体（宮川洋，原島博，今井秀樹：
“情報と符号の理論”，岩波講座，１９８２，６章）の
ような桁上がりのない演算系では、図２のような回路に
よつて乗算が行われることが知られている。図２中、＊
Ｂi はＢi （ｉ＝０，…，ｎ−１）を乗数としたｍビツ
ト＊ｍビツトのガロア体上の乗算器、ＥＸはｍビツトの
ＥＸＯＲ、ｒはｍビツトのレジスタである。
【０００４】しかし、整数上の乗算では、図２のような
分割演算を行うと分割演算した桁毎に桁上がりが生じる
ため、効率的な乗算器を実現することは難しい。
分割演算を行うと分割演算した桁毎に桁上がりが生じる
ため、効率的な乗算器を実現することは難しい。
【０００５】本発明は、上述の欠点を除去し、乗算回路
において大きな桁数の入力値を分割して演算する場合
に、小さな桁数の乗算器を用いて桁上がりを考慮した効
率的な整数上の乗算回路を提供することを目的とする。
において大きな桁数の入力値を分割して演算する場合
に、小さな桁数の乗算器を用いて桁上がりを考慮した効
率的な整数上の乗算回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】この課題を解決するため
に、本発明の整数上の乗算回路は、ｈ，ｍ，ｎを正の整
数とする場合に、（ｎ×ｍ）ビツトの整数Ａと（ｈ×
ｍ）ビツトの整数Ｂとの乗算を行う整数上の乗算回路で
あつて、整数Ａがｍビツト毎にｎクロツクに分けて上位
桁から入力され、該整数Ａの各ｍビツトに整数Ｂの所定
のｍビツトを乗算する前記整数Ａに対して並列につなが
れるｍビツト×ｍビツトの乗算器と、該乗算器の出力と
１つ下位桁のフルアダーの前回のクロツク時の出力と２
つ下位桁のフルアダーからのキヤリーを下位ビツトに加
算する、前記乗算器に対応して１次元状に並べられた２
ｍビツトのフルアダーと、前記２ｍビツトフルアダーの
２ｍビツトの出力を同時に入出力する、前記２つの２ｍ
ビツトフルアダー間につながれるレジスタとを備え、ク
ロツクに同期して最上位の前記２ｍビツトフルアダーか
ら乗算結果を上位桁より出力する。
に、本発明の整数上の乗算回路は、ｈ，ｍ，ｎを正の整
数とする場合に、（ｎ×ｍ）ビツトの整数Ａと（ｈ×
ｍ）ビツトの整数Ｂとの乗算を行う整数上の乗算回路で
あつて、整数Ａがｍビツト毎にｎクロツクに分けて上位
桁から入力され、該整数Ａの各ｍビツトに整数Ｂの所定
のｍビツトを乗算する前記整数Ａに対して並列につなが
れるｍビツト×ｍビツトの乗算器と、該乗算器の出力と
１つ下位桁のフルアダーの前回のクロツク時の出力と２
つ下位桁のフルアダーからのキヤリーを下位ビツトに加
算する、前記乗算器に対応して１次元状に並べられた２
ｍビツトのフルアダーと、前記２ｍビツトフルアダーの
２ｍビツトの出力を同時に入出力する、前記２つの２ｍ
ビツトフルアダー間につながれるレジスタとを備え、ク
ロツクに同期して最上位の前記２ｍビツトフルアダーか
ら乗算結果を上位桁より出力する。
【０００７】ここで、整数Ｂの最下位桁のｍビツトを乗
算する前記ｍビツト×ｍビツトの乗算器に対応する２ｍ
ビツトフルアダーが削除されてもよい。
算する前記ｍビツト×ｍビツトの乗算器に対応する２ｍ
ビツトフルアダーが削除されてもよい。
【０００８】
【実施例】本実施例ではｎ・ｍビツトの整数Ａとｈ・ｍ
ビツトの整数Ｂとの乗算器を想定するが、簡単のために
ｈ＝ｎとして説明する。この限定により一般性が失われ
ることはない。すなわち、ｎ・ｍビツトの２つの整数を
Ａ，Ｂとし、Ａ・Ｂ＝Ｃの演算を実行することを考え
る。ここで、ｍビツトの２つの整数ａ，ｂの乗算ａ・ｂ
＝ｃを実行する乗算器は公知の構成、例えばセルライブ
ラリやＴＴＬ等によつて簡単に実現できる。
ビツトの整数Ｂとの乗算器を想定するが、簡単のために
ｈ＝ｎとして説明する。この限定により一般性が失われ
ることはない。すなわち、ｎ・ｍビツトの２つの整数を
Ａ，Ｂとし、Ａ・Ｂ＝Ｃの演算を実行することを考え
る。ここで、ｍビツトの２つの整数ａ，ｂの乗算ａ・ｂ
＝ｃを実行する乗算器は公知の構成、例えばセルライブ
ラリやＴＴＬ等によつて簡単に実現できる。
【０００９】整数Ａ，Ｂを各々ｍビツト毎にｎ分割する
と、次のように表せる。
と、次のように表せる。
【００１０】Ａ＝Ａn-1 ・Ｘn-1 ＋Ａn-2 ・Ｘn-2 ＋…
＋Ａ1 ・Ｘ＋Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 ここで、Ｘ＝２m-1 とし、Ａ，Ｂについてｍビツト毎に
上位桁から分割したビツト系列を、各々Ａi ，Ｂi （ｉ
＝ｎ−１，…，０）とする。この場合、整数Ａ，Ｂは多
項式とみなすことができるので、Ａ・Ｂは次のように表
すことができる。
＋Ａ1 ・Ｘ＋Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 ここで、Ｘ＝２m-1 とし、Ａ，Ｂについてｍビツト毎に
上位桁から分割したビツト系列を、各々Ａi ，Ｂi （ｉ
＝ｎ−１，…，０）とする。この場合、整数Ａ，Ｂは多
項式とみなすことができるので、Ａ・Ｂは次のように表
すことができる。
【００１１】
【数１】 従つて、図１のような回路で乗算器を構成できる。図１
はｍビツトの乗算ａ・ｂ＝ｃを実行する乗算器ｎ個（×
Ｂ0 〜×Ｂn-1 ）と、２ｍビツトのキヤリー付き加算器
ｎ−１個（＋1 〜＋n-1 ；以下フルアダーとも言う）
と、２ｍビツトのレジスタｎ−１個（Ｒ0 〜Ｒn-2 ）
と、１つおき加算器＋i と＋i+2 とをつなぐキヤリー線
とから構成される。
はｍビツトの乗算ａ・ｂ＝ｃを実行する乗算器ｎ個（×
Ｂ0 〜×Ｂn-1 ）と、２ｍビツトのキヤリー付き加算器
ｎ−１個（＋1 〜＋n-1 ；以下フルアダーとも言う）
と、２ｍビツトのレジスタｎ−１個（Ｒ0 〜Ｒn-2 ）
と、１つおき加算器＋i と＋i+2 とをつなぐキヤリー線
とから構成される。
【００１２】図１において、各レジスタの初期状態は全
て“０”とする。
て“０”とする。
【００１３】最初のクロツクでＡn-1 が入力されると、
最上位桁Ｘ2n-2の係数であるＣ2n-2（＝Ａn-1 ・Ｂ
n-1 ）がフルアダー（＋n-1 ）から出力され、各々のレ
ジスタにＡn-1 ・Ｂi （ｉ＝ｎ−２，…，０）が格納さ
れる。
最上位桁Ｘ2n-2の係数であるＣ2n-2（＝Ａn-1 ・Ｂ
n-1 ）がフルアダー（＋n-1 ）から出力され、各々のレ
ジスタにＡn-1 ・Ｂi （ｉ＝ｎ−２，…，０）が格納さ
れる。
【００１４】次のクロツクでＡn-2 が入力されたとき、
右端のレジスタ（Ｒn-2 ）の出力Ａ n-1 ・Ｂn-2 と乗算
器×Ｂn-1 の出力であるＡn-2 ・Ｂn-1 との和、Ｃ2n-3
（＝Ａn-1 ・Ｂn-2 ＋Ａn-2 ・Ｂn-1 ）が図１の回路の
フルアダー（＋n-1 ）から出力される。これは次の桁で
あるＸ2n-3の係数に当たる。そのとき、フルアダーのキ
ヤリーは１つおきのフルアダーにそれぞれ接続され、桁
上がりが計算される。尚、図１でキヤリーは２つ前のフ
ルアダーから最下位ビツトに加算される。これは、ｍビ
ツトのＡi ，Ｂi に対して（Ａn-1 ・Ｂn-2 ＋Ａn-2 ・
Ｂn-1 ）の出力は２ｍビツト単位、即ちＸ2 分に当る
が、１クロツクはＸ単位であるため桁上がりは１つおき
のフルアダーに対して行われる。また、各々のレジスタ
には後ろのレジスタからの出力と乗算器からの出力を加
えた（Ａn-1 ・Ｂi-1 ＋Ａn-2 ・Ｂ i ）が格納される。
右端のレジスタ（Ｒn-2 ）の出力Ａ n-1 ・Ｂn-2 と乗算
器×Ｂn-1 の出力であるＡn-2 ・Ｂn-1 との和、Ｃ2n-3
（＝Ａn-1 ・Ｂn-2 ＋Ａn-2 ・Ｂn-1 ）が図１の回路の
フルアダー（＋n-1 ）から出力される。これは次の桁で
あるＸ2n-3の係数に当たる。そのとき、フルアダーのキ
ヤリーは１つおきのフルアダーにそれぞれ接続され、桁
上がりが計算される。尚、図１でキヤリーは２つ前のフ
ルアダーから最下位ビツトに加算される。これは、ｍビ
ツトのＡi ，Ｂi に対して（Ａn-1 ・Ｂn-2 ＋Ａn-2 ・
Ｂn-1 ）の出力は２ｍビツト単位、即ちＸ2 分に当る
が、１クロツクはＸ単位であるため桁上がりは１つおき
のフルアダーに対して行われる。また、各々のレジスタ
には後ろのレジスタからの出力と乗算器からの出力を加
えた（Ａn-1 ・Ｂi-1 ＋Ａn-2 ・Ｂ i ）が格納される。
【００１５】以上の動作をｎクロツク繰り返し、Ａ0 ま
で入力すればＸn-1 までの桁の乗算結果が出力されるこ
とが判る。以後、“０”をｎクロツク入力して同じ動作
を繰り返すことによつて、各レジスタの中の値が順次出
力され乗算結果の全てが出力される。これによつて、整
数Ａの値が分割入力されるとき、整数ＡとＢとの乗算Ａ
・Ｂの演算が効率的に行われる。
で入力すればＸn-1 までの桁の乗算結果が出力されるこ
とが判る。以後、“０”をｎクロツク入力して同じ動作
を繰り返すことによつて、各レジスタの中の値が順次出
力され乗算結果の全てが出力される。これによつて、整
数Ａの値が分割入力されるとき、整数ＡとＢとの乗算Ａ
・Ｂの演算が効率的に行われる。
【００１６】尚、ｎ，ｍの値は乗算回路の演算速度と回
路の複雑さとの兼ね合いから決定されるものであり、ｍ
を大きくするとクロツク数が少なくなり演算は早くなる
が、回路は複雑となる。又、図１に、乗算器（×Ｂ0 ）
に対応するフルアダー（＋0）と、フルアダー（＋
n-1 ）の出力を記憶するレジスタ（Ｒn-1 ）とを付加す
ると、乗算器（×Ｂi ）とフルアダー（＋i ）とレジス
タ（Ｒi ）とからなるプロセツサ・エレメント（ＰＥ）
の繰り返しにより本例が実現できることが解る。
路の複雑さとの兼ね合いから決定されるものであり、ｍ
を大きくするとクロツク数が少なくなり演算は早くなる
が、回路は複雑となる。又、図１に、乗算器（×Ｂ0 ）
に対応するフルアダー（＋0）と、フルアダー（＋
n-1 ）の出力を記憶するレジスタ（Ｒn-1 ）とを付加す
ると、乗算器（×Ｂi ）とフルアダー（＋i ）とレジス
タ（Ｒi ）とからなるプロセツサ・エレメント（ＰＥ）
の繰り返しにより本例が実現できることが解る。
【００１７】以上によつて、入力値がｍビツト毎にｎ分
割されて入力されるとき、ｍビツト×ｍビツトの乗算器
を用いて、ｎ・ｍビツトの乗算回路が効率的に実現でき
ることが示せた。ｈ≠ｎの場合にも同様の回路で乗算が
実行できることは明かである。ただし、本発明からの出
力はキヤリーも入れて２ｍ＋２ビツトとなつている。そ
のキヤリーは本来その前出力と加算されるべきである
が、それ以後の回路も乗算結果を数ビツト毎に分割して
扱う場合、それを認識して本回路からの出力を扱うなら
ば問題はなく、かえつて大きな桁の数を分割して扱える
ので、以後の回路構成も小型化が図れる。
割されて入力されるとき、ｍビツト×ｍビツトの乗算器
を用いて、ｎ・ｍビツトの乗算回路が効率的に実現でき
ることが示せた。ｈ≠ｎの場合にも同様の回路で乗算が
実行できることは明かである。ただし、本発明からの出
力はキヤリーも入れて２ｍ＋２ビツトとなつている。そ
のキヤリーは本来その前出力と加算されるべきである
が、それ以後の回路も乗算結果を数ビツト毎に分割して
扱う場合、それを認識して本回路からの出力を扱うなら
ば問題はなく、かえつて大きな桁の数を分割して扱える
ので、以後の回路構成も小型化が図れる。
【００１８】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによつて達成される場合にも適用で
きることは言うまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによつて達成される場合にも適用で
きることは言うまでもない。
【００１９】
【発明の効果】本発明により、乗算回路において大きな
桁数の入力値を分割して演算する場合に、小さな桁数の
乗算器を用いて桁上がりを考慮した効率的な整数上の乗
算回路を提供できる。
桁数の入力値を分割して演算する場合に、小さな桁数の
乗算器を用いて桁上がりを考慮した効率的な整数上の乗
算回路を提供できる。
【図１】本実施例の整数上の乗算回路を示す図である。
【図２】公知のガロア体上の多項式の乗算回路を示す図
である。
である。
Ｒ…２ｍビツトのレジスタ、＋…２ｍビツトのフルアダ
ー、ＸＢi …Ｂi （ｉ＝０，…，ｎ−１）を乗数とした
ｍビツト×ｍビツトの整数上の乗算器、＊Ｂi…Ｂi
（ｉ＝０，…，ｎ−１）を乗数としたｍビツト×ｍビツ
トのガロア体上の乗算器、ＥＸ…ｍビツトのＥＸＯＲ、
ｒ…ｍビツトのレジスタ
ー、ＸＢi …Ｂi （ｉ＝０，…，ｎ−１）を乗数とした
ｍビツト×ｍビツトの整数上の乗算器、＊Ｂi…Ｂi
（ｉ＝０，…，ｎ−１）を乗数としたｍビツト×ｍビツ
トのガロア体上の乗算器、ＥＸ…ｍビツトのＥＸＯＲ、
ｒ…ｍビツトのレジスタ
Claims (2)
- 【請求項１】 ｈ，ｍ，ｎを正の整数とする場合に、
（ｎ×ｍ）ビツトの整数Ａと（ｈ×ｍ）ビツトの整数Ｂ
との乗算を行う整数上の乗算回路であつて、 整数Ａがｍビツト毎にｎクロツクに分けて上位桁から入
力され、該整数Ａの各ｍビツトに整数Ｂの所定のｍビツ
トを乗算する前記整数Ａに対して並列につながれるｍビ
ツト×ｍビツトの乗算器と、 該乗算器の出力と１つ下位桁のフルアダーの前回のクロ
ツク時の出力と２つ下位桁のフルアダーからのキヤリー
を下位ビツトに加算する、前記乗算器に対応して１次元
状に並べられた２ｍビツトのフルアダーと、 前記２ｍビツトフルアダーの２ｍビツトの出力を同時に
入出力する、前記２つの２ｍビツトフルアダー間につな
がれるレジスタとを備え、 クロツクに同期して最上位の前記２ｍビツトフルアダー
から乗算結果を上位桁より出力することを特徴とする整
数上の乗算回路。 - 【請求項２】 整数Ｂの最下位桁のｍビツトを乗算する
前記ｍビツト×ｍビツトの乗算器に対応する２ｍビツト
フルアダーが、削除されることを特徴とする請求項１記
載の整数上の乗算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167077A JPH0612232A (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
| EP93304879A EP0576262B1 (en) | 1992-06-25 | 1993-06-23 | Apparatus for multiplying integers of many figures |
| DE69329260T DE69329260T2 (de) | 1992-06-25 | 1993-06-23 | Gerät zum Multiplizieren von Ganzzahlen mit vielen Ziffern |
| US08/512,620 US5524090A (en) | 1992-06-25 | 1995-08-08 | Apparatus for multiplying long integers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167077A JPH0612232A (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612232A true JPH0612232A (ja) | 1994-01-21 |
Family
ID=15842983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167077A Withdrawn JPH0612232A (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612232A (ja) |
-
1992
- 1992-06-25 JP JP4167077A patent/JPH0612232A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |