JPH0612326A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
- Publication number
- JPH0612326A JPH0612326A JP4167282A JP16728292A JPH0612326A JP H0612326 A JPH0612326 A JP H0612326A JP 4167282 A JP4167282 A JP 4167282A JP 16728292 A JP16728292 A JP 16728292A JP H0612326 A JPH0612326 A JP H0612326A
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- data
- memory
- cache memory
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、プッシュ転送によるオーバヘ
ッド時間をなくし、処理性能を向上させることにある。 【構成】ＣＰＵ、主記憶、コピーバック方式を適用した
キャッシュメモリ、キャッシュメモリから主記憶への書
き戻しデータを一時的に格納しておくデータバッファ、
前記の主記憶、キャッシュメモリ、データバッファを制
御する制御部とから構成される。 【効果】キャッシュメモリだけに書き込んだライトデー
タを主記憶に書き戻すプッシュ転送によるオーバヘッド
時間をなくし、処理性能を著しく向上させた。
ッド時間をなくし、処理性能を向上させることにある。 【構成】ＣＰＵ、主記憶、コピーバック方式を適用した
キャッシュメモリ、キャッシュメモリから主記憶への書
き戻しデータを一時的に格納しておくデータバッファ、
前記の主記憶、キャッシュメモリ、データバッファを制
御する制御部とから構成される。 【効果】キャッシュメモリだけに書き込んだライトデー
タを主記憶に書き戻すプッシュ転送によるオーバヘッド
時間をなくし、処理性能を著しく向上させた。
Description
【０００１】
【産業上の利用分野】本発明は、高速なメモリアクセス
が望まれているコンピュータ分野において、コピーバッ
ク方式を適用したキャッシュメモリに不可欠なキャッシ
ュメモリから主記憶へのデータ書き戻し転送にかかる時
間をＣＰＵへの応答時間のオーバヘッドとせず、システ
ムの処理能力を向上させるように改善したキャッシュ制
御方式に関する。
が望まれているコンピュータ分野において、コピーバッ
ク方式を適用したキャッシュメモリに不可欠なキャッシ
ュメモリから主記憶へのデータ書き戻し転送にかかる時
間をＣＰＵへの応答時間のオーバヘッドとせず、システ
ムの処理能力を向上させるように改善したキャッシュ制
御方式に関する。
【０００２】
【従来の技術】情報処理装置では、一般に主記憶内容の
一部をコピーしておくキャッシュメモリを持ち、ＣＰＵ
の要求データが上記メモリ内に存在する場合には上記メ
モリから要求データを得ることで、主記憶へのアクセス
を不要としてメモリアクセスの高速化を図っている。
一部をコピーしておくキャッシュメモリを持ち、ＣＰＵ
の要求データが上記メモリ内に存在する場合には上記メ
モリから要求データを得ることで、主記憶へのアクセス
を不要としてメモリアクセスの高速化を図っている。
【０００３】上記のようなキャッシュメモリを持つシス
テムでは、処理速度の一層の高速化のためにＣＰＵから
のライトアクセス要求時にはキャッシュメモリだけにラ
イトデータを書き込んでおき、主記憶への書き込みは上
記のライトデータを書き込んだエントリがキャッシュミ
スヒット等によりキャッシュメモリから追い出される時
に行うコピーバック方式が用いられることがある。
テムでは、処理速度の一層の高速化のためにＣＰＵから
のライトアクセス要求時にはキャッシュメモリだけにラ
イトデータを書き込んでおき、主記憶への書き込みは上
記のライトデータを書き込んだエントリがキャッシュミ
スヒット等によりキャッシュメモリから追い出される時
に行うコピーバック方式が用いられることがある。
【０００４】上記のコピーバック方式を適用したキャッ
シュメモリでは、一般にアドレスアレイ内に更新フラグ
を設けてキャッシュメモリだけにＣＰＵのライトデータ
を書き込んだ場合には前記の更新フラグを立てる。キャ
ッシュミスヒット等によりアドレスアレイの書替え、ま
たは、無効化する際には、この更新フラグを見て更新フ
ラグが立っている場合は、キャッシュメモリから主記憶
へ書き戻し転送（以下プッシュ転送と呼ぶ）を行い、プ
ッシュ転送の終了した時点で更新フラグをクリアする。
シュメモリでは、一般にアドレスアレイ内に更新フラグ
を設けてキャッシュメモリだけにＣＰＵのライトデータ
を書き込んだ場合には前記の更新フラグを立てる。キャ
ッシュミスヒット等によりアドレスアレイの書替え、ま
たは、無効化する際には、この更新フラグを見て更新フ
ラグが立っている場合は、キャッシュメモリから主記憶
へ書き戻し転送（以下プッシュ転送と呼ぶ）を行い、プ
ッシュ転送の終了した時点で更新フラグをクリアする。
【０００５】例えば、ＣＰＵのリードアクセスにおいて
キャッシュミスヒットによるプッシュ転送が発生した場
合、従来技術では、先ずキャッシュメモリから主記憶へ
のプッシュ転送を行い、アドレスアレイ内容を次回の転
送でキャッシュにヒットするように書替え、しかる後に
主記憶からＣＰＵおよびキャッシュメモリへのデータ転
送を行う。
キャッシュミスヒットによるプッシュ転送が発生した場
合、従来技術では、先ずキャッシュメモリから主記憶へ
のプッシュ転送を行い、アドレスアレイ内容を次回の転
送でキャッシュにヒットするように書替え、しかる後に
主記憶からＣＰＵおよびキャッシュメモリへのデータ転
送を行う。
【０００６】
【発明が解決しようとする課題】従来の技術では、キャ
ッシュメモリから主記憶へのプッシュ転送が終了するま
で主記憶からＣＰＵへのデータ転送が行われないため、
プッシュ転送にかかる時間がオーバヘッドとなりシステ
ムの処理能力が低下してしまうという欠点がある。
ッシュメモリから主記憶へのプッシュ転送が終了するま
で主記憶からＣＰＵへのデータ転送が行われないため、
プッシュ転送にかかる時間がオーバヘッドとなりシステ
ムの処理能力が低下してしまうという欠点がある。
【０００７】本発明の目的は、ＣＰＵバス上にキャッシ
ュメモリ、主記憶が、直接接続されているバス構成にお
いて、前記のようなプッシュ転送によるオーバヘッド時
間をなくすキャッシュ制御方式を提供することにある。
ュメモリ、主記憶が、直接接続されているバス構成にお
いて、前記のようなプッシュ転送によるオーバヘッド時
間をなくすキャッシュ制御方式を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
めに本発明によるキャッシュ制御方式では、キャッシュ
メモリにだけＣＰＵのライトデータを書き込んだことを
記憶しておく記憶手段と、ＣＰＵから主記憶に対しての
リードアクセス要求およびライトアクセス要求時にキャ
ッシュメモリ内に主記憶のコピーが存在するか否かを判
定する判定手段と、ＣＰＵから主記憶に対してのリード
アクセス要求時に主記憶からＣＰＵへ転送されるデータ
をキャッシュメモリに書き込む手段と、キャッシュメモ
リから主記憶に対しての書き戻しデータを格納しておく
データバッファと、前記判定手段によりキャッシュメモ
リ内に主記憶のコピーが存在しないと判定され、かつ、
前記記憶手段がＣＰＵのライトデータをキャッシュメモ
リにだけ書き込んだことを示している場合に該データを
キャッシュメモリからデータバッファへ転送する手段
と、前記でキャッシュメモリからデータバッファへ転送
した該データをデータバッファから主記憶へ転送する手
段とから構成される。
めに本発明によるキャッシュ制御方式では、キャッシュ
メモリにだけＣＰＵのライトデータを書き込んだことを
記憶しておく記憶手段と、ＣＰＵから主記憶に対しての
リードアクセス要求およびライトアクセス要求時にキャ
ッシュメモリ内に主記憶のコピーが存在するか否かを判
定する判定手段と、ＣＰＵから主記憶に対してのリード
アクセス要求時に主記憶からＣＰＵへ転送されるデータ
をキャッシュメモリに書き込む手段と、キャッシュメモ
リから主記憶に対しての書き戻しデータを格納しておく
データバッファと、前記判定手段によりキャッシュメモ
リ内に主記憶のコピーが存在しないと判定され、かつ、
前記記憶手段がＣＰＵのライトデータをキャッシュメモ
リにだけ書き込んだことを示している場合に該データを
キャッシュメモリからデータバッファへ転送する手段
と、前記でキャッシュメモリからデータバッファへ転送
した該データをデータバッファから主記憶へ転送する手
段とから構成される。
【０００９】
【作用】前記の構成において、ＣＰＵのリードアクセス
要求時にキャッシュミスヒット等によりキャッシュメモ
リから主記憶へのプッシュ転送が発生した場合に、キャ
ッシュメモリから主記憶へと書き戻されるべきデータを
一時的にデータバッファへ格納する。その際、キャッシ
ュミスヒットと判定された時点で、主記憶に対し起動を
かけておきキャッシュメモリからデータバッファへのデ
ータ転送と、主記憶からＣＰＵへのデータ転送を並列動
作させる。ＣＰＵが主記憶から要求データを受け取った
後に、前記データバッファに一時的に格納しておいたプ
ッシュ転送用データを主記憶へ書き戻す。前記により、
キャッシュメモリから主記憶へのプッシュ転送時間をオ
ーバヘッドとせずに主記憶からＣＰＵへのデータ転送を
行うことができる。
要求時にキャッシュミスヒット等によりキャッシュメモ
リから主記憶へのプッシュ転送が発生した場合に、キャ
ッシュメモリから主記憶へと書き戻されるべきデータを
一時的にデータバッファへ格納する。その際、キャッシ
ュミスヒットと判定された時点で、主記憶に対し起動を
かけておきキャッシュメモリからデータバッファへのデ
ータ転送と、主記憶からＣＰＵへのデータ転送を並列動
作させる。ＣＰＵが主記憶から要求データを受け取った
後に、前記データバッファに一時的に格納しておいたプ
ッシュ転送用データを主記憶へ書き戻す。前記により、
キャッシュメモリから主記憶へのプッシュ転送時間をオ
ーバヘッドとせずに主記憶からＣＰＵへのデータ転送を
行うことができる。
【００１０】
【実施例】図１は、本発明の一実施例を示すブロック図
である。同図において、１０１はＣＰＵ、１０２はＣＰ
Ｕデータバス、１０２ａは主記憶データバス、１０３は
コピーバック方式を適用したキャッシュメモリ、１０４
は主記憶、１０５はキャッシュメモリ１０３から主記憶
１０４への書き戻しデータを一時的に格納しておくデー
タバッファ、１０６は主記憶１０４から読み出されるデ
ータをＣＰＵ１０１およびキャッシュメモリ１０３へ受
け渡すか否かを制御するバスドライバ、１０７はキャッ
シュメモリ１０３、主記憶１０４、データバッファ１０
５の制御およびＣＰＵ１０１へのデータ転送完了時の応
答、ＣＰＵバスのアービトレーショを行うメモリ制御
部、１０８はキャッシュメモリ１０３のヒット、ミスヒ
ットの判定およびキャッシュメモリ１０３から主記憶１
０４へのデータ書き戻し転送が必要か否かを判定しメモ
リ制御部１０７へ報告するキャッシュメモリ判定回路、
１０９、１１０、１１１、１１２はそれぞれキャッシュ
メモリ１０３、データバッファ１０５、主記憶１０４、
バスドライバ１０６を制御するための信号線、１１３は
データ転送完了時の応答信号、１１４はＣＰＵ１０１に
ＣＰＵバスの使用を許可するＣＰＵバス許可信号であ
る。
である。同図において、１０１はＣＰＵ、１０２はＣＰ
Ｕデータバス、１０２ａは主記憶データバス、１０３は
コピーバック方式を適用したキャッシュメモリ、１０４
は主記憶、１０５はキャッシュメモリ１０３から主記憶
１０４への書き戻しデータを一時的に格納しておくデー
タバッファ、１０６は主記憶１０４から読み出されるデ
ータをＣＰＵ１０１およびキャッシュメモリ１０３へ受
け渡すか否かを制御するバスドライバ、１０７はキャッ
シュメモリ１０３、主記憶１０４、データバッファ１０
５の制御およびＣＰＵ１０１へのデータ転送完了時の応
答、ＣＰＵバスのアービトレーショを行うメモリ制御
部、１０８はキャッシュメモリ１０３のヒット、ミスヒ
ットの判定およびキャッシュメモリ１０３から主記憶１
０４へのデータ書き戻し転送が必要か否かを判定しメモ
リ制御部１０７へ報告するキャッシュメモリ判定回路、
１０９、１１０、１１１、１１２はそれぞれキャッシュ
メモリ１０３、データバッファ１０５、主記憶１０４、
バスドライバ１０６を制御するための信号線、１１３は
データ転送完了時の応答信号、１１４はＣＰＵ１０１に
ＣＰＵバスの使用を許可するＣＰＵバス許可信号であ
る。
【００１１】次に本発明の一実施例の動作について説明
する。先ず通常はメモリ制御部１０７はＣＰＵバス使用
許可信号１１４を用いてＣＰＵ１０１をＣＰＵバス使用
許可状態にしておく。ＣＰＵ１０１がリードアクセスを
要求した時、キャッシュメモリ判定回路１０８はキャッ
シュメモリ１０３がヒットしたか否かおよびキャッシュ
メモリ１０３から主記憶１０４へのデータ書き戻し転送
が必要か否かを判定しメモリ制御部１０７に報告する。
メモリ制御部１０７はキャッシュヒットが報告された場
合キャッシュメモリ制御信号１０９および応答信号１１
３を制御しキャッシュメモリ１０３からＣＰＵ１０１へ
高速にデータを転送する。また、メモリ制御部１０７に
キャッシュミスヒットが報告された場合は、ＣＰＵの要
求データは主記憶１０４上に存在するため、主記憶制御
信号１１１を用いて主記憶１０４にリードを指示する。
前記の主記憶リード制御と同時に、キャッシュメモリ１
０３から主記憶１０４へのデータ書き戻し転送が必要、
不必要にかかわらずキャッシュメモリ制御信号１０９、
データバッファ制御信号１１０を制御し、キャッシュメ
モリ１０３から主記憶１０４へ書き戻られるべきデータ
をキャッシュメモリ１０３からデータバッファ１０５へ
転送する。前記のキャッシュメモリ１０３からデータバ
ッファ１０５への転送が行われている時刻はバスドライ
バ制御信号１１２を用いてバスドライバ１０６をディセ
ーブル状態として主記憶データバス１０２ａ上のデータ
がＣＰＵデータバス１０２へ送出されるのを防いでお
く。キャッシュメモリ１０３からデータバッファ１０５
へのデータ転送が終了した時点でバスドライバ制御信号
１１２によりバスドライバ１０６をイネーブル状態と
し、主記憶１０４からのリードデータをＣＰＵデータバ
ス１０２ヘ送出し応答信号１１３を制御しＣＰＵ１０１
に要求データを転送するのと同時に主記憶１０４からＣ
ＰＵ１０１へ転送されるデータをキャッシュメモリ制御
信号１０９を用いてキャッシュメモリ１０３へ書き込
む。キャッシュメモリ１０３から主記憶１０４へのデー
タ書き戻し転送が必要な場合には、前記のＣＰＵ１０１
への要求データの転送が終了した後に、ＣＰＵバス使用
許可信号１１４を用いてＣＰＵ１０１に対してＣＰＵバ
スの使用を禁止しておき、前記でデータバッファ１０５
に格納しておいたキャッシュメモリ１０３から主記憶１
０４に書き戻されるべきデータをデータバッファ制御信
号１１０、主記憶制御信号１１１を用いてデータバッフ
ァ１０５から主記憶１０４へ転送する。
する。先ず通常はメモリ制御部１０７はＣＰＵバス使用
許可信号１１４を用いてＣＰＵ１０１をＣＰＵバス使用
許可状態にしておく。ＣＰＵ１０１がリードアクセスを
要求した時、キャッシュメモリ判定回路１０８はキャッ
シュメモリ１０３がヒットしたか否かおよびキャッシュ
メモリ１０３から主記憶１０４へのデータ書き戻し転送
が必要か否かを判定しメモリ制御部１０７に報告する。
メモリ制御部１０７はキャッシュヒットが報告された場
合キャッシュメモリ制御信号１０９および応答信号１１
３を制御しキャッシュメモリ１０３からＣＰＵ１０１へ
高速にデータを転送する。また、メモリ制御部１０７に
キャッシュミスヒットが報告された場合は、ＣＰＵの要
求データは主記憶１０４上に存在するため、主記憶制御
信号１１１を用いて主記憶１０４にリードを指示する。
前記の主記憶リード制御と同時に、キャッシュメモリ１
０３から主記憶１０４へのデータ書き戻し転送が必要、
不必要にかかわらずキャッシュメモリ制御信号１０９、
データバッファ制御信号１１０を制御し、キャッシュメ
モリ１０３から主記憶１０４へ書き戻られるべきデータ
をキャッシュメモリ１０３からデータバッファ１０５へ
転送する。前記のキャッシュメモリ１０３からデータバ
ッファ１０５への転送が行われている時刻はバスドライ
バ制御信号１１２を用いてバスドライバ１０６をディセ
ーブル状態として主記憶データバス１０２ａ上のデータ
がＣＰＵデータバス１０２へ送出されるのを防いでお
く。キャッシュメモリ１０３からデータバッファ１０５
へのデータ転送が終了した時点でバスドライバ制御信号
１１２によりバスドライバ１０６をイネーブル状態と
し、主記憶１０４からのリードデータをＣＰＵデータバ
ス１０２ヘ送出し応答信号１１３を制御しＣＰＵ１０１
に要求データを転送するのと同時に主記憶１０４からＣ
ＰＵ１０１へ転送されるデータをキャッシュメモリ制御
信号１０９を用いてキャッシュメモリ１０３へ書き込
む。キャッシュメモリ１０３から主記憶１０４へのデー
タ書き戻し転送が必要な場合には、前記のＣＰＵ１０１
への要求データの転送が終了した後に、ＣＰＵバス使用
許可信号１１４を用いてＣＰＵ１０１に対してＣＰＵバ
スの使用を禁止しておき、前記でデータバッファ１０５
に格納しておいたキャッシュメモリ１０３から主記憶１
０４に書き戻されるべきデータをデータバッファ制御信
号１１０、主記憶制御信号１１１を用いてデータバッフ
ァ１０５から主記憶１０４へ転送する。
【００１２】
【発明の効果】以上詳述したように本発明によれば、一
般的にアクセス時間の遅い主記憶のリードデータがバリ
ッド状態となるまでの時間を利用して、高速アクセス可
能なキャッシュメモリからデータバッファへのデータ転
送を行うため、従来技術ではオーバヘッドとなっていた
キャッシュメモリから主記憶へのデータ書き戻しにかか
る時間をなくすことが可能となるため、コピーバック方
式を適用したキャッシュメモリを備える情報処理装置の
処理速度を著しく向上することができる。
般的にアクセス時間の遅い主記憶のリードデータがバリ
ッド状態となるまでの時間を利用して、高速アクセス可
能なキャッシュメモリからデータバッファへのデータ転
送を行うため、従来技術ではオーバヘッドとなっていた
キャッシュメモリから主記憶へのデータ書き戻しにかか
る時間をなくすことが可能となるため、コピーバック方
式を適用したキャッシュメモリを備える情報処理装置の
処理速度を著しく向上することができる。
【図１】本発明を適用する情報処理装置の一実施例を示
すブロック図である。
すブロック図である。
１０１…ＣＰＵ、 １０２…ＣＰＵデータバス、 １０２ａ…主記憶データバス、 １０３…キャッシュメモリ、 １０４…主記憶、 １０５…データバッファ、 １０６…バスドライバ、 １０７…メモリ制御部、 １０８…キャッシュメモリ判定回路、 １０９…キャッシュメモリ制御信号、 １１０…データバッファ制御信号、 １１１…主記憶制御信号、 １１２…バスドライバ制御信号、 １１３…応答信号、 １１４…ＣＰＵバス使用許可信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 弘 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム設計開発セ ンタ内 (72)発明者 小林 一司 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム設計開発セ ンタ内
Claims (1)
- 【請求項１】中央処理装置（以下ＣＰＵと呼ぶ）から主
記憶に対してのライトアクセス要求時にキャッシュメモ
リにだけＣＰＵのライトデータを書き込むコピーバック
方式を適用したキャッシュメモリと、前記キャッシュメ
モリにだけＣＰＵのライトデータを書き込んだことを記
憶しておく記憶手段と、前記ＣＰＵから前記主記憶に対
してのリードアクセス要求およびライトアクセス要求時
にキャッシュメモリ内に主記憶のコピーが存在するか否
かを判定する判定手段と、前記ＣＰＵから前記主記憶に
対してのリードアクセス要求時に主記憶からＣＰＵへ転
送されるデータをキャッシュメモリに書き込む手段と、
前記キャッシュメモリから前記主記憶に対しての書き戻
しデータを格納しておくデータバッファと、前記判定手
段によりキャッシュメモリ内に主記憶のコピーが存在し
ないと判定され、かつ、前記記憶手段がＣＰＵのライト
データをキャッシュメモリにだけ書き込んだことを示し
ている場合に該データを前記キャッシュメモリから前記
データバッファへ転送する手段と、前記でキャッシュメ
モリからデータバッファへ転送した該データをデータバ
ッファから主記憶へ転送する手段とを具備する情報処理
装置において、前記ＣＰＵから前記主記憶に対しリード
アクセス要求があり、前記判定手段によりキャッシュメ
モリ内に主記憶のコピーが存在しないと判定され、キャ
ッシュメモリ内に新たに該主記憶のコピーを作成する際
に、前記の該主記憶のコピー作成によりキャッシュメモ
リ内から抹消される主記憶のコピーにだけＣＰＵのライ
トデータを書き込んだことを前記記憶手段が示している
場合に、該キャッシュメモリ内に書き込まれているＣＰ
Ｕのライトデータを該キャッシュメモリから主記憶に書
き戻すために、前記のキャッシュメモリからデータバッ
ファへの転送手段を用いて該データを一時的に前記デー
タバッファに転送するのと同時に、前記判定手段により
キャッシュメモリ内に主記憶のコピーが存在しないと判
定された時点から前記主記憶に対してリードアクセス要
求を発行しておき、前記の主記憶に対するリードアクセ
ス要求発行から該主記憶のリードデータが有効となるま
での時間内に前記のキャッシュメモリからデータバッフ
ァへのデータ転送を終了させ、ＣＰＵが主記憶から要求
データをリードした後でデータバッファ内に格納されて
いる該データを前記のデータバッファから主記憶への転
送手段を用いて主記憶へ転送することを特徴とするキャ
ッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167282A JPH0612326A (ja) | 1992-06-25 | 1992-06-25 | キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167282A JPH0612326A (ja) | 1992-06-25 | 1992-06-25 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612326A true JPH0612326A (ja) | 1994-01-21 |
Family
ID=15846865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167282A Pending JPH0612326A (ja) | 1992-06-25 | 1992-06-25 | キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456215B1 (ko) * | 2002-11-11 | 2004-11-06 | 주식회사 에이디칩스 | 블럭 버퍼링을 사용하는 캐쉬 메모리 장치 및 그 제어방법 |
-
1992
- 1992-06-25 JP JP4167282A patent/JPH0612326A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100456215B1 (ko) * | 2002-11-11 | 2004-11-06 | 주식회사 에이디칩스 | 블럭 버퍼링을 사용하는 캐쉬 메모리 장치 및 그 제어방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0104588B1 (en) | Peripheral storage system having multiple data transfer rates | |
| US5276836A (en) | Data processing device with common memory connecting mechanism | |
| JP3533355B2 (ja) | キャッシュ・メモリ・システム | |
| US5119485A (en) | Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation | |
| US6651115B2 (en) | DMA controller and coherency-tracking unit for efficient data transfers between coherent and non-coherent memory spaces | |
| JP3888769B2 (ja) | データ供給方法及びコンピュータ・システム | |
| US5765196A (en) | System and method for servicing copyback requests in a multiprocessor system with a shared memory | |
| EP0777183B1 (en) | Computer cache system | |
| US6260118B1 (en) | Snooping a variable number of cache addresses in a multiple processor system by a single snoop request | |
| US5918069A (en) | System for simultaneously writing back cached data via first bus and transferring cached data to second bus when read request is cached and dirty | |
| US5678025A (en) | Cache coherency maintenance of non-cache supporting buses | |
| EP0474450A2 (en) | Processor system with improved memory transfer means | |
| JPH09179779A (ja) | コンピュータシステムおよびデータ転送方法 | |
| US5361345A (en) | Critical line first paging system | |
| JPH04336641A (ja) | 処理システムにおける使用のためのデータキャッシュおよび方法 | |
| US5950227A (en) | CPU write-back cache coherency mechanism that transfers data from a cache memory to a main memory after access of the main memory by an alternative bus master | |
| JPH0612326A (ja) | キャッシュ制御方式 | |
| US6021472A (en) | Information processing device and control method thereof | |
| US5546560A (en) | Device and method for reducing bus activity in a computer system having multiple bus-masters | |
| JPH0784879A (ja) | キャッシュメモリ装置 | |
| US6298417B1 (en) | Pipelined cache memory deallocation and storeback | |
| EP0936553B1 (en) | Cache coherency protocol with tagged state and historical information | |
| JPH0211931B2 (ja) | ||
| JP2716163B2 (ja) | キャッシュメモリ制御方式 | |
| JPH01281545A (ja) | キャッシュメモリ制御方式 |