JPH0612327A - キャッシュメモリを有するデータプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 データプロセッサ（２０）におけるキャッシ
ュメモリに対する大幅なユーザ制御を可能にする。特
に、データキャッシュ（５４）においてタッチロード、
フラッシュおよびアロケイト操作を行なうキャッシュ制
御命令を実現する。 【構成】 キャッシュ制御命令は命令キャッシュユニッ
ト（２６）およびシーケンサ（３４）の双方によってデ
コードされロード／ストアユニット（２８）に必要な制
御およびアドレス情報を提供する。ロード／ストアユニ
ットは各命令の実行を順序立て、適切な時点でデータキ
ャッシュユニット（２４）に必要な制御およびアドレス
情報を提供する。キャッシュ制御論理（６０）は次に該
アドレスおよび制御情報を処理して各キャッシュ制御命
令を実行するのに必要な外部信号を提供する。さらに、
キャッシュ制御論理はユーザがキャッシュ処理がいつ行
なわれるかを知ることができるようにする外部転送コー
ド信号を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的にはデータ処理
システムに関し、かつより特定的にはデータ処理システ
ムにおけるキャッシュメモリに関する。

【０００２】

【従来の技術】キャッシュメモリシステムはデータ処理
システムがより迅速かつより効率的に情報にアクセスで
きるようにするために開発されている。しかしながら、
効率を増大しても、キャッシュメモリシステムの柔軟性
およびユーザによる制御は制限されている。そのような
制限は一般にユーザが操作の間に不注意にエラーを引き
起こすことを防止するために必要でありかつ技術社会に
おいてはよく知られている。

【０００３】大部分のデータプロセッサにおいては、外
部バスの処理の間に、メモリ、キャッシュまたはその他
のものへのアクセスを制御するため、かつ該データプロ
セッサの動作を制御するために２つのレベルの特権（ｐ
ｒｉｖｉｌｅｇｅ）が設けられている。スーパバイザモ
ードは最高レベルの特権を提供する。スーパバイザモー
ドにある時、データプロセッサはスーパバイザモードと
ユーザモードの動作の双方に対して指定されたメモリを
アクセスできる。さらに、スーパバイザモードはすべて
の命令の実行および該データプロセッサのすべてのレジ
スタ位置へのアクセスを可能にする。典型的には、オペ
レーティングシステムのソフトウェアは通常データプロ
セッサがスーパバイザモードにある時実行される。提供
されるオペレーティングシステムのサービスの内にはメ
モリおよびペリフェラルの双方の資源の割当て、例外処
理、およびソフトウェア実行制御が含まれる。ソフトウ
ェア実行制御は通常ユーザプログラムの制御およびユー
ザプログラムによる偶然のまたは悪意による汚染からシ
ステムを保護することを含む。

【０００４】ユーザモードは第２のレベルの特権を提供
する。ユーザモードの動作にある時、ユーザモードにお
いて使用するために指定されたメモリおよびレジスタの
みがアクセスできる。さらに、ユーザのインストラクシ
ョンメモリに格納された命令のみが参照され得る。例え
ば、アメリカ合衆国テキサス州オースチンのＭｏｔｏｒ
ｏｌａ，Ｉｎｃ．から入手可能なＭＣ８８１００型ＲＩ
ＳＣプロセッサにおいては、４つの命令はスーパバイザ
モードの動作においてのみアクセス可能である。これら
の命令の内の３つはあるレジスタに読取り／書込みアク
セスを実行し、該レジスタはデータプロセッサがスーパ
バイザモードの動作にある時にのみアクセス可能であ
る。第４の命令は例外処理ルーチンの規律正しい終了を
実行する。

【０００５】もしスーパバイザモードにおいてのみ使用
するよう特定されたメモリ、レジスタまたは命令がデー
タプロセッサがユーザモードにある時にアクセスされれ
ば、例外（ｅｘｃｅｐｔｉｏｎ）が発生する。この例外
はデータプロセッサの動作の中断を生ずる。例外処理ル
ーチンが次に実行されてその例外を処理しかつデータプ
ロセッサを通常の動作モードに回復する。

【０００６】さらに、データプロセッサはある条件では
スーパバイザモードでのみ動作することができる。例え
ば、データプロセッサは例外が発生した時はスーパバイ
ザモードで動作する。該データプロセッサは適切な例外
処理ルーチンを実行するためにスーパバイザモードにな
ければならない。同様に、データプロセッサのリセット
が発生すると、該データプロセッサはスーパバイザモー
ドで動作する。データプロセッサの特権レベルはまたユ
ーザモードで実行される「トラップ（ｔｒａｐ）」命令
によって変更できる。例外およびユーザおよびスーパバ
イザモードの動作に関するこれ以上の情報については、
１９９０年にＭｏｔｏｒｏｌａ，Ｉｎｃ．によって発行
されたＭＣ８８１００ ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ Ｕｓｅｒ′ｓ Ｍａｎｕａｌの第２版を参
照。

【０００７】データ処理システムにおけるキャッシュメ
モリの限られた制御は通常システムのユーザには容易に
はアクセスできないスーパバイザ動作モードにおいての
み可能である。例えば、アメリカ合衆国テキサス州オー
スチンのＭｏｔｏｒｏｌａ，Ｉｎｃ．によって開発され
たＭＣ８８２００キャッシュ／メモリ管理ユニットにお
いては、単一のキャッシュ制御動作はスーパバイザ動作
モードにおいてのみ実行される。すべての他のキャッシ
ュ制御動作は内部的に制御されかつスーパバイザ動作モ
ードにおいてでもユーザにアクセスできない。ＭＣ８８
２００型キャッシュ／メモリ管理ユニットに関するこれ
以上の情報については、１９９０年にＭｏｔｏｒｏｌ
ａ，Ｉｎｃ．によって発行されたＭＣ８８２００ Ｃａ
ｃｈｅ／Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉ
ｔ Ｕｓｅｒ′ｓ Ｍａｎｕａｌの第２版を参照。

【０００８】スーパバイザモードで実行可能なキャッシ
ュ制御動作は「フラッシュ（ｆｌｕｓｈ）」動作であ
る。フラッシュ動作においては、キャッシュメモリの変
更された、あるいは「汚れた（ｄｉｒｔｙ）」記憶位置
が該キャッシュメモリからその汚れた記憶位置を移動さ
せ、あるいはフラッシュすることによりクリアされる。
通常、汚染された記憶位置は該記憶位置が新しいデータ
値のために割当てられなければならない場合にクリアさ
れる。

【０００９】通常キャッシュ動作の間に実行されるが、
いずれの動作モードにおいてもユーザにアクセスできな
い他のキャッシュ制御動作は「キャッシュロード（ｃａ
ｃｈｅ ｌｏａｄ）」動作を含む。キャッシュロード動
作の間に、要求されたデータ値がキャッシュメモリに記
憶されていないため「ミス（ｍｉｓｓ）」が発生した場
合にのみ該キャッシュメモリにデータが記憶される。ミ
スが発生した時、キャッシュメモリのあるラインがデー
タ値を受信するために最初に割当てられなければならな
い。該データは引き続き読取られかつそのラインに記憶
される。該データは外部メモリ源から回収されなければ
ならないから、遅延が生じかつデータ処理システムの効
率が低下する。さらに、キャッシュメモリにおけるライ
ンの充填（ｆｉｌｌｉｎｇ）および割当ての間に不必要
なバスサイクルがしばしば実行される。前に述べたよう
に、ユーザはいずれの動作モードにおいてもキャッシュ
ロード動作を開始することはできない。キャッシュロー
ド動作は単にユーザによって影響されない通常のキャッ
シュ動作の副産物に過ぎない。

【００１０】上にあげたキャッシュ制御動作の各々にお
いて、データプロセッサのユーザはデータプロセッサが
スーパバイザモードにある時に実行できるフラッシュ命
令動作を除きキャッシュ動作に対し制御を持たない。そ
の時でさえ、スーパバイザモードはアクセスするのが容
易ではなく、かつもしアクセスされれば、正しく使用さ
れない限り破滅的なエラーを生ずることがある。さら
に、データプロセッサの特権レベルを変更することに関
連する処理時間はしばしば法外に長い。上に述べたキャ
ッシュ制御動作の各々はデータ処理システムの効率を最
大にするよう設計された所定のアルゴリズムに従って実
行される。しかしながら、例外が発生し、その場合は前
記アルゴリズムはキャッシュメモリシステムの最も効率
のよい動作を提供しない。例外の場合は、ユーザはキャ
ッシュメモリの最も効率のよい動作を維持することがで
きないが、それはデータ処理システムが直接制御可能で
ないからである。

【００１１】

【発明が解決しようとする課題】従って、キャッシュ制
御動作を実行する上でより一層の柔軟性を可能にするデ
ータ処理システムの必要性が存在する。さらに、データ
処理システムのユーザはキャッシュメモリの効率的な動
作を最大限にする一層の能力および洞察力を持つべきで
ある。

【００１２】

【課題を解決するための手段および作用】前に述べた必
要性は本発明によって満たされる。従って、１つの形態
で、キャッシュメモリを有するデータ処理システムが提
供される。該データ処理システムは所定のフォーマット
を有する外部動作命令を受けるためのインタフェースを
含む。外部動作命令はキャッシュメモリの動作を制御す
るために与えられる。シーケンサが該インタフェースに
結合されて前記動作命令を受信する。該シーケンサは動
作命令をデコードして該動作命令に応じて実行されるべ
きキャッシュ動作を決定する。論理回路がまたシーケン
サに結合されて外部動作命令の第１の部分を受け取る。
該論理回路はその部分を評価して動作命令の実行の間に
操作されるべき情報値のキャッシュメモリにおける記憶
位置を決定する。キャッシュアクセス回路がまた前記シ
ーケンサに結合されて前記動作命令に対応する複数の制
御値を受け取る。該キャッシュアクセス回路はまた前記
論理回路に結合され操作されるべき前記情報値のキャッ
シュメモリにおける記憶位置を受け取る。キャッシュア
クセス回路はキャッシュメモリの該記憶位置をアクセス
して前記複数の制御値に応じて動作命令を実行する。

【００１３】これらおよび他の特徴、および利点は、添
付の図面と共に以下の詳細な説明を参照することにより
さらに明瞭に理解されるであろう。図面は本発明の唯一
の形態を表すものではないことに注目することが重要で
ある。

【００１４】

【実施例】本発明の好ましい実施例のこの説明において
は、用語「肯定する（ａｓｓｅｒｔ）」および「否定す
る（ｎｅｇａｔｅ）」およびそれらの種々の文法的な形
態は「アクティブハイ」および「アクティブロー」論理
信号の混合物を取り扱う場合に混乱を避けるために使用
されている。「肯定する」は論理信号またはレジスタの
ビットをそのアクティブ、または論理的に真の、状態に
することを意味するために使用されている。「否定す
る」は論理信号またはレジスタのビットをそのインアク
ティブ、または論理的に偽の状態にすることを言及する
ために使用されている。

【００１５】本発明はデータ処理システムにおけるキャ
ッシュメモリに対するより大きなユーザ制御を提供する
装置および方法を提供する。特に、３つのユーザモード
のキャッシュ制御命令が使用されてデータ処理システム
のユーザがキャッシュメモリによって実行される動作に
対しより多くの制御を持つことができるようにする。そ
れらの命令は、キャッシュプリロード（ｃａｃｈｅ ｐ
ｒｅｌｏａｄ）、フラッシュロード（ｆｌｕｓｈ ｌｏ
ａｄ）、およびアロケイトロード（ａｌｌｏｃａｔｅ
ｌｏａｄ）である。

【００１６】キャッシュプリロード、または「タッチロ
ード（ｔｏｕｃｈ ｌｏａｄ）」命令はユーザがデータ
を該データが実際にデータ処理システムによって使用さ
れる前にキャッシュメモリシステムに記憶できるように
する。従来技術のシステムにおいては、データは該デー
タがデータ処理システムによって必要とされる場合にの
みキャッシュメモリに記憶される。その結果、キャッシ
ュメモリはデータ処理システムの外部の発生源からデー
タがアクセスされる間待たされる。タッチロード命令は
ユーザがデータ値の要求を予期しかつそのデータ値をキ
ャッシュメモリに記憶し、それによってロード動作の間
に導入される遅延が最小になるようにすることができる
ようにする。さらに、データ値がデータ処理システムの
外部の発生源から取り出される間に、データ処理システ
ムは同時に他の機能を実行することができる。これによ
ってさらにデータ処理システムの効率が増大する。

【００１７】従来技術のシステムにおいては、キャッシ
ュメモリの汚染されたライン（ｄｉｒｔｙ ｌｉｎｅ）
が新しいデータ値に対しキャッシュメモリにおけるある
ラインを割当てる副作用として外部メモリにコピーされ
る。外部メモリは一般にキャッシュメモリのフラッシュ
されたラインに記憶されたデータを反映するために変更
されなければならない。そのような動作モードは「ライ
トスルー（ｗｒｉｔｅ−ｔｈｒｏｕｇｈ）」モードと称
される。ライトスルーモードにおいては、すでにキャッ
シュメモリにあるアドレスにデータ値を記憶する記憶動
作は外部メモリならびにキャッシュメモリを更新する。
該記憶動作はキャッシュメモリの前記アドレスのデータ
値のステータス（ｓｔａｔｕｓ）を変更しない。

【００１８】ここで説明される本発明の実施例において
は、実現される第２のキャッシュ制御命令はキャッシュ
メモリの汚染されたラインをストア動作を行うために通
常要求されるオーバヘッドなしにデータ処理システムの
外部のメモリに強制的に移す。しかしながら、いくつか
の場合には、外部メモリはキャッシュメモリに記憶され
たデータを反映するためにより迅速に変更されるべきで
ある。フラッシュロード命令の応用は引き続きさらに詳
細に説明する。

【００１９】本発明の１つの実施例において実現される
第３のキャッシュ制御命令はラインアロケイション、ま
たは「アロケイトロード（ａｌｌｏｃａｔｅ ｌｏａ
ｄ）」動作を実行する。アロケイト命令はユーザが通常
のライン充填処理に対応するメモリアクセス時間を避け
ながら後の記憶動作のためにキャッシュメモリにおける
あるラインを割当てることができるようにする。

【００２０】上に述べたキャッシュ制御命令の各々にお
いて、ユーザはキャッシュメモリの動作を制御すること
ができかつこれらの動作の各々を実行するために通常必
要とされる遅延を避けることができる。さらに、従来技
術のシステムにおいてはフラッシュロード動作は前にス
ーパバイザモードにおいて実行されているが、スーパバ
イザ動作モードは一般に完全に実行するためにはより多
くの時間を必要とし、かつユーザにアクセス可能なキャ
ッシュ制御命令と同様の柔軟性を可能にするものではな
い。

【００２１】上に述べた各々のキャッシュ制御命令は所
定のレジスタへの所定の大きさのアクセスを有するロー
ド動作として符号化される。ここに述べる本発明の実施
の前は、所定のレジスタへのいずれのロードもノーオペ
レーション（ＮＯＰ）が実行される結果となった。キャ
ッシュ制御動作を所定のレジスタへのロード動作として
エンコードすることにより、非常に少しの付加的回路が
必要であるのみであり、かつ命令は非常に効率的な様式
で実現されている。

【００２２】さらに、本発明はデータ処理システムのユ
ーザにキャッシュメモリで生じている処理についての
「ヒント」を提供する装置および方法を提供する。例え
ば、ユーザは上にあげたキャッシュ制御命令の内の１つ
が実行される時を示すデータを与えられる。ユーザは次
にそのデータを使用してメモリコントローラ、または同
様の処理システム、の動作を制御し将来のキャッシュメ
モリの処理（ｔｒａｎｓａｃｔｉｏｎｓ）についての仮
定を行うことができる。一例として、キャッシュメモリ
が現在のキャッシュメモリ処理がタッチロード動作であ
ることを示す外部データを提供するものと仮定する。も
し次のキャッシュラインが次の処理の間にアクセスされ
るべきである場合は、メモリコントローラは次にそれが
実際に要求される前に前記次のラインをアクセスするこ
とができ、かつ実効メモリアクセス時間が軽減される。

【００２３】キャッシュメモリの制御動作へのユーザア
クセスを提供することにより、かつ現在のキャッシュ制
御動作を示す外部情報を提供することにより、本発明は
任意のキャッシュメモリの性能を増強するためのいくつ
かのメカニズムを提供する。

【００２４】好ましい実施例の１つの構成が図１に示さ
れている。図１は、本発明にかかわるキャッシュメモリ
を有するデータ処理システム１０を示す。データ処理シ
ステム１０は概略的にデータプロセッサ２０およびメイ
ンメモリ５０を含む。情報バス（ＩＮＦＯＲＭＡＴＩＯ
Ｎ ＢＵＳ）１５は双方向的にデータプロセッサ２０と
メインメモリ５０を結合し、データ、アドレスおよび制
御情報が各々の間で通信できるようにする。ユーザが提
供するプログラム５２はメインメモリ５０に記憶され
る。

【００２５】データプロセッサ２０はバスインタフェー
スユニット２２、データキャッシュユニット２４、命令
キャッシュユニット２６、ロード／ストアユニット２
８、ヒストリバッファ３０、レジスタファイル３２、シ
ーケンサ３４、および実行ユニット４２を含む。実行ユ
ニット４２は浮動小数点ユニット３６、整数ユニット３
８、およびグラフィックユニット４０を含む。１つの特
定の実施例においては、データプロセッサ２０は、アメ
リカ合衆国テキサス州オースチンのＭｏｔｏｒｏｌａ，
Ｉｎｃ．から入手可能なＭＣ８８１１０型のような単一
の集積回路として実施することができる。

【００２６】バスインタフェースユニット２２は外部命
令およびデータアクセスの間の調停を行いかつ情報バス
１５の内部アクセスを制御する。バスインタフェースユ
ニット２２は命令キャッシュユニット２６に双方向的に
結合され外部命令情報バス１７を介して命令キャッシュ
ユニット２６に外部命令情報を提供する。同様に、バス
インタフェースユニット２２は双方向的にデータキャッ
シュユニット２４に結合され外部データ情報バス１９を
介してデータキャッシュユニット２４に外部データ情報
を提供する。

【００２７】命令キャッシュユニット２６は、メインメ
モリ５０に記憶されたソフトウェアプログラム５２のよ
うな、ソフトウェアルーチンの実行の間にアクセスされ
迅速に命令を提供しかつ命令をフェッチするのに通常必
要な処理時間の量を低減する。命令キャッシュユニット
２６は命令および該命令に対応する複数の制御信号を命
令情報（ＩＮＳＴＲＵＣＴＩＯＮ ＩＮＦＯＲＭＡＴＩ
ＯＮ）バス２１を介してシーケンサ３４に提供する。

【００２８】シーケンサ３４は前記命令および前記複数
の制御信号の双方をデコードしてデコードされた命令の
命令コード（ｏｐｃｏｄｅ）を内部情報（ＩＮＴＥＲＮ
ＡＬＩＮＦＯＲＭＡＴＩＯＮ）バス２７を介して実行ユ
ニット４２およびロード／ストアユニット２８の双方に
提供する。さらに、シーケンサ３４は命令情報バス２１
によって提供される前記命令および前記複数の制御信号
をデコードしてレジスタファイル３２からの命令の実行
に必要なオペランドをアクセスする。

【００２９】ここに述べる本発明の構成において、レジ
スタファイル３２はオペランドおよびデータプロセッサ
２０によって実行される各命令の結果を記憶するために
使用できる３２個のレジスタを含む。“ｒ０”と言及さ
れる単一のレジスタは常にゼロの一定値を含みかつ書込
み動作の間に変更されない。従来技術のシステムにおい
ては、レジスタｒ０へのロードは例外となるかあるいは
ノーオペレーション（ＮＯＰ）となる。レジスタｒ０へ
のロードがキャッシュ制御動作を提供するためにデコー
ドされることを認識することにより、ユーザがデータプ
ロセッサ２０におけるデータキャッシュユニット２４の
動作に対して制御できるようにするために非常に少しの
付加的な回路が必要になるのみとなる。

【００３０】レジスタファイル３２はそこに格納された
オペランドをヒストリバッファ３０および実行ユニット
４２の双方に提供する。レジスタファイル３２に記憶さ
れた情報は内部情報バス２７を介して転送される。

【００３１】ヒストリバッファ３０はレジスタファイル
３２に結合されてデータプロセッサ２０によって実行さ
れる命令の各々のキュー（ｑｕｅｕｅ）を維持する。ヒ
ストリバッファ３０は各々の命令に対応するレジスタ内
容のコピーを記憶することによりこのキューを維持す
る。典型的には、シーケンサ３４によって発行される命
令はヒストリバッファ３０のキューの後部（ｔａｉｌ）
に置かれる。前記命令は次に前の命令が完全に実行され
かつキューから除去された時に該キューを通って移動す
る。命令がキューの先頭に到達しかつ実行を終了した
時、該命令はヒストリバッファ３０のキューから除去さ
れる。ヒストリバッファ３０はもしいずれかの命令の実
行中に例外が発生すれば非常に価値があることが分かっ
ている。ヒストリバッファ３０はレジスタファイル３２
の内容を命令の発行の前の状態に戻すことができる。従
って、処理時間は例外の間に失われるかもしれないが、
何らの誤ったデータまたは破滅的なエラーは通常発生し
ない。

【００３２】内部情報バス２７は双方向的に浮動小数点
ユニット３６、整数ユニット３８、およびグラフィック
ユニット４０の各々を結合して命令実行に必要な情報を
通信する。浮動小数点ユニット３６は精度が変化する浮
動小数点データを必要とする演算を実行する。浮動小数
点データを取り扱う命令を完全に実行するために乗算、
除算および加算が行われる。同様に、整数ユニット３８
は整数、あるいは固定小数点、データに対し演算を行う
命令を実行する。グラフィックユニット４０はコンピュ
ータのイメージングに直接関係する機能を行うための回
路を提供する。

【００３３】さらに、内部情報バス２７はロード／スト
アユニット２８に結合されている。ロード／ストアユニ
ット２８はデータキャッシュアドレスバス２５およびデ
ータキャッシュ制御バス２３の双方を介してデータキャ
ッシュユニット２４に結合されている。

【００３４】ロード／ストアユニット２８はデータキャ
ッシュユニット２４およびシーケンサ３４とインタフェ
ースしてデータメモリをアクセスする命令を実行する。
ロード／ストアユニット２８はまたデータプロセッサ２
０の効率を最適化するためにデータメモリをアクセスす
る命令の実行を順序立てる（ｓｅｑｕｅｎｃｅｓ）。ロ
ード／ストアユニット２８は図２にさらに詳細に示され
ている。ロード／ストアユニット２８は概略的に実効ア
ドレス計算論理回路４２、デコード制御ブロック、複数
のロードバッファ４６、アドレス発行マルチプレクサ４
８、および制御発行マルチプレクサ４９を含む。

【００３５】内部情報バス２７は「実効アドレスオペラ
ンド（ＥＦＦＥＣＴＩＶＥ ＡＤＤＲＥＳＳ ＯＰＥＲ
ＡＮＤＳ）」と名付けられた信号を実効アドレス計算論
理回路４２に提供する。実効アドレス計算論理回路４２
は計算されたアドレス（ＣＡＬＣＵＬＡＴＥＤ ＡＤＤ
ＲＥＳＳ）信号を複数のロードバッファ４６の内の１つ
の第１の入力およびアドレス発行マルチプレクサ４８に
提供する。

【００３６】内部情報バス２７はまた「入力制御（ＩＮ
ＰＵＴ ＣＯＮＴＲＯＬ）」と名付けられた信号をデコ
ード制御ブロック４５に提供する。デコード制御ブロッ
ク４５は複数のデコードされた制御信号をデコード制御
（ＤＥＣＯＤＥＤ ＣＯＮＴＲＯＬ）バス４７を介して
制御発行マルチプレクサ４９に提供する。

【００３７】複数のロードバッファ４６の１つは第２の
入力をアドレス発行マルチプレクサ４８に提供する。該
第２の入力はバッファされたアドレス（ＢＵＦＦＥＲＥ
ＤＡＤＤＲＥＳＳ）信号によって与えられる。アドレス
発行マルチプレクサ４８は実効アドレスをデータキャッ
シュアドレスバス２５に提供する。さらに、制御発行マ
ルチプレクサ４９は前記複数の制御信号をデータキャッ
シュ制御バス２３に提供する。複数の制御信号の各々は
それぞれ「ロード（ＬＯＡＤ）」、「サイズ（ＳＩＺ
Ｅ）」、「フラッシュ（ＦＬＵＳＨ）」、「タッチ（Ｔ
ＯＵＣＨ）」、「アロケイト（ＡＬＬＯＣＡＴＥ）」お
よび「スーパバイザ（ＳＵＰＥＲＶＩＳＯＲ）」と名付
けられている。

【００３８】さらに、データキャッシュ制御バス２３は
それぞれ「ヒット（ＨＩＴ）」および「例外（ＥＸＣＥ
ＰＴＩＯＮ）」と名付けられた第１および第２の信号を
デコード制御ブロック４５に提供する。デコード制御ブ
ロック４５は、それぞれヒットおよび例外と名付けられ
た、前記第１および第２の信号を内部情報バス２７にわ
たす。ロード／ストアユニット２８の動作は以下により
詳細に説明する。

【００３９】データキャッシュ制御バス２３およびデー
タキャッシュアドレスバス２５は共にロード／ストアユ
ニット２８をデータキャッシュユニット２４に結合す
る。データキャッシュユニット２４は概略的にメモリア
クセス動作の間にアクセスされたデータ情報をデータプ
ロセッサ２０の残りの部分あるいはメインメモリ５０の
ような外部ソースに提供する。データキャッシュユニッ
ト２４はまたデータキャッシュ５４に記憶されたデータ
がデータ処理システム１０内を正しく伝搬することを保
証するのに必要な制御情報を受信しかつ提供する。デー
タキャッシュユニット２４は図３に非常に詳細に示され
ている。データキャッシュユニット２４は概略的にデー
タキャッシュ５４、データタグアレイ５６、データキャ
ッシュメモリ管理ユニット（ＭＭＵ）５８、およびキャ
ッシュ制御論理回路６０を含む。

【００４０】データキャッシュアドレスバス２５はそれ
ぞれ“Ａ０”〜“Ａ３１”と名付けられた複数のアドレ
スビットをデータキャッシュユニット２４に提供する。
データキャッシュユニット２４においては、前記複数の
アドレスビットの各々はデータキャッシュＭＭＵ５８に
提供される。さらに、それぞれ“Ａ０”〜“Ａ１１”と
名付けられた、アドレスビット０〜１１はデータキャッ
シュ５４、バスインタフェースユニット２２、およびデ
ータタグアレイ５６に提供される。外部データ値はデー
タキャッシュ５４とバスインタフェースユニットとの間
で外部データ情報バス１９を介して通信される。バスイ
ンタフェースユニット２２は次に前記外部データ値をメ
インメモリ５０のような外部プロセッサに情報バス１５
を介して提供する。内部データ値はまたデータキャッシ
ュ５４とデータプロセッサ２０の残りの部分との間で通
信される。内部データ値の通信は当業者によく知られて
おりかつ、従って、これ以上詳細に説明しない。さら
に、内部データ値の通信はここに説明される本発明の実
施例を理解するのに必要ではない。

【００４１】データキャッシュ制御バス２３はまたキャ
ッシュ制御情報をデータキャッシュユニットに転送す
る。データキャッシュユニット２４においては、データ
キャッシュ制御バス２３はスーパバイザ信号をデータキ
ャッシュＭＭＵ５８に提供する。データキャッシュＭＭ
Ｕ５８は次に物理アドレスを物理アドレスバス５７を介
してデータタグアレイ５６の入力に提供する。物理アド
レスバス５７は物理アドレスをデータタグアレイ５６に
転送する。データタグアレイ５６はキャッシュ制御論理
回路６０に結合され「整合（ＭＡＴＣＨ）」と名付けら
れた第１の信号および「ステータス（ＳＴＡＴＵＳ）」
と名付けられた第２の信号を提供する。さらに、データ
タグアレイ５６はバスインタフェースユニット２２に結
合されてタグ物理アドレスバス５９を介してタグ物理ア
ドレスを提供する。

【００４２】データキャッシュ制御バス２３はまたキャ
ッシュ制御論理回路６０に結合されスーパバイザ信号を
提供する。さらに、タッチ、フラッシュ、アロケイトお
よびロード信号もまたキャッシュ制御論理回路６０に提
供される。キャッシュ制御論理回路６０は例外およびヒ
ット信号をデータキャッシュ制御バス２３を介してロー
ド／ストアユニット２８に提供する。

【００４３】キャッシュ制御論理回路６０はまた外部デ
ータ情報バス１９を介してバスインタフェースユニット
２２に結合されそれぞれ「無効化（ＩＮＶＡＬＩＤＡＴ
Ｅ）」、「メモリサイクル（ＭＥＭＯＲＹ ＣＹＣＬ
Ｅ）」、「サイズ（ＳＩＺＥ）」、「転送コード（ＴＲ
ＡＮＳＦＥＲ ＣＯＤＥ）」、「リード／ライト（ＲＥ
ＡＤ／ＷＲＩＴＥ）」、「バーストモード（ＢＵＲＳＴ
ＭＯＤＥ）」、および「バス要求（ＢＵＳ ＲＥＱＵ
ＥＳＴ）」とそれぞれ名付けられた複数の出力信号を提
供する。キャッシュ制御論理回路６０はまた外部データ
情報バス１９から「ターミネイト（ＴＥＲＭＩＮＡＴ
Ｅ）」と名付けられた信号を受信する。データキャッシ
ュユニット２４の動作は以下にさらに詳細に説明する。

【００４４】キャッシュ制御論理回路６０はスーパバイ
ザ、タッチ、フラッシュ、アロケイト、ロード、整合お
よびステータス信号を受信しかつ各々を使用して上にあ
げた複数の出力信号を発生する。該複数の出力信号はデ
ータプロセッサ２０によって現在実行されているオペレ
ーションを外部ユーザに示す情報を提供する。キャッシ
ュ制御論理回路６０は図４にさらに詳細に示されてい
る。キャッシュ制御論理回路６０はデータキャッシュフ
ィルタ６２、データキャッシュ中央制御回路６４を含
む。

【００４５】データキャッシュ制御バス２３はタッチ、
フラッシュ、アロケイトおよびロード信号の各々をデー
タキャッシュフィルタ６２およびデータキャッシュ中央
制御回路６４の双方に提供する。さらに、データキャッ
シュ制御バス２３はスーパバイザ信号をデータキャッシ
ュ中央制御回路６４に提供する。ステータスおよび整合
信号もまたデータキャッシュフィルタ６２に提供され
る。

【００４６】データキャッシュフィルタ６２は複数の信
号を各々の入力信号に応じてデータキャッシュ中央制御
に与える。前記複数の信号の内の第１のものは「内部バ
ス要求（ＩＮＴＥＲＮＡＬ ＢＵＳ ＲＥＱＵＥＳ
Ｔ）」と名付けられている。同様に、前記複数の信号の
内の第２のものは「内部リード／ライト（ＩＮＴＥＲＮ
ＡＬ ＲＥＡＤ／ＷＲＩＴＥ）」と名付けられかつ前記
複数の信号の内の第３のものは「内部バーストモード
（ＩＮＴＥＲＮＡＬ ＢＵＲＳＴ ＭＯＤＥ）」と名付
けられている。「内部メモリサイクル（ＩＮＴＥＲＮＡ
Ｌ ＭＥＭＯＲＹ ＣＹＣＬＥ）」と名付けられた信号
および「内部無効化（ＩＮＴＥＲＮＡＬ ＩＮＶＡＬＩ
ＤＡＴＥ）」と名付けらたれ信号はそれぞれ前記複数の
信号の内の第４および第５のものを含む。

【００４７】データキャッシュ中央制御６４はバス要
求、バーストモード、リード／ライト、メモリサイク
ル、無効化、サイズおよび転送コード信号を外部データ
情報バス１９を介してバスインタフェースユニット２２
に提供する。同様に、外部データ情報バス１９はターミ
ネイト信号をデータキャッシュ中央制御回路６４に通信
する。さらに、データキャッシュ中央制御回路６４は例
外信号をデータキャッシュ制御バス２３を介してロード
／ストアユニット２８に提供する。

【００４８】ここに説明する本発明の構成においては、
タッチロード、フラッシュロードおよびアロケイトロー
ド動作は各々レジスタｒ０へのロード動作によって実行
される。各動作はさらに大きさを示す接尾辞またはサイ
ズサフィックスによって規定される。例えば、Ｉｄ．ｂ
ｒ０，〈ｅａ〉の形式の命令ニーモニックはタッチロ
ード動作が実行されるべきことを示す。従って、レジス
タｒ０へのバイトサイズのロードはタッチロード動作に
対応する。同様に、Ｉｄ．ｗ ｒ０，〈ｅａ〉の形式の
命令ニーモニックはフラッシュロード動作が実行される
べきことを示し、かつＩｄ．ｈ ｒ０，〈ｅａ〉の形式
の命令ニーモニックはアロケイトロード動作が行なわれ
るべきことを示す。同様に、ワードサイズのロードおよ
びハーフワードサイズのロードは、それぞれ、フラッシ
ュロードおよびアロケイトロード動作に対応する。フラ
ッシュロードおよびアロケイトロード動作の実行は次に
より詳細に説明する。

【００４９】データプロセッサ２０の動作の間に、命令
キャッシュユニット２６、シーケンサ３４、レジスタフ
ァイル３２、およびヒストリバッファ３０はデータプロ
セッサ２０の動作を制御するよう機能し、これによって
メモリ記憶位置と実行ユニット４２との間の正しい情報
の流れが達成されるようにする。

【００５０】命令キャッシュユニット２６はデータプロ
セッサ２０によって実行されているプログラムの流れに
よって命令される通り内部命令キャッシュ（図示せず）
から命令をフェッチする。命令キャッシュユニット２６
は次に該命令をシーケンサ３４に提供する。例えば、タ
ッチロード動作の実行中に、命令キャッシュユニット２
６はＩｄ．ｂ ｒ０〈ｅａ〉の形式の命令をフェッチす
る。このＩｄ．ｂ ｒ０，〈ｅａ〉はタッチロード命令
のニーモニック表現である。命令キャッシュユニット２
６には実際には２進表現が提供される。

【００５１】シーケンサ３４は次にデータプロセッサ２
０によって実行されるプログラムの流れによって決定さ
れるシーケンスにおいて命令をデコードしかつ実行す
る。デコードされた命令の必要なオペランドがレジスタ
ファイル３２からアクセスされ、あるいは「フェッチさ
れ」、かつ内部情報バス２７を介して実行ユニット４２
およびロード／ストアユニット２８の双方に提供され
る。シーケンサ３４はまたデータプロセッサ２０がユー
ザ動作モードあるいはスーパバイザ動作モードのいずれ
で動作しているかを判定する。さらに、シーケンサ３４
は命令の実行に応じて例外（ｅｘｃｅｐｔｉｏｎ）が発
行されるべきか否かを判定する。スーパバイザおよびユ
ーザモードはＢｒｕｃｅ Ａ．Ｄｅｌａｇｉ他による米
国特許第３，８５８，１８２号により完全に開示されて
おり、この米国特許は本明細書に参照のため導入され
る。

【００５２】シーケンサ３４およびレジスタファイル３
２はそれぞれデコードされた命令および必要なオペラン
ド情報を内部情報バス２７を介して実行ユニット４２お
よびロード／ストアユニット２８に提供する。ここに説
明するキャッシュ制御動作の実行中に、実行ユニット４
２はアクセスされない。しかしながら、もしデコードさ
れた命令が実行ユニット４２のある構成要素をアクセス
すれば、該命令は浮動小数点ユニット３６、整数ユニッ
ト３８、またはグラフィックユニット４０のいずれかに
提供される。

【００５３】ここに説明する複数のキャッシュ制御動作
の内の１つの実行中に、前記命令はデータキャッシュユ
ニット２４のある記憶位置をアクセスする。該記憶位置
は前記命令のニーモニック形式で特定された実効アドレ
ス（〈ｅａ〉）である。従って、その位置をアクセスす
るのに必要なデータ情報は内部情報バス２７を介してロ
ード／ストアユニット２８に与えられる。

【００５４】前記記憶位置にアクセスするのに必要な制
御およびデータ情報はそれぞれ内部情報バス２７を介し
て入力マルチプレクサ４２およびデコード制御ブロック
４５に与えられる。実効アドレスオペランド信号が実効
アドレス計算論理回路４２に与えられる。実効アドレス
計算論理回路は計算されたアドレスを提供する。この計
算されたアドレスはレジスタファイル３２における２つ
のレジスタの内容を一緒に加算することにより形成でき
る。同様に、該計算されたアドレスは一定値をレジスタ
に記憶された値に加算することにより形成できる。該計
算されたアドレスを発生するのに数多くの他の変形も使
用できる。しかしながら、そのような変形は一般的なも
のでありかつ当業者によく知られたものである。

【００５５】前記計算されたアドレスはアドレス発行マ
ルチプレクサ４８および前記複数のロードバッファ４６
の内の所定の１つの双方に与えられる。同時に、デコー
ド制御ブロック４５は内部情報バス２７を介してシーケ
ンサ３４から入力制御信号を受け取る。該入力制御信号
はシーケンサ３４によって発生された制御情報をタッチ
ロード命令に応じて転送する。該入力制御信号はデコー
ド制御ブロック４５によってデコードされて複数のデコ
ードされた制御信号をデコード制御バス４７を介して制
御発行マルチプレクサ４９に提供する。

【００５６】ロードバッファ４６は前記計算されたアド
レスを、アドレス発行マルチプレクサ４８がそれをデー
タキャッシュユニット２４に発行できるまでキューに格
納するために設けられる。該複数のロードバッファ４６
の各々はアドレス発行マルチプレクサ４８に結合されバ
ッファされたアドレス信号を提供する。アドレス発行マ
ルチプレクサ４８は前記計算されたアドレスまたはバッ
ファされたアドレス信号のいずれかをアドレス値のキュ
ーに応じて実効アドレスとして発行する。該実効アドレ
ス信号はデータキャッシュアドレスバス２５を介してデ
ータキャッシュユニット２４に提供される。

【００５７】制御発行マルチプレクサ４９はまた前記実
効アドレスに対応する制御情報を発行する。ここに説明
する本発明の構成においては、制御情報はスーパバイ
ザ、サイズ、ロード、タッチ、フラッシュおよびアロケ
イト信号を含み、これらはデコードされた制御バス４７
を介して転送される。

【００５８】キャッシュ制御動作の１つの実行中に、ス
ーパバイザ信号がデータプロセッサ２０が動作している
動作モードを示すために与えられる。ここで説明する例
においてスーパバイザ信号が否定されてデータプロセッ
サ２０がユーザモードで動作していることを示している
ものと仮定する。ユーザモードにおいては、データキャ
ッシュユニット２４のアクセスは「ユーザメモリ」と称
されるメモリの小さな部分およびレジスタファイル３２
の限られた数のレジスタに限定される。さらに、タッチ
ロード動作はまたスーパバイザ動作モードにおいて実行
できる。もしスーパバイザ信号が肯定されれば、データ
プロセッサ１０はスーパバイザ動作モードで動作してい
る。スーパバイザ動作モードにおいては、データキャッ
シュユニット２４およびレジスタファイル３２へのアク
セスは制限されない。スーパバイザ信号の論理状態はシ
ーケンサ３４によって決定されかつ内部情報バス２７を
介してロード／ストアユニット２８に与えられる。

【００５９】サイズ信号はメモリアクセスがバイト、ハ
ーフワード、ワードまたはダブルワードの増分のいずれ
で行なわれべきかを示す。サイズ信号は典型的には命令
キャッシュユニット１６によって与えられる命令オプコ
ード（ｏｐｃｏｄｅ）においてエンコードされる。

【００６０】ロード信号はデータプロセッサ２０によっ
て現在実行されている命令がロードまたはストア動作の
いずれであるかを示すためにデータキャッシュユニット
２４に与えられる。ロード信号はロード動作の間は肯定
されかつストア動作の間は否定される。キャッシュ制御
動作の各々はロード動作であるから、ロード信号は肯定
される。

【００６１】フラッシュ、タッチおよびアロケイト信号
の各々は前に述べたキャッシュ制御動作の１つが命令に
よって開始されかつ実行されるべきか否かを示す。フラ
ッシュ、タッチおよびアロケイト信号は、それぞれ、フ
ラッシュロード、タッチロード、およびアロケイトロー
ド命令に対応する。

【００６２】上に述べた各々の制御信号は次にデータキ
ャッシュ制御バス２３を介してデータキャッシュユニッ
ト２４に与えられる。同様に、実効アドレスがデータキ
ャッシュアドレスバス２５を介してデータキャッシュユ
ニット２４に与えられる。

【００６３】図３に示されるように、データキャッシュ
ＭＭＵ５８は実効アドレスを物理アドレスに変換するた
めにスーパバイザ信号の論理状態に従って実効アドレス
のビット０〜３１を処理する。該物理アドレスは次に物
理アドレスバス５７を介してデータタグアレイ５６に転
送される。データキャッシュＭＭＵ５８は２つの論理ア
ドレス空間（図示せず）を提供する。第１のアドレス空
間はスーパバイザデータのためのものであり、かつ第２
のアドレス空間はユーザデータのためのものである。デ
ータキャッシュメモリＭＭＵ５８におけるアドレス変換
キャッシュ（図示せず）は前記実効アドレスを物理アド
レスに変換する。データキャッシュＭＭＵ５８の詳細な
動作は本発明を理解する上で必要でない。

【００６４】前記物理アドレスは次にデータタグアレイ
５６の所定のメモリ位置をアクセスするために使用され
る。実効アドレスのビット０〜１１はデコードされてデ
ータタグアレイ５６の所定のメモリ位置を決める。前記
所定のメモリ位置に記憶されたデータ値は次に物理アド
レスのビット１２〜３１と比較される。もし同じであれ
ば、データタグアレイ５６は整合（ＭＡＴＣＨ）信号を
肯定する。同様に、該メモリ位置に記憶されたデータ値
のステータスはステータス信号を介して提供される。

【００６５】前記データ値のステータスは無効（ｉｎｖ
ａｌｉｄ）、共有アンモディファイド（ｓｈａｒｅｄ
ｕｎｍｏｄｉｆｉｅｄ）、排他的モディファイド（ｅｘ
ｃｌｕｓｉｖｅ ｍｏｄｉｆｉｅｄ）、または排他的ア
ンモディファイド（ｅｘｃｌｕｓｉｖｅ ｕｎｍｏｄｉ
ｆｉｅｄ）のいずれかとすることができる。もし該デー
タ値のステータスが無効であれば、該データ値はメイン
メモリ５０の対応する値と同じではない。もしデータキ
ャッシュ５４における該データ値のステータスが共有ア
ンモディファイドであれば、該データ値はデータプロセ
ッサ２０の外部にある他のプロセッサ（図示せず）の間
で共有される。しかしながら、該データ値はメインメモ
リ５０の対応する値と同じである。もしデータキャッシ
ュ５４の該データ値のステータスが排他的モディファイ
ドであれば、データプロセッサ２０のみが該データ値の
コピーを持っている。いずれの外部プロセッサも該デー
タ値にアクセスすることができない。さらに、該データ
値がモディファイドであるから、該データ値は「汚れて
おり（ｄｉｒｔｙ）」、あるいはメインメモリ５０の対
応する値と異なっている。最後に、もし前記データ値の
ステータスが排他的アンモディファイドであれば、デー
タプロセッサ２０のみが該データ値のコピーを持ってお
り、かつ該データ値はメインメモリ５０の対応する値と
同じである。

【００６６】整合、ステータス、スーパバイザ、サイ
ズ、ロード、タッチ、フラッシュおよびアロケイト信号
の各々はキャッシュ制御論理回路６０に提供される。キ
ャッシュ制御論理回路６０は該制御信号の各々を処理し
てデータキャッシュユニット２４の内部動作を示す複数
の制御信号を提供する。

【００６７】図４に示されるように、データキャッシュ
制御バス２３はタッチ、フラッシュ、アロケイトおよび
ロード信号をデータキャッシュフィルタ６２に提供す
る。さらに、ステータスおよび整合信号はまたデータタ
グアレイ５６によりデータキャッシュフィルタ６２に与
えられる。データキャッシュフィルタ６２は各入力を処
理して複数の出力を提供する。

【００６８】データキャッシュフィルタ６２の第１の出
力はヒット（ＨＩＴ）信号である。ヒット信号はステー
タスおよひ整合信号の双方に応答して提供されロード／
ストアユニット２４によってアクセスされるデータ値が
データキャッシュ５４に記憶されているかあるいはメイ
ンメモリ５０からアクセスされるべきかを示す。該ヒッ
ト信号はロード／ストアユニット２８および内部情報バ
ス２７を介してシーケンサ３４に戻され実行されるべき
次の動作を示す。

【００６９】該ヒット信号はデータがすでにデータキャ
ッシュ５４のキャッシュ制御動作の実効アドレスに記憶
されている場合にのみ肯定される。逆に、もし前記ヒッ
ト信号が否定されれば、データはデータキャッシュ５４
のキャッシュ制御動作の実効アドレスに記憶されていな
い。

【００７０】データキャッシュフィルタ６２は次にデー
タキャッシュ中央制御回路６４への第２の出力、すなわ
ち内部バス要求信号、を肯定する。動作の間、データキ
ャッシュ中央制御回路６４はバスインタフェースユニッ
ト２２への各入力を順次的な（ｓｅｑｕｅｎｔｉａｌ）
様式で駆動する。従って、内部バス要求信号がデータキ
ャッシュ中央制御回路６４に与えられた時、中央制御６
４は外部データ情報バス１９を介してバスインタフェー
スユニット２２へのバス要求信号を駆動する。内部バス
要求信号はデータプロセッサ２０が情報バス１５の所有
権を要求すべきか否かを示す。もし内部バス要求信号が
肯定されれば、データプロセッサ２０は外部メモリ源か
らの情報を要求する動作を実行している。同様に、もし
内部バス要求信号が否定されれば、データプロセッサ２
０はメインメモリ５０あるいは他のデータプロセッサ
（図示せず）へのアクセスを要求する動作を実行してい
ない。

【００７１】さらに、キャッシュコントロール動作の実
行中は、データキャッシュフィルタ６２の第３の出力は
内部読取り／書込み（ＩＮＴＥＲＮＡＬ ＲＥＡＤ／Ｗ
ＲＩＴＥ）と名付けられた信号を肯定する。該内部読取
り／書込み信号はデータプロセッサがあるデータ値をあ
るメモリ位置から読取るかあるいはあるデータ値をある
メモリ位置に書込む動作を実行していることを示す。同
様に、データキャッシュ中央制御回路６４は内部読取り
／書込み信号を読取り／書込み信号として外部データ情
報バス１９に駆動する。

【００７２】データキャッシュフィルタ６２はまたキャ
ッシュ制御動作の実行中に内部バーストモード信号を第
４の出力として肯定する。内部バーストモード信号が肯
定された時、データプロセッサ２０はバースト処理の間
にメインメモリ５０に記憶されたすべてのラインのデー
タを読取りまたは書込むことができる。もし内部バース
トモード信号が否定されれば、データプロセッサ２０は
単にサイズ信号により決定されるサイズ境界を有するデ
ータを読むだけである。

【００７３】データキャッシュフィルタ６２の第５の出
力は「内部メモリサイクル（ＩＮＴＥＲＮＡＬ ＭＥＭ
ＯＲＹ ＣＹＣＬＥ）」と名付けられている。内部メモ
リサイクル信号はデータキャッシュ中央制御回路６４に
よってメモリサイクル信号として外部データ情報バス１
９に駆動される。該メモリサイクル信号はデータプロセ
ッサ２０がデータキャッシュユニット２４とメインメモ
リ５０との間で転送されていることを示すために肯定さ
れる。メモリサイクル信号が否定された時、無効動作が
実行され何らのデータも転送されない。無効動作の間、
有効なデータがデータプロセッサ２０によって与えられ
るが、データキャッシュユニット２４もメインメモリ５
０もデータ書込み動作を実行するために要求されない。

【００７４】さらに、データキャッシュフィルタ６２は
「内部無効化（ＩＮＴＥＲＮＡＬＩＮＶＡＬＩＤＡＴ
Ｅ）と名付けられた第６の出力信号を提供する。データ
キャッシュ中央制御６４は該内部無効化信号を無効化信
号として外部データ情報バス１９に駆動する。該無効化
信号が肯定された時、データ処理システム１０における
他のキャッシュメモリシステム（図示せず）が前記アク
セスされたデータ値に対応するそれらの内部キャッシュ
ラインを無効化する。もしそれらのヒット信号が肯定さ
れかつステータス信号がデータキャッシュ５４において
変更されるべきキャッシュラインが変更されたことを示
しておれば、該キャッシュラインは無効化される前にメ
インメモリ５０にコピーされるべきである。

【００７５】バス要求、バーストモード、読取り／書込
み、メモリサイクル、および無効化信号の各々を受信す
ると、メインメモリ５０はデータキャッシュＭＭＵ５８
によって発生される物理アドレスに位置するデータを提
供する。該データはメインメモリ５０から情報バス１５
を介してバスインタフェースユニット２２に転送され
る。引続き、該データはデータキャッシュ５４の前記物
理アドレスによって特定されるアドレスに転送されかつ
記憶される。

【００７６】エラーが発生すると、バスインタフェース
ユニット２２はバスサイクルが終了しかつ例外が発生し
たことを示すためにターミネイト（ＴＥＲＭＩＮＡＴ
Ｅ）信号を肯定する。バスインタフェースユニット２２
は次に該ターミネイト信号を外部データ情報バス１９を
介してデータキャッシュ中央制御回路６４に提供する。
該ターミネイト信号はバスタイミングサイクルが完了し
たことおよびバスサイクルのステータスの双方を示す。
例えば、バスサイクルのステータスは例外が発生したこ
とを示すかもしれない。もし肯定されたターミネイト信
号が例外が発生したことを示しておれば、データキャッ
シュ中央制御回路６４は例外（ｅｘｃｅｐｔｉｏｎ）信
号を肯定しかつそれをロード／ストアユニット２８に提
供する。ロード／ストアユニット２８は次に該例外信号
をシーケンサ３４に渡してエラーが発生したことを表示
する。

【００７７】図５は、図１〜図４に示された本発明の実
施例においてタッチロードキャッシュ制御動作を実行す
るのに必要なステップのフローチャートを示す。前に説
明したように、タッチロード命令はデータがユーザによ
ってデータキャッシュ５４にロードできるようにする。
この構成においては、タッロードキャッシュ制御動作は
該データをフェッチしかつそれが実際に必要とされる前
にデータキャッシュにそれを格納する。従って、データ
がアクセスされる時、データキャッシュ５４は該データ
を遅延なしに提供することができる。

【００７８】ここに説明する本発明の構成においては、
タッチロードはＩｄ．ｂ ｒ０，〈ｅａ〉の命令コード
（ｉｎｓｔｒｕｃｔｉｏｎ ｏｐｃｏｄｅ）を有する。
タッチロード動作の実行の間に、命令キャッシュユニッ
ト２６はニーモニックＩｄ．ｂ ｒ０，〈ｅａ〉を有す
る命令をフェッチする。シーケンサ３４は次にそのＩ
ｄ．ｂ ｒ０，〈ｅａ〉のニーモニックの２進表現を完
全にデコードしかつデータプロセッサ２０によって実行
されるプログラムの流れによって決定されるシーケンス
でそのタッチロード命令を実行する。デコードされた命
令の必要なオペランドがレジスタファイル３２からアク
セスされ、あるいは「フェッチされ」、かつ内部情報バ
ス２７を介して例外ユニット４２およびロード／ストア
ユニット２８の双方に与えられる。

【００７９】シーケンサ３４およびレジスタファイル３
２はそれぞれデコードされたタッチロード命令および必
要なオペランド情報を内部情報バス２７を介して実行ユ
ニット４２およびロード／ストアユニット２８の双方に
提供する。タッチロード命令の実行の間に、データキャ
ッシュユニット２４がアクセスされる。その記憶位置は
前記タッチロード命令によって特定される実効アドレス
（〈ｅａ〉）である。

【００８０】前記記憶位置をアクセスするのに必要な制
御およびデータ情報は次にロード／ストアユニット２８
に与えられる。タッチロード動作の間にアクセスされた
実効アドレスおよび該実効アドレス信号に対応する制御
情報の双方はデータキャッシュユニット２４に提供され
る。前に述べたように、該制御情報はスーパバイザ、サ
イズ、ロード、タッチ、フラッシュおよびアロケイト信
号を含む。

【００８１】タッチロード動作の実行の間にスーパバイ
ザ信号が与えられてデータプロセッサ２０が動作してい
る動作モードを示す。ここに説明する例においてスーパ
バイザ信号は否定されデータプロセッサ２０は動作モー
ドで動作しているものと仮定する。さらに、タッチロー
ド動作もまた該スーパバイザ動作モードにおいて実行さ
れ得る。もし該スーパバイザ信号が肯定されれば、デー
タプロセッサ２０はスーパバイザ動作モードで動作して
いる。前記サイズ信号は１バイトのアクセスが前記Ｉ
ｄ．ｂ ｒ０，〈ｅａ〉命令において特定されているこ
とを示す。タッチロード動作はロード動作であるから、
ロード（ＬＯＡＤ）信号が肯定される。さらに、前記タ
ッチ信号が肯定されてタッチロード動作が実行されてい
ることを示す。

【００８２】データキャッシュＭＭＵ５８は実効アドレ
スのビット０〜３１を処理して該実効アドレスを物理ア
ドレスバス５７によって転送される物理アドレスに変換
する。該物理アドレスは次にデータタグアレイ５６の所
定のメモリ位置をアクセスするために使用される。該実
効アドレスのビット０〜１１がデコードされてデータタ
グアレイ５６の所定のメモリ位置を決める。所定のメモ
リ位置に記憶されたデータ値は次に前記物理アドレスの
ビット１２〜３１と比較される。もし同じあれば、デー
タタグアレイ５６は前記整合信号を肯定する。同様に、
前記物理アドレスによって特定されるメモリ位置に記憶
されたデータ値のステータスがステータス信号を介して
提供される。

【００８３】ヒット信号が前記ステータスおよび整合信
号の双方に応じて提供されロード／ストアユニット２４
によってアクセスされるデータ値がデータキャッシュ５
４に記憶されているかあるいはメインメモリ５０からア
クセスされるべきであるかを示す。該ヒット信号はロー
ド／ストアユニット２８および内部情報バス２７を介し
てシーケンサ３４に戻され実行されるべき次の動作を示
す。もし前記ヒット信号がタッチロード命令の実行中に
肯定されれば、キャッシュ制御論理回路６０は前記動作
を実行しない。前記ヒット信号はデータがすでにデータ
キャッシュ５４のタッチロード命令によって特定される
実効アドレスに記憶されている場合に肯定される。従っ
て、新しいデータ値は必要ではない。しかしながら、も
し該ヒット信号がタッチロード命令の実行中に否定され
れば、キャッシュ制御論理回路６０がイネーブルされて
タッチロード命令を実行するのに必要な制御およびデー
タ情報を提供する。

【００８４】ロード／ストアユニット２８はタッチロー
ド動作を実行するためにキャッシュ制御論理回路６０を
イネーブルするのにスーパバイザ、サイズ、ロード、タ
ッチ、フラッシュおよびアロケイト信号を提供する。キ
ャッシュ制御論理回路６０は各々の制御信号を処理して
データキャッシュユニット２４の内部動作を示す複数の
制御信号を提供する。

【００８５】キャッシュ制御論理回路６０はバス要求信
号を肯定して情報バス１５の所有権を要求する。キャッ
シュ制御論理回路６０はまた読取り／書込み信号を肯定
してデータプロセッサ２０がメインメモリ５０からデー
タ値を読取る動作を実行していることを示す。さらに、
バーストモード信号が肯定されてデータプロセッサ２０
がタッチロード命令の実行の間にメインメモリ５０から
あるラインのデータを読取ることができるようにする。
メモリサイクル信号が肯定されてデータプロセッサ２０
がデータをデータキャッシュユニット２４とメインメモ
リ５０との間で転送していることを示す。メインメモリ
５０もデータ処理システム５０の他のデータプロセッサ
（図示せず）も前記データの対応するコピーを無効化す
べきではないから前記無効化（ＩＮＶＡＬＩＤＡＴＥ）
信号が否定される。

【００８６】バス要求、バーストモード、読取り／書込
み、メモリサイクル、および無効化信号の各々を受信す
ると、メインメモリ５０はデータをデータキャッシュ５
４にデータキャッシュＭＭＵ５８によって発生される物
理アドレスにおいて提供する。

【００８７】従って、Ｉｄ．ｂ ｒ０，〈ｅａ〉の形式
のタッチロード命令を発行することにより、ユーザはデ
ータキャッシュ５４に記憶されるべきデータ値を特定で
きる。通常、データはそのデータが必要な場合にのみキ
ャッシュに記憶される。次に、外部メモリ源によって提
供されなければならないデータに対する依存性による命
令の立往生は貧弱な性能をもたらすことになる。それが
実際に必要になる前にデータをキャッシュに記憶するた
めにタッチロード命令を実行することにより、外部メモ
リからデータを取出すことの潜伏期（ｌａｔｅｎｃｙ）
を現在実行されている有用な機能とオーバラップさせ命
令の立往生によって浪費される処理時間を最小限にする
ことができる。

【００８８】ここではさらに詳しく述べないが、タッチ
ロード命令は決して例外を発生しない。従って、タッチ
ロード命令はそれがデータキャッシュユニット２４に入
るや否やヒストリバッファ３０から退去させることがで
きる。さらに、タッチロード命令の実行の間にロードさ
れた値はレジスタファイル３２に書き戻されない。典型
的なロード動作の間は、データキャッシュ５４にロード
されたデータ値は後続の動作において使用するためにレ
ジスタファイル３２に書き戻される。しかしながら、タ
ッチロード命令は該命令において特定された実効アドレ
スにロードされたデータがレジスタファイル３２に書き
戻されることを必要としない。従って、処理時間がさら
に短縮される。

【００８９】図６は、データプロセッサ２０においてフ
ラッシュロードキャッシュ制御動作を実行するために必
要とされるステップのフローチャートを示す。前に述べ
たように、フラッシュロード命令はデータキャッシュ５
４における汚染されたキャッシュラインがメインメモリ
５０に書込まれるようにする。従来技術のシステムにお
いては、汚染されたキャッシュラインはデータキャッシ
ュ５４における新しいラインを割当てる必要性の副作用
としてのみメインメモリに「コピーバック（ｃｏｐｉｅ
ｄ ｂａｃｋ）」される。しかしながら、しばしばデー
タキャッシュ５４におけるデータをフラッシュして直ち
にメインメモリ５０に記憶された情報を更新できること
が都合がよい。１つの構成では、フラッシュロード命令
はユーザがデータキャッシュ５４のあるラインに対する
複数のストア動作を行ない、かつ次にそのデータを単一
のバースト処理においてメインメモリ５０に書くことが
できるようにする。該フラッシュロード命令はユーザ動
作モードにおいてより効率的に実効できる。スーパバイ
ザ動作モードにおいて動作するためには、データプロセ
ッサ２０は一連の時間浪費的な命令の実行を要求され
る。従って、フラッシュロードを実行するのに必要とさ
れるオーバヘッド時間がかなり増大する。

【００９０】ここに説明される本発明の構成において
は、フラッシュロードはＩｄ．ｗ ｒ０，〈ｅａ〉の形
式の命令コードを有する。フラッシュロード動作の実行
の間に、命令キャッシュユニット２６はＩｄ．ｗ ｒ
０，〈ｅａ〉の形式の命令をフェッチする。シーケンサ
３４は次にこのＩｄ．ｗ ｒ０，〈ｅａ〉命令を完全に
デコードし、かつデータプロセッサ２０によって実行さ
れるプログラムの流れによって決定されるシーケンスで
該フラッシュロード命令を実行する。デコードされた命
令の必要なオペランドはレジスタファイル３２からアク
セスされ、あるいは「フェッチされ」、かつ内部情報バ
ス２７を介して実行ユニット４２およびロード／ストア
ユニット２８の双方に提供される。

【００９１】シーケンサ３４およびレジスタファイル３
２はそれぞれデコードされたフラッシュロード命令およ
び必要なオペランド情報を内部情報バス２７を介して実
行ユニット４２およびロード／ストアユニット２８の双
方に提供する。フラッシュロード命令の実行の間に、デ
ータキャッシュユニット２４の記憶位置がアクセスされ
る。該記憶位置はフラッシュロード命令において特定さ
れる実効アドレス〈ｅａ〉てある。

【００９２】前記記憶位置をアクセスするのに必要な制
御およびデータ情報は次にロード／ストアユニット２８
に提供される。フラッシュロード動作の間にアクセスさ
れる実効アドレスおよび該実効アドレスに対応する制御
情報の双方はデータキャッシュユニット２４に与えられ
る。前に述べたように、該制御情報はスーパバイザ、サ
イズ、ロード、タッチ、フラッシュおよびアロケイト信
号を含む。

【００９３】フラッシュロード動作の実行の間にデータ
プロセッサ２０が動作している動作モードを示すために
スーパバイザ信号が提供される。ここに説明する例にお
いてスーパバイザ信号が否定されデータプロセッサ２０
がユーザモードで動作しているものと仮定する。さら
に、フラッシュロード動作はまたスーパバイザ動作モー
ドにおいても実行できる。もしスーパバイザ信号が肯定
されれば、データプロセッサ２０はスーパバイザ動作モ
ードにおいて動作している。サイズ信号は１ワードのア
クセスが前記Ｉｄ．ｗ ｒ０，〈ｅａ〉命令において特
定されていることを示す。フラッシュロード動作はロー
ド動作であるから、ロード（ＬＯＡＤ）信号が肯定され
る。さらに、フラッシュ（ＦＬＵＳＨ）信号が肯定され
てフラッシュロード動作が実行されていることを示す。

【００９４】データキャッシュＭＭＵ５８は実効アドレ
スのビット０〜３１を処理して該実効アドレスを物理ア
ドレスバス５７によって転送される物理アドレスに変換
する。該物理アドレスは次にデータタグアレイ５６にお
ける所定のメモリ位置をアクセスするために使用され
る。実効アドレスのビット０〜１１がデコードされてデ
ータダクアレイ５６の所定のメモリ位置を決める。前記
所定のメモリ位置に記憶されたデータ値は次に物理アド
レスのビット１２〜３１と比較される。もし同じであれ
ば、データタグアレイ５６は整合（ＭＡＴＣＨ）信号を
肯定する。同様に、前記物理アドレスによって特定され
たメモリ位置に記憶されたデータ値のステータスがステ
ータス信号を介して提供される。

【００９５】ロード／ストアユニット２８によってアク
セスされるデータ値がデータキャッシュ５４に記憶され
ているかあるいはメインメモリ５０からアクセスされる
べきであるかを示すために前記ステータスおよび整合信
号の双方に応じてヒット信号が提供される。該ヒット信
号はロード／ストアユニット２８および内部情報バス２
７を介してシーケンサ３４に与えられ実行されるべき次
の動作を示す。

【００９６】もし該ヒット信号がフラッシュロード命令
の実効の間に否定されれば、キャッシュ制御論理回路６
０は該動作を実行しない。キャッシュ制御論理回路６０
は該フラッシュロード命令を実行しないが、それは実効
アドレスによって特定されるデータがデータキャッシュ
５４に記憶されていないからである。したがって、メイ
ンメモリ５０に書込まれるべきデータが存在しない。し
かしながら、もしヒット信号が肯定されれば、該信号の
ステータスがチェックされてそこに格納されたデータが
変更されているか否かを判定する。もし該データが変更
されていなければ、キャッシュ制御論理回路６０は該動
作を実行しない。該データはメインメモリ５０の対応す
る位置に記憶されたものと同じである。従って、新しい
コピーはメインメモリ５０に記憶される必要がない。

【００９７】ロード／ストアユニット２８はスーパバイ
ザ、サイズ、ロード、タッチ、フラッシュおよびアロケ
イト信号を提供する。これらの信号はキャッシュ制御論
理回路６０がもしデータが変更されていればフラッシュ
ロード動作を実行できるようにする。キャッシュ制御論
理回路６０は前記制御信号の各々を処理してデータキャ
ッシュユニット２４の内部動作を制御する複数の制御信
号を提供する。

【００９８】キャッシュ制御論理回路６０は情報バス１
５の所有権を要求するためバス要求信号を肯定する。キ
ャッシュ制御論理回路６０はまた読取り／書込み信号を
否定してデータプロセッサ２０がデータ値をメインメモ
リ５０に書込む動作を実行していることを示す。さら
に、バーストモード信号が肯定されてデータプロセッサ
２０がフラッシュロード命令の実行の間にメインメモリ
５０からあるラインのデータを読取ることができるよう
にする。メモリサイクル信号がフラッシュロード命令の
実行の間に肯定されてデータプロセッサ２０がデータキ
ャッシュユニット２４とメインメモリ５０との間でデー
タを転送していることを示す。また、該データ値のステ
ータスが変更される。従って、無効化信号が肯定されて
メインメモリ５０およびデータ処理システム１０の他の
データプロセッサ（図示せず）が該データの対応するコ
ピーを無効化できるようにする。

【００９９】バス要求、バーストモード、読取り／書込
み、メモリサイクル、および無効化信号の各々を受信す
ると、メインメモリ５０はデータキャッシュ５４によっ
て与えられるデータをデータキャッシュＭＭＵ５８によ
って発生される物理アドレスに格納する。

【０１００】従って、Ｉｄ．ｗ ｒ０〈ｅａ〉の形式の
フラッシュロード命令を発行することにより、ユーザは
一般にスーパバイザ動作モードによって要求されるより
長い処理時間を必要とすることなくメインメモリ５０に
書込まれるべきデータキャッシュ値を特定することがで
きる。スーパバイザ動作モードにおいて動作するため
に、データプロセッサ２０は一連の時間を消費する命令
を実行することを要求される。従って、フラッシュロー
ドを実行するのに必要なオーバヘッド時間がかなり増大
する。

【０１０１】図７は、データプロセッサ２０においてア
ロケイトロードキャッシュ制御動作を実行するのに必要
とされるステップのフローチャートを示す。従来技術の
データプロセッサにおいては、キャッシュメモリをアク
セスするストア動作は該ストア動作によって特定される
アドレスにデータ値を与えるためにライン充填（ｌｉｎ
ｅ ｆｉｌｌ）動作を必要とした。しかしながら、ここ
に説明する本発明の構成においては、アロケイトロード
命令がユーザにメインメモリ５０から通常のランイ充填
動作を避けながら一連の後続のストア動作のためにデー
タキャッシュ５４におけるラインを割当てできるように
する。従って、ストア動作の間にメインメモリ５０から
新しいラインをフェッチすることに伴なう処理時間が最
小になる。

【０１０２】ここに説明する本発明の構成においては、
アロケイトロードはＩｄ．ｈ ｒ０，〈ｅａ〉の形式の
命令コードを有している。フラッシュロード動作の実行
の間に、命令キャッシュユニット２６はＩｄ．ｈ ｒ
０，〈ｅａ〉の形式の命令をフェッチする。シーケンサ
３４は次に該Ｉｄ．ｈ ｒ０，〈ｅａ〉命令を完全にデ
コードしかつフラッシュロード命令をデータプロセッサ
２０によって実行されるプログラムの流れによって決定
されるシーケンスで実行する。デコードされた命令の必
要なオペランドがレジスタファイル３２からアクセスさ
れ、あるいは「フェッチされ」、かつ実行ユニット４２
およびロード／ストアユニット２８の双方に与えられ
る。さらに、タッチロード命令の実行のように、何らの
例外も認識されない。従って、アロケイトロード命令は
該命令の実行が開始されるや否やヒストリバッファ３０
から退去される。

【０１０３】シーケンサ３４およびレジスタファイル３
２はそれぞれデコードされたアロケイトロード命令およ
び必要なオペランド情報を内部情報バス２７を介して実
行ユニット４２およびロード／ストアユニット２８の双
方に提供する。アロケイトロード命令の実行の間に、デ
ータキャッシュユニット２４がアクセスされる。その記
憶位置は前記アロケイトロード命令によって特定される
実効アドレス（〈ｅａ〉）である。

【０１０４】前記記憶位置にアクセスするのに必要な制
御およびデータ情報は次にロード／ストアユニット２８
に与えられる。アロケイトロード動作の間にアクセスさ
れる実効アドレスおよび該実効アドレス信号に対応する
制御情報の双方はデータキャッシュユニット２４に与え
らる。前に述べたように、該制御情報はスーパバイザ、
サイズ、ロード、タッチ、フラッシュおよびアロケイト
信号を含む。

【０１０５】アロケイトロード動作の実行の間に、スー
パバイザ信号が与えられてデータプロセッサ２０が動作
している動作モードを示す。ここに説明する例において
該スーパバイザ信号は否定されデータプロセッサ２０が
ユーザモードにおいて動作していることを示しているも
のと仮定する。さらに、アロケイトロード動作はまたス
ーパバイザ動作モードにおいても実行できる。もし該ス
ーパバイザ信号が肯定されれば、データプロセッサ２０
はスーパバイザ動作モードで動作している。前記サイズ
信号はＩｄ．ｈ ｒ０，〈ｅａ〉命令においてハーフワ
ードのアクセスが規定されていることを示す。アロケイ
トロード動作はロード動作であるから、ロード（ＬＯＡ
Ｄ）信号が肯定される。さらに、アロケイト信号が肯定
されてアロケイトロード動作が実行されていることを示
す。

【０１０６】データキャッシュＭＭＵ５８は実効アドレ
スのビット０〜３１を処理して該実効アドレスを物理ア
ドレスバス５７によって転送される物理アドレスに変換
する。該物理アドレスは次にデータタグアレイ５６の所
定のメモリ位置をアクセスするために使用される。前記
実効アドレスのビット０〜１１がデコードされてデータ
タグアレイ５６の所定のメモリ位置を決定する。該所定
のメモリ位置に記憶されたデータ値は次に前記物理アド
レスのビット１２〜３１と比較される。もし同じであれ
ば、データタグアレイ５６は整合信号を肯定する。同様
に、前記物理アドレスによって特定されるメモリ位置に
記憶されたデータ値のステータスがステータス信号を介
して提供される。

【０１０７】ヒット信号は前記ステータスおよび整合信
号の双方に応じて提供されロード／ストアユニット２４
によってアクセスされるデータ値がデータキャッシュ５
４に記憶されているかあるいはメインメモリ５０からア
クセスされるべきであるかを示す。ヒット信号はロード
／ストアユニット２８および内部情報バス２７を介して
シーケンサ３４に戻され実行されるべき次の動作を示
す。

【０１０８】アロケイトロード命令の実行の間にもしヒ
ット信号が肯定されれば、キャッシュ制御論理回路６０
は動作を実行しない。キャッシュ制御論理回路６０はア
ロケイトロード命令を実行しないが、それは前記実効ア
ドレスによって特定されるデータがすでにデータキャッ
シュ５４に記憶されておりかつ新しいラインが割当てら
れる必要がないからである。

【０１０９】ロード／ストアユニット２８はスーパバイ
ザ、サイズ、ロード、タッチ、フラッシュおよびアロケ
イト信号をキャッシュ制御論理回路６０に提供する。も
しヒット信号が否定されれば、キャッシュ制御論理回路
６０がイネーブルされてアロケイトロード動作を実行す
るのに必要な複数の制御信号を提供する。キャッシュ制
御論理回路６０は前記制御信号の各々を処理してデータ
キャッシュユニット２４の内部動作を示す複数の制御信
号を提供する。

【０１１０】キャッシュ制御論理回路６０は情報バス１
５の所有権を要求するためバス要求信号を肯定する。キ
ャッシュ制御論理回路６０はまた読取り／書込み信号を
肯定してデータプロセッサ２０がメインメモリ５０から
データ値を読取る動作を実行していることを示す。バー
ストモード信号は否定され、それによりハーフワードの
データのみが単一のバス処理においてメインメモリ５０
からアクセスできるようになる。もし該バーストモード
信号が肯定されていれば、メインメモリ５０からのある
ラインのデータが読出される。そのラインのデータの読
取りは完了するのに少なくとも４つのバスサイクルを必
要とする。従って、アロケイトロード命令は従来技術の
解決方法と比較した時かなりの量の処理時間を節約す
る。

【０１１１】前記メモリサイクル信号はまたアロケイト
ロード命令の実行の間に否定されてデータプロセッサ２
０がデータキャッシュユニット２４とメインメモリ５０
との間でデータを転送していないことを表示する。無効
化信号が肯定されてメインメモリ５０とデータ処理シス
テム１０の他のデータ処理システム（図示せず）が前記
割当てられたラインのコピーを無効化し、それによって
システム全体にわたりデータの首尾一貫性が維持され
る。

【０１１２】従って、Ｉｄ．ｈ ｒ０，〈ｅａ〉の形式
のアロケイトロード命令を発行することにより、ユーザ
はライン充填動作および通常必要とされる対応する処理
時間を要することなくデータキャッシュ５４の割当てら
れるラインを特定することができる。予めキャッシュの
あるライン全体が完全にオーバライトされていることが
分かる場合には、データ処理システムの性能は新しいラ
インのデータが外部メモリ源からフェッチされなければ
改善することができる。データ処理システム１０におい
ては、アロケイトロード命令はデータキャッシュ５４の
あるラインを「ミスした」典型的なロード動作において
実行されるように割当てる。しかしながら、アロケイト
ロード命令の実行の間に、ライン充填動作を実行するた
めに何らのデータも取出されずかつ処理時間のオーバヘ
ッドが最小化される。

【０１１３】タッチロード、フラッシュロード、および
アロケイトロード命令の各々はかなりの量の回路を加え
ることなく実施される。レジスタｒ０の行き先オペラン
ドを有するロード命令はキャッシュ制御動作が開始され
ていることを示すために使用される。サイズオペレーシ
ョン、 ．ｂ， ．ｗ，および ．ｈ，が次に使用され
てキャッシュ制御動作がタッチロード、フラッシュロー
ド、またはアロケイトロードのいずれであるかを示す。
従って、データキャッシュ５４の動作のより大きな制御
が多くの命令コードまたはオプコード（ｏｐｃｏｄｅ）
および該オプコードの各々をサポートするのに必要なオ
ーバヘッドを加えることなく実現される。従来技術の構
成においては、タッチロード、フラッシュロードおよび
アロケイトロード命令の各々は別個のオプコードを有し
ていた。ｒ０を通常のロード命令によってアクセスする
ことにより、ＮＯＰであったオペレーションがいまやキ
ャッシュ制御命令の１つとなる。加える回路はほんの少
ししか要求されずかつシステムのオーバヘッドが、従っ
て、最小化される。さらに、キャッシュ制御動作の各々
は通常のロード動作の副産物であるから、各々をロード
動作で実施することは明白な利点を有する。より重要な
ことには、通常のロード操作を実行するのにすでに必要
とされている回路を使用してタッチロード、フラッシュ
ロードおよびアロケイトロード命令の各々を実行するこ
とができることである。従って、装置の機能が増大する
一方でシステムのオーバヘッドが最小化される。

【０１１４】前に述べたバス要求、バーストモード、読
取り／書込み、メモリサイクル、無効化およびサイズ信
号に加えて、データキャッシュ中央制御回路６４はまた
転送コード（ＴＲＡＮＳＦＥＲ ＣＯＤＥ）信号を外部
データ情報バス１９に駆動する。該転送コード信号はス
ーパバイザ、タッチ、フラッシュおよびアロケイト信号
の各々に応じて発生される。上に述べた各々の信号はデ
ータプロセッサ２０のバスサイクルの間にバスインタフ
ェースユニット２２に与えられる。

【０１１５】前記転送コード信号はデータキャッシュユ
ニット２４のオペレーションに関する情報をデータプロ
セッサ２０のユーザに提供する。ここに説明する本発明
の実施例においては、前記転送コード信号はデータプロ
セッサ２０によって現在の実行されているオペレーショ
ンに関する「ヒント」を提供する。次の表１は前記転送
コード信号のための符号化（ｅｎｃｏｄｉｎｇ）の１つ
の実施例を示す。

【表１】 転送コード信号 オペレーション −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− ００００ リザーブ ０００１ ユーザデータアクセス ００１０ ユーザタッチ、フラッシュまたは アロケイトアセス ００１１ データＭＭＵテーブルサーチ オペレーション ０１００ リザーブ ０１０１ スーパバイザデータアクセス ０１１０ スーパバイザタッチ、フラッシュまた はアロケイト ０１１１ スヌープコピーバック １０００ リザーブ １００１ ユーザ命令アクセス １０１０ リザーブ １０１１ 命令ＭＭＵテーブルサーチ オペレーション １１００ リザーブ １１０１ スーパバイザ命令アクセス １１１０ リザーブ １１１１ リザーブ

【０１１６】上の表１に挙げた各々のオペレーションを
表わすために転送コード信号を符号化することにより、
ユーザは内部情報バス２６のバス活動を監視することが
できる。ユーザはこの情報を使用してデータキャッシュ
ユニット２４のオペレーションへの洞察を得ることがで
きる。もし該転送コード信号によって符号化されたオペ
レーションが「リザーブ」であれば、何らのオペレーシ
ョンもまだ符号化されていない。リザーブされた符号化
は、００００，０１００，１０００，１０１０，１１０
０，１１１０および１１１１である。

【０１１７】転送コード信号が０００１の２進値を有す
る場合、メインメモリ５０のユーザアクセスが開始され
ている。もし転送コード信号が００１０の２進値を持っ
ておれば、ユーザはタッチロード、フラッシュロードま
たはアロケイトロード命令のいずれかを開始している。
転送コード信号が００１１の２進値を有する場合にはデ
ータキャッシュＭＭＵ５８はハードウェアテーブルサー
チ操作を開始している。テーブルサーチ操作の間、デー
タＭＭＵ５８は物理アドレス値をサーチする。転送コー
ド信号が０１０１の２進値である場合は、データキャッ
シュユニット２４のデータのスーパバイザアクセスが開
始されている。もし転送コード信号が０１１０の２進値
を持っておれば、タッチロード、フラッシュロード、あ
るいはアロケイトロード命令がスーパバイザ動作モード
で開始されている。転送コード信号が０１１１の２進値
を有する場合にはスヌープコピーバック操作が開始され
ている。転送コード信号が１００１の２進値を有する場
合には、ユーザは命令データ値のためにメインメモリ５
０をアクセスしている。転送コード信号が１０１１の２
進値を有する場合は命令キャッシュユニット２６のメモ
リ管理ユニット（図示せず）がハードウェアテーブルサ
ーチ操作を開始している。転送コードが１１０１の２進
値を有する場合は、命令キャッシュユニット２６がスー
パバイザ動作モードでアクセスされる。

【０１１８】前記表１はデータプロセッサ２０のユーザ
に外部情報を提供するために符号化できる数多くのオペ
レーションを示しているがデータキャッシュ２４のオペ
レーションに関する情報が特に重要である。転送コード
信号がタッチロード、フラッシュロードまたはアロケイ
トロードオペレーションが行なわれていることを示して
いる場合、ユーザは将来のキャッシュ処理のための制御
およびデータ情報を提供するため外部スマート（ｓｍａ
ｒｔ）メモリコントローラ（図示せず）を実施するため
にその情報を使用することができる。前記サイズ信号が
使用されてタッチロード、フラッシュロードまたはアロ
ケイトロードオペレーションの各々の間を区別する。前
に述べたように、キャッシュ制御オペレーションはｒ０
を行き先オペランドとして有する現存するロードオプコ
ードを使用して実施された。ロードオペレーションのア
クセスのサイズは３つのオペレーションの各々の間の区
別をするために使用された。従って、転送コード信号が
キャッシュ制御操作が実行されたことを示している場
合、サイズ信号はそれがタッチロード、フラッシュロー
ドまたはアロケイトロードオペレーションのいずれであ
るかを判定するために使用できる。

【０１１９】転送コードおよびサイズ信号に加えて、前
記物理アドレス値のビット０〜４が情報バス１５を介し
て外部メモリまたはデータプロセッサ（図示せず）に与
えられる。前記転送コードおよびサイズ信号に加えて、
該物理アドレス値は将来のキャッシュ処理に関する情報
を提供するためエンコードされる。例えば、本発明のこ
の実施例においては、物理アドレス値の下位４ビットは
特定の目的のために使用されない。従って、該物理アド
レスの下位４ビットはスマートメモリコントローラがデ
ータキャッシュ５４の将来のオペレーションをより信頼
性よく予測できるようにするためにより多くの情報を提
供するようエンコードされる。

【０１２０】例えば、もしメインメモリ５０からあるラ
インのデータを予めフェッチするためにタッチロード命
令が使用されれば、外部スマートメモリコントローラは
自動的にメインメモリ５０から次のラインのデータをフ
ェッチすることができる。メインメモリ５０から次のラ
インのデータをそれが実際に要求される前にフェッチす
ることにより、メインメモリ５０への実効的なアクセス
時間が最小化される。ここに説明する短い例はユーザモ
ードのキャッシュ制御命令を実現するが、転送コード、
サイズおよび物理アドレス信号もまたいずれかのキャッ
シュ処理を予期するためにスマートメモリコントローラ
を動作可能にするため容易に使用できる。

【０１２１】他の例として、メモリのあるページが１６
進アドレス＄０から１６進アドレス＄１０００にコピー
されるものと仮定する。コピー処理の間、アドレス＄０
に記憶されたメモリが読取られかつ次にアドレス＄１０
００に書込まれる。このコピー処理はメモリの全頁がコ
ピーされるまでワードサイズの増分で継続する。従っ
て、転送コード、サイズおよび物理アドレス信号はメモ
リアクセス時間が最小化されるように前記コピー処理の
反復的な性質を予期するために使用できる。いずれの場
合も、転送コード信号はユーザがデータキャッシュユニ
ット２４の内部動作への洞察を得かつその知識を将来の
キャッシュ処理を予期するために使用できるようにす
る。

【０１２２】

【発明の効果】ここに説明した本発明の構成において
は、キャッシュメモリの制御はキャッシュ制御オペレー
ションおよびキャッシュメモリのオペレーションに関連
する外部情報の双方によってユーザに与えられる。該キ
ャッシュ制御オペレーションはユーザがキャッシュ処理
の実行が効率的に行なわれるようにキャッシュメモリを
構成できるようにする。さらに、該キャッシュメモリの
オペレーションに関連する外部情報を提供することによ
り、ユーザは将来のキャッシュ処理を予期しかつ最小量
の時間で必要な情報を提供できる。

【０１２３】ここに説明した本発明の構成は、実例によ
ってのみ与えられている。しかしながら、ここに説明し
た機能を実行するために数多くの他の構成が存在し得
る。例えば、タッチロード、フラッシュロードおよびア
ロケイトロードオペレーション以外のオペレーションを
行なうこともできる。これら３つのオペレーションの各
々は本発明の１つの実施例として構成されている。さら
に、前記転送コード、サイズおよび物理アドレス信号の
リザーブされたエンコーディングはデータプロセッサ２
０の双方の動作に関するより多くの情報を提供するため
に使用できる。

【０１２４】ここでは本発明の原理が説明されたが、当
業者はこの説明は実例によってのみ行なわれておりかつ
本発明の範囲を制限するものとして行なわれているもの
でないことは明らかに理解できる。従って、添付の特許
請求の範囲により、本発明の真の精神および範囲内にあ
るすべての変形をカバーするものと考えている。

【図面の簡単な説明】

【図１】本発明に係わるデータキャッシュユニットを有
するデータ処理システムを示すブロック図である。

【図２】図１のロード／ストアユニットを示すブロック
図である。

【図３】図１のデータキャッシュユニットを示すブロッ
ク図である。

【図４】図３のキャッシュ制御論理を示すブロック図で
ある。

【図５】本発明に係わるキャッシュのタッチロードオペ
レーションの間に実行される一連のステップを示すフロ
ーチャートである。

【図６】本発明に係わるキャッシュのフラッシュロード
オペレーションの間に実行される一連のステップを示す
フローチャートである。

【図７】本発明に係わるキャッシュのアロケイトロード
オペレーションの間に実行される一連のステップを示す
フローチャートである。

【符号の説明】

１０ データ処理システム １５ 情報バス ２０ データプロセッサ ２２ バスインタフェースユニット ２４ データキャッシュユニット ２６ 命令キャッシュユニット ２８ ロード／ストアユニット ３０ ヒストリバッファ ３２ レジスタファイル ３４ シーケンサ ３６ 浮動小数点ユニット ３８ 整数ユニット ４０ グラフィックユニット ４２ 実行ユニット ５０ メインメモリ ５２ ユーザプログラム

フロントページの続き (72)発明者 ジョン・エイチ・アレンズ アメリカ合衆国テキサス州78735、オース チン、トレイビス・カントリー・サークル 4404 エイチ１ (72)発明者 クリストファー・イー・ホワイト アメリカ合衆国テキサス州78746、オース チン、バートンズ・ブラッフ・レーン 2800 ＃1607 (72)発明者 キース・イー・ディーフェンドルフ アメリカ合衆国テキサス州78731、オース チン、ハンコック・ドライブ 3405

Claims (4)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを有するデータプロセ
   ッサであって、 命令を受けるためのインタフェース手段、 複数のレジスタを有するレジスタファイル、 前記インタフェース手段に結合された命令デコード手段
   であって、該命令デコード手段は前記命令の第１の部分
   をデコードして制御信号を提供し、前記命令デコード手
   段は前記命令の第２の部分をデコードして前記複数のレ
   ジスタの１つを表示するもの、 前記命令デコード手段に結合され前記制御信号と前記命
   令の第２の部分によって示される複数のレジスタの内の
   前記１つの双方に応じて第１の操作を実行するための実
   行手段であって、該実行手段は前記複数のレジスタの内
   の前記１つが前記複数のレジスタの第１の部分に含まれ
   ている場合にのみ前記第１の操作を実行するもの、 前記命令デコード手段に結合され前記命令の第３の部分
   に応じて前記キャッシュメモリをアクセスするためのキ
   ャッシュアクセス手段、そして前記命令デコード手段に
   結合され前記制御信号と前記命令の第２の部分によって
   示される複数のレジスタの内の前記１つの双方に応じて
   第２の操作を実行するためのキャッシュ制御手段であっ
   て、該キャッシュ制御手段は前記複数のレジスタの内の
   前記１つが前記複数のレジスタの第２の部分に含まれて
   いる場合にのみ前記第２の操作を実行するもの、 を具備することを特徴とするキャッシュメモリを有する
   データプロセッサ。
2. 【請求項２】 キャッシュメモリ（５４）を有するデー
   タプロセッサ（１０）であって、 ロード命令を受信するためのインタフェース手段（２
   ２）、 複数のレジスタを有するレジスタファイル（３２）、 前記インタフェース手段に結合された命令デコード手段
   （２６）であって、該命令デコード手段は前記ロード命
   令の第１の部分をデコードしてロード制御信号を提供
   し、前記命令デコード手段は前記ロード命令の第２の部
   分をデコードして前記複数のレジスタの内の１つを示す
   もの、 前記命令デコード手段に結合され前記ロード制御信号お
   よび前記ロード命令の第２の部分によって示される前記
   複数のレジスタの内の１つの双方に応じてデータ値を前
   記複数のレジスタの内の前記１つにロードするためのロ
   ード操作を実行する実行手段（４２）であって、該実行
   手段は前記複数のレジスタの内の前記１つが前記複数の
   レジスタの第１の部分に含まれている場合にのみ前記ロ
   ード操作を実行するもの、 前記命令デコード手段に結合され前記ロード命令の第３
   の部分に応じて前記キャッシュメモリをアクセスするた
   めのキャッシュアクセス手段（５６）、そして前記命令
   デコード手段に結合され前記ロード制御信号および前記
   ロード命令の前記第２の部分によって示される前記複数
   のレジスタの内の１つの双方に応じてキャッシュ制御操
   作を実行するためのキャッシュ制御手段（６０）であっ
   て、該キャッシュ制御手段は前記複数のレジスタの内の
   １つが前記複数のレジスタの第２の部分に含まれている
   場合にのみ前記キャッシュ制御操作を実行するもの、 を具備することを特徴とするキャッシュメモリ（５４）
   を有するデータプロセッサ（１０）。
3. 【請求項３】 キャッシュメモリ（５４）を有するデー
   タプロセッサ（１０）であって、 複数のデータおよび制御信号を前記データプロセッサと
   前記データプロセッサの外部のソースとの間で通信する
   ためのインタフェース手段（２２）であって、前記複数
   のデータおよび制御信号は複数のデータ処理操作を実行
   するために与えられるもの、 前記インタフェース手段に結合され前記複数のデータお
   よび制御信号を受信するための命令デコード手段（２
   ６）であって、該命令デコード手段は前記複数のデータ
   および制御信号をデコードして前記複数のデータ処理操
   作の内の１つを行なうもの、 前記命令デコード手段に結合され前記複数のデータ処理
   操作の内の第１の部分を実行するための実行手段（４
   ２）、 前記複数のデータ処理操作の内の第２の部分を実行する
   ためのキャッシュアクセス手段（５６）であって、前記
   複数のデータ処理操作の内の前記第２の部分は前記キャ
   ッシュメモリをアクセスするもの、そして前記キャッシ
   ュアクセス手段に結合された入力および前記インタフェ
   ース手段に結合された双方向ターミナルを有するキャッ
   シュ制御回路（６０）であって、該キャッシュ制御回路
   は前記複数のデータ処理操作の内の前記第２の部分に応
   じて前記インタフェース手段に複数の外部キャッシュ操
   作情報信号を提供するもの、 を具備することを特徴とするキャッシュメモリ（５４）
   を有するデータプロセッサ（１０）。
4. 【請求項４】 キャッシュメモリを有する第１のデータ
   プロセッサおよび外部装置を有するデータ処理システム
   における、前記第１のデータプロセッサにおいて前記キ
   ャッシュメモリを動作させる方法であって、 複数のデータ処理操作に対応する複数のデータおよび制
   御信号を受信する段階、 前記複数のデータおよび制御信号をデコードして前記デ
   ータ処理操作の実行を開始する段階、 前記キャッシュメモリにおけるアドレスと前記複数の命
   令制御信号の双方に応じてキャッシュメモリをアクセス
   しない複数のデータ処理操作の第１の部分を実行する段
   階、 前記キャッシュメモリにおけるアドレスと前記複数の命
   令制御信号の双方に応じてキャッシュメモリをアクセス
   する前記複数のデータ処理操作の１つの第２の部分を実
   行する段階、そして前記複数のデータ処理操作に応じて
   複数の外部キャッシュ操作情報信号を前記外部装置に提
   供する段階、 を具備することを特徴とする、キャッシュメモリを備え
   た第１のデータプロセッサおよび外部装置を有するデー
   タ処理システムにおける、前記第１のデータプロセッサ
   においてキャッシュメモリを動作させる方法。