JPH06125247A - 入力パルス制御回路 - Google Patents
入力パルス制御回路Info
- Publication number
- JPH06125247A JPH06125247A JP4272180A JP27218092A JPH06125247A JP H06125247 A JPH06125247 A JP H06125247A JP 4272180 A JP4272180 A JP 4272180A JP 27218092 A JP27218092 A JP 27218092A JP H06125247 A JPH06125247 A JP H06125247A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flop
- flip
- counter
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 4
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】カウンタ等へのクロックパルスをイネーブル信
号が“Ｈ”の時間のみ供給する回路において、入力クロ
ックパルスのパルス幅がイネーブル信号との位相関係で
短かくなることがなくカウンタの誤動作を防ぐ事ができ
る。 【構成】入力パルス信号の反転遅延回路１と、反転遅延
回路１からの出力でイネーブル信号をラッチするフリッ
プフロップ２と、反転遅延回路１とフリップフロップ２
の出力信号とでＡＮＤをとるＡＮＤ素子３とを有してい
る。
号が“Ｈ”の時間のみ供給する回路において、入力クロ
ックパルスのパルス幅がイネーブル信号との位相関係で
短かくなることがなくカウンタの誤動作を防ぐ事ができ
る。 【構成】入力パルス信号の反転遅延回路１と、反転遅延
回路１からの出力でイネーブル信号をラッチするフリッ
プフロップ２と、反転遅延回路１とフリップフロップ２
の出力信号とでＡＮＤをとるＡＮＤ素子３とを有してい
る。
Description
【０００１】
【産業上の利用分野】本発明は入力パルス制御回路に関
し、特にカウンタ等への入力パルス信号を制御するため
の入力パルス制御回路に関する。
し、特にカウンタ等への入力パルス信号を制御するため
の入力パルス制御回路に関する。
【０００２】
【従来の技術】従来の入力パルス制御回路は、図３に示
すように、ＡＮＤ素子５は端子７から入力されたクロッ
クパルス信号ＣＬＫと、端子８から入力されるイネーブ
ル信号ＥＮとを入力してＡＮＤをとった信号を出力す
る。この出力信号はカウンタのクロック入力端子Ｃに入
力される。図４は前述の入力パルス制御回路のタイミン
グチャートを示したもので、イネーブル信号ＥＮがＨレ
ベルの時間帯のみクロックパルス信号がカウンタ６のク
ロック入力端子Ｃへ供給される。ここでイネーブル信号
とクロック信号のタイミングが合わない場合には図４の
ＡＮＤ素子５出力の時間幅Ｔ１，Ｔ２が正規のクロック
のパルス幅よりせまいパルス幅となる事があった。
すように、ＡＮＤ素子５は端子７から入力されたクロッ
クパルス信号ＣＬＫと、端子８から入力されるイネーブ
ル信号ＥＮとを入力してＡＮＤをとった信号を出力す
る。この出力信号はカウンタのクロック入力端子Ｃに入
力される。図４は前述の入力パルス制御回路のタイミン
グチャートを示したもので、イネーブル信号ＥＮがＨレ
ベルの時間帯のみクロックパルス信号がカウンタ６のク
ロック入力端子Ｃへ供給される。ここでイネーブル信号
とクロック信号のタイミングが合わない場合には図４の
ＡＮＤ素子５出力の時間幅Ｔ１，Ｔ２が正規のクロック
のパルス幅よりせまいパルス幅となる事があった。
【０００３】
【発明が解決しようとする課題】この従来の入力パルス
制御回路はイネーブル信号入力がＨレベルの時には常に
クロックパルス信号がカウンタへ供給されるので、イネ
ーブル信号とクロックパルス信号の位置関係によりカウ
ンタへ供給されるクロック信号のパルス幅が短かくなる
ことがある（図４のＴ１，Ｔ２）。したがってクロック
パルス幅が変化する時点ではカウンタが動作したりしな
かったりするおそれがあり誤動作の原因となるという欠
点がある。
制御回路はイネーブル信号入力がＨレベルの時には常に
クロックパルス信号がカウンタへ供給されるので、イネ
ーブル信号とクロックパルス信号の位置関係によりカウ
ンタへ供給されるクロック信号のパルス幅が短かくなる
ことがある（図４のＴ１，Ｔ２）。したがってクロック
パルス幅が変化する時点ではカウンタが動作したりしな
かったりするおそれがあり誤動作の原因となるという欠
点がある。
【０００４】
【課題を解決するための手段】本発明の入力パルス制御
回路は論理素子に供給されるパルス信号を遅延し反転さ
せる反転遅延回路と、前記パルス信号を制御するイネー
ブル信号を前記反転遅延回路の出力信号の立上りでラッ
チするフリップフロップと、前記パルス信号とフリップ
フロップの出力信号とＡＮＤをとる論理素子とを有す
る。
回路は論理素子に供給されるパルス信号を遅延し反転さ
せる反転遅延回路と、前記パルス信号を制御するイネー
ブル信号を前記反転遅延回路の出力信号の立上りでラッ
チするフリップフロップと、前記パルス信号とフリップ
フロップの出力信号とＡＮＤをとる論理素子とを有す
る。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図、図２は
本実施例の動作を説明するタイミングチャートである。
図１の実施例は端子７から入力されるクロック信号ＣＬ
Ｋを反転遅延させる反転遅延回路１、フリップフロップ
２、ＡＮＤ素子３から構成される。本実施例の基本動作
はイネーブル信号ＥＮが“Ｈ”の場合のみクロック信号
ＣＬＫをカウンタ４に入力する。
る。図１は本発明の一実施例を示すブロック図、図２は
本実施例の動作を説明するタイミングチャートである。
図１の実施例は端子７から入力されるクロック信号ＣＬ
Ｋを反転遅延させる反転遅延回路１、フリップフロップ
２、ＡＮＤ素子３から構成される。本実施例の基本動作
はイネーブル信号ＥＮが“Ｈ”の場合のみクロック信号
ＣＬＫをカウンタ４に入力する。
【０００６】次に本実施例の動作を図２により説明す
る。図２は回路内の動作を示したタイミングチャートで
ＨはＨレベル、ＬはＬレベルを示す。フリップフロップ
２によってイネーブル信号ＥＮをラッチする。一方クロ
ックパルス信号は、反転遅延回路１によって端子７から
のクロックパルス信号ＣＬＫを遅延し反転した信号であ
る。イネーブル信号ＥＮは遅延したクロックパルス信号
のＬレベルの部分でラッチされる。従って端子７から入
力されたクロックパルス信号とフリップフロップ２出力
信号とＡＮＤをとれば、イネーブル信号により制御さ
れ、さらにパルス幅が常に一定のクロックパルス信号を
カウンタ４へ供給することができる。
る。図２は回路内の動作を示したタイミングチャートで
ＨはＨレベル、ＬはＬレベルを示す。フリップフロップ
２によってイネーブル信号ＥＮをラッチする。一方クロ
ックパルス信号は、反転遅延回路１によって端子７から
のクロックパルス信号ＣＬＫを遅延し反転した信号であ
る。イネーブル信号ＥＮは遅延したクロックパルス信号
のＬレベルの部分でラッチされる。従って端子７から入
力されたクロックパルス信号とフリップフロップ２出力
信号とＡＮＤをとれば、イネーブル信号により制御さ
れ、さらにパルス幅が常に一定のクロックパルス信号を
カウンタ４へ供給することができる。
【０００７】
【発明の効果】以上説明したように本発明は反転遅延回
路と、フリップフロップとを設けることにより、常に一
定のパルス幅をもつクロックパルス信号をカウンタへ供
給することができるので、カウンタの誤動作を防止でき
るという効果がある。
路と、フリップフロップとを設けることにより、常に一
定のパルス幅をもつクロックパルス信号をカウンタへ供
給することができるので、カウンタの誤動作を防止でき
るという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を示したタイミングチャートで
ある。
ある。
【図３】従来の入力パルス制御回路のブロック図であ
る。
る。
【図４】従来の入力パルス制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１ 反転遅延回路 ２ フリップフロップ ３ ＡＮＤ素子 ４ カウンタ ５ ＡＮＤ素子 ６ カウンタ ７，８ 端子 ＥＮ イネーブル信号入力端子 ＣＬＫ クロックパルス信号入力端子 Ｃ カウンタのクロック信号入力
Claims (2)
- 【請求項１】 論理素子に供給されるパルス信号を遅延
し反転させる反転遅延回路と、前記パルス信号を制御す
るイネーブル信号を前記反転遅延回路の出力信号の立上
りでラッチするフリップフロップと、前記パルス信号と
フリップフロップの出力信号とＡＮＤをとる論理素子と
を有することを特徴とする入力パルス制御回路。 - 【請求項２】 前記反転遅延回路の遅延量は遅延された
パルス信号の“Ｌ”レベルの間で前記フリップフロップ
出力であるイネーブル信号の“Ｈ”レベルが立ち上がる
ように設定されることを特徴とする請求項１記載の入力
パルス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272180A JPH06125247A (ja) | 1992-10-12 | 1992-10-12 | 入力パルス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272180A JPH06125247A (ja) | 1992-10-12 | 1992-10-12 | 入力パルス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125247A true JPH06125247A (ja) | 1994-05-06 |
Family
ID=17510200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272180A Pending JPH06125247A (ja) | 1992-10-12 | 1992-10-12 | 入力パルス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125247A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302330B1 (ko) * | 1999-09-08 | 2001-11-07 | 서평원 | 카운터의 프레임 펄스 공급 장치 |
| US7538809B2 (en) | 2003-02-20 | 2009-05-26 | Konica Minolta Holdings, Inc. | CCD pulse generator |
-
1992
- 1992-10-12 JP JP4272180A patent/JPH06125247A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302330B1 (ko) * | 1999-09-08 | 2001-11-07 | 서평원 | 카운터의 프레임 펄스 공급 장치 |
| US7538809B2 (en) | 2003-02-20 | 2009-05-26 | Konica Minolta Holdings, Inc. | CCD pulse generator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981117 |