JPH0612884A - 連想記憶装置 - Google Patents
連想記憶装置Info
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- JPH0612884A JPH0612884A JP4172247A JP17224792A JPH0612884A JP H0612884 A JPH0612884 A JP H0612884A JP 4172247 A JP4172247 A JP 4172247A JP 17224792 A JP17224792 A JP 17224792A JP H0612884 A JPH0612884 A JP H0612884A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
(57)【要約】
【目的】１ビット当りのメモリセル及び一致検出回路の
トランジスタ数を低減し大容量化を図ると共に不揮発性
にする。 【構成】メモリセルＭＣを、浮遊ゲートを有する電界効
果トランジスタによる２つのメモリトランジスタＴＭ
１，ＴＭ２で形成する。これらメモリトランジスタＴＭ
１，ＴＭ２のドレインと接続するビット線ＢＬ１，ＢＬ
２を介して、メモリトランジスタＴＭ１，ＴＭ２に互い
に補の関係をもつデータを記憶させ、これらメモリトラ
ンジスタに互いに補の検索データを与えるビット線駆動
回路４を設ける。一致検出回路６をメモリトランジスタ
ＴＭ１，ＴＭ２のソースと接地電位点との間の電流を検
出し一致検出信号ＥＤを出力する回路とする。
トランジスタ数を低減し大容量化を図ると共に不揮発性
にする。 【構成】メモリセルＭＣを、浮遊ゲートを有する電界効
果トランジスタによる２つのメモリトランジスタＴＭ
１，ＴＭ２で形成する。これらメモリトランジスタＴＭ
１，ＴＭ２のドレインと接続するビット線ＢＬ１，ＢＬ
２を介して、メモリトランジスタＴＭ１，ＴＭ２に互い
に補の関係をもつデータを記憶させ、これらメモリトラ
ンジスタに互いに補の検索データを与えるビット線駆動
回路４を設ける。一致検出回路６をメモリトランジスタ
ＴＭ１，ＴＭ２のソースと接地電位点との間の電流を検
出し一致検出信号ＥＤを出力する回路とする。
Description
【０００１】
【産業上の利用分野】本発明の連想記憶装置に関し、特
に与えられた検索データと一致するデータを記憶してい
るアドレスを出力する機能を有する連想記憶装置に関す
る。
に与えられた検索データと一致するデータを記憶してい
るアドレスを出力する機能を有する連想記憶装置に関す
る。
【０００２】
【従来の技術】連想記憶装置に付いては、既に多数の提
案が論文や特許公報に公表されている。例えば、“アイ
イーイーイー ジャーナル オブ ソリッドステート
サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬ
ＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ），ＶＯＬ．ＳＣ
−２０，ＮＯ．５，１９８５の「アン ８キロビットコ
ンテントアドレサブル アンド リエントラント メモ
リ（Ａｎ ８−ｋｄｉｔ Ｃｏｎｔｅｎｔ−Ａｄｄｒｅ
ｓａｂｌｅ ａｎｄ Ｒｅｅｎｔｒａｎｔ Ｍｅｍｏｒ
ｙ）」”や米国特許第４，５３８，２４３号に記載され
ている従来の連想記憶装置は、データを格納する記憶素
子毎に一致検出回路を設けた構成をとっている。
案が論文や特許公報に公表されている。例えば、“アイ
イーイーイー ジャーナル オブ ソリッドステート
サーキッツ（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬ
ＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ），ＶＯＬ．ＳＣ
−２０，ＮＯ．５，１９８５の「アン ８キロビットコ
ンテントアドレサブル アンド リエントラント メモ
リ（Ａｎ ８−ｋｄｉｔ Ｃｏｎｔｅｎｔ−Ａｄｄｒｅ
ｓａｂｌｅ ａｎｄ Ｒｅｅｎｔｒａｎｔ Ｍｅｍｏｒ
ｙ）」”や米国特許第４，５３８，２４３号に記載され
ている従来の連想記憶装置は、データを格納する記憶素
子毎に一致検出回路を設けた構成をとっている。
【０００３】図５は従来のこの種の連想記憶装置の一例
を示す回路図である。
を示す回路図である。
【０００４】この連想記憶装置は、対をなす第１及び第
２のビット線ＢＬ１，ＢＬ２と、ソースを共に基準電位
点（接地電位点）に接続しゲートを互いに相手方のドレ
インに接続するＮ型のトランジスタＴＮ７，ＴＮ８、ソ
ースを共に電源電位点に接続しドレインをトランジスタ
ＴＮ７，ＴＮ８のドレインにゲートをトランジスタＴＮ
７，ＴＮ８のゲートにそれぞれ対応して接続するＰ型の
トランジスタＴＰ７，ＴＰ８、並びにソース，ドレイン
の一方をトランジスタＴＮ７，ＴＮ８のドレインに他方
を第１及び第２のビット線ＢＬ１，ＢＬ２にそれぞれ対
応して接続するＮ型のトランジスタＴＮ９，ＴＮ１０を
備えたフリップフロップ型のメモリセルＭＣａと、メモ
リセルＭＣａのトランジスタＴＮ９，ＴＮ１０のゲート
に接続し選択レベルのときこのトランジスタＴＮ９，Ｔ
Ｎ１０をオンにしてメモリセルＭＣａの記憶節点（Ｎ
１，Ｎ２、トランジスタＴＮ７，ＴＮ８のドレイン）を
ビット線ＢＬ１，ＢＬに接続するワード線ＷＬと、一致
検出線ＥＤＬと、ソースを共に基準電位点に接続しゲー
トをビット線ＢＬ１，ＢＬ２にそれぞれ対応して接続す
るＮ型のＴＮ１３，ＴＮ１４、並びにソースをトランジ
スタＴＮ１３，ＴＮ１４のドレインにそれぞれ対応して
接続しゲートをメモリセルＭＣａの記憶節点Ｎ１，Ｎ２
にそれぞれ対応して接続しドレインを共に一致検出線Ｅ
ＤＬに接続するＮ型のトランジスタＴＮ１１，ＴＮ１２
を備えビット線ＢＬ１，ＢＬ２に伝達された検索データ
がメモリセルＭＣａに記憶されているデータと一致した
とき一致検出線ＥＤＬを基準電位点と切離し不一致のと
き基準電位点に接続する一致検出回路６ａとを有する構
成となっている。すなわち、メモリセルＭＣａと一致検
出回路６ａとは１対１で設けられている。
２のビット線ＢＬ１，ＢＬ２と、ソースを共に基準電位
点（接地電位点）に接続しゲートを互いに相手方のドレ
インに接続するＮ型のトランジスタＴＮ７，ＴＮ８、ソ
ースを共に電源電位点に接続しドレインをトランジスタ
ＴＮ７，ＴＮ８のドレインにゲートをトランジスタＴＮ
７，ＴＮ８のゲートにそれぞれ対応して接続するＰ型の
トランジスタＴＰ７，ＴＰ８、並びにソース，ドレイン
の一方をトランジスタＴＮ７，ＴＮ８のドレインに他方
を第１及び第２のビット線ＢＬ１，ＢＬ２にそれぞれ対
応して接続するＮ型のトランジスタＴＮ９，ＴＮ１０を
備えたフリップフロップ型のメモリセルＭＣａと、メモ
リセルＭＣａのトランジスタＴＮ９，ＴＮ１０のゲート
に接続し選択レベルのときこのトランジスタＴＮ９，Ｔ
Ｎ１０をオンにしてメモリセルＭＣａの記憶節点（Ｎ
１，Ｎ２、トランジスタＴＮ７，ＴＮ８のドレイン）を
ビット線ＢＬ１，ＢＬに接続するワード線ＷＬと、一致
検出線ＥＤＬと、ソースを共に基準電位点に接続しゲー
トをビット線ＢＬ１，ＢＬ２にそれぞれ対応して接続す
るＮ型のＴＮ１３，ＴＮ１４、並びにソースをトランジ
スタＴＮ１３，ＴＮ１４のドレインにそれぞれ対応して
接続しゲートをメモリセルＭＣａの記憶節点Ｎ１，Ｎ２
にそれぞれ対応して接続しドレインを共に一致検出線Ｅ
ＤＬに接続するＮ型のトランジスタＴＮ１１，ＴＮ１２
を備えビット線ＢＬ１，ＢＬ２に伝達された検索データ
がメモリセルＭＣａに記憶されているデータと一致した
とき一致検出線ＥＤＬを基準電位点と切離し不一致のと
き基準電位点に接続する一致検出回路６ａとを有する構
成となっている。すなわち、メモリセルＭＣａと一致検
出回路６ａとは１対１で設けられている。
【０００５】これらメモリセルＭＣａ及び一致検出回路
６ａは、メモリ容量と見合った数だけ行方向、列方向に
マトリクス上に配列されてメモリセルアレイを形成し、
これらメモリセルＭＣａは各行と対応して設けらてたワ
ード線ＷＬにより行単位で選択され、選択されたメモリ
セルへのデータ及びこのメモリセルからのデータは、各
列と対応して設けられた互いに対なすビット線ＢＬ１，
ＢＬ２により列ごとに伝達される。当然、一致検出線Ｅ
ＤＬも各行ごとに設けられている。
６ａは、メモリ容量と見合った数だけ行方向、列方向に
マトリクス上に配列されてメモリセルアレイを形成し、
これらメモリセルＭＣａは各行と対応して設けらてたワ
ード線ＷＬにより行単位で選択され、選択されたメモリ
セルへのデータ及びこのメモリセルからのデータは、各
列と対応して設けられた互いに対なすビット線ＢＬ１，
ＢＬ２により列ごとに伝達される。当然、一致検出線Ｅ
ＤＬも各行ごとに設けられている。
【０００６】
【発明が解決しようとする課題】上述した従来の連想記
憶装置は、データを記憶するメモリセルＭＣａごとに一
致検出回路６ａを設けた構成となっており、１ビットの
ために１０個のトランジスタが必要であるため、大容量
化が困難であるという欠点を有している。また、検索時
に、検索データと記憶内容との一致または不一致のいず
れかの検索結果しか発生しない構成となっているので、
“ドントケア（Ｄｏｎ’ｔ ｃａｒｅ）”の記憶状態、
例えば検索データにかかわらず一致を示すような情報を
格納することができない欠点を有している。このため、
メモリマトリクスで決まる所定のビットサイズにより規
定された固定長のデータしか取り扱うことができず、可
変長データを取り扱うパタンマッチング処理や文字列照
合処理の分野には適用できなかった。さらに、メモリセ
ルＭＣａは、揮発性となっているため、電源を切断する
と、記憶内容が失われるという欠点を有している。
憶装置は、データを記憶するメモリセルＭＣａごとに一
致検出回路６ａを設けた構成となっており、１ビットの
ために１０個のトランジスタが必要であるため、大容量
化が困難であるという欠点を有している。また、検索時
に、検索データと記憶内容との一致または不一致のいず
れかの検索結果しか発生しない構成となっているので、
“ドントケア（Ｄｏｎ’ｔ ｃａｒｅ）”の記憶状態、
例えば検索データにかかわらず一致を示すような情報を
格納することができない欠点を有している。このため、
メモリマトリクスで決まる所定のビットサイズにより規
定された固定長のデータしか取り扱うことができず、可
変長データを取り扱うパタンマッチング処理や文字列照
合処理の分野には適用できなかった。さらに、メモリセ
ルＭＣａは、揮発性となっているため、電源を切断する
と、記憶内容が失われるという欠点を有している。
【０００７】このように、従来の連想記憶装置は、大容
量化が困難、ドントケアの記憶状態を実現できない、揮
発性である等の欠点を有している。
量化が困難、ドントケアの記憶状態を実現できない、揮
発性である等の欠点を有している。
【０００８】そこで、本発明の目的は、上記従来技術の
問題点を解決して、より柔軟な使用が可能な新規な連想
記憶装置を提供することにある。
問題点を解決して、より柔軟な使用が可能な新規な連想
記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の連想記憶装置
は、電気的に書込み消去可能な不揮発性の第１及び第２
のメモリトランジスタをそれぞれ備え行方向，列方向に
マトリクス状に配列された複数のメモリセルと、これら
複数のメモリセルの各行とそれぞれ対応して設けられ対
応する行の第１及び第２のメモリトランジスタのゲート
に接続する複数のワード線と、前記複数のメモリセルの
各列とそれぞれ対応して設けられ対応する列の第１及び
第２のメモリトランジスタのドレインとそれぞれ対応し
て接続する複数の対をなす第１及び第２のビット線と、
ワード線選択信号に従って前記複数のワード線のうちの
所定のワード線を選択し少なくとも登録モード，検索モ
ードのうちの１つを指定するモード信号の指定モードと
対応する電圧で前記選択されたワード線を駆動するワー
ド線駆動回路と、前記複数の対をなす第１及び第２のビ
ット線とそれぞれ対応して設けられ対応する対をなす第
１及び第２のビット線のうちの一方を登録データ又は検
索データに応じて選択しこの選択されたビット線に前記
モード信号の指定モードと対応する電圧を印加する複数
のビット線駆動回路と、前記モード信号の指定モードが
登録モードのときに前記選択されたワード線に接続され
た第１及び第２のメモリトランジスタのソースを基準電
位点に接続する登録ソース電位接続手段と、前記モード
信号の指定モードが検索モードのとき前記選択されたワ
ード線に接続する第１及び第２のメモリトランジスタの
ソースと前記基準電位点との間に流れる電流を検出して
一致検出信号を発生する一致検出回路とを有している。
は、電気的に書込み消去可能な不揮発性の第１及び第２
のメモリトランジスタをそれぞれ備え行方向，列方向に
マトリクス状に配列された複数のメモリセルと、これら
複数のメモリセルの各行とそれぞれ対応して設けられ対
応する行の第１及び第２のメモリトランジスタのゲート
に接続する複数のワード線と、前記複数のメモリセルの
各列とそれぞれ対応して設けられ対応する列の第１及び
第２のメモリトランジスタのドレインとそれぞれ対応し
て接続する複数の対をなす第１及び第２のビット線と、
ワード線選択信号に従って前記複数のワード線のうちの
所定のワード線を選択し少なくとも登録モード，検索モ
ードのうちの１つを指定するモード信号の指定モードと
対応する電圧で前記選択されたワード線を駆動するワー
ド線駆動回路と、前記複数の対をなす第１及び第２のビ
ット線とそれぞれ対応して設けられ対応する対をなす第
１及び第２のビット線のうちの一方を登録データ又は検
索データに応じて選択しこの選択されたビット線に前記
モード信号の指定モードと対応する電圧を印加する複数
のビット線駆動回路と、前記モード信号の指定モードが
登録モードのときに前記選択されたワード線に接続され
た第１及び第２のメモリトランジスタのソースを基準電
位点に接続する登録ソース電位接続手段と、前記モード
信号の指定モードが検索モードのとき前記選択されたワ
ード線に接続する第１及び第２のメモリトランジスタの
ソースと前記基準電位点との間に流れる電流を検出して
一致検出信号を発生する一致検出回路とを有している。
【００１０】また、モード信号の指定モード以外の通常
の書込みモード，読出しモードのうちの書込みモードの
ときは第１及び第２のデータをビット線駆動回路に供給
し、前記通常の読出しモードのときは前記第１及び第２
のデータを共に所定のレベルにし、前記モード信号によ
るモードのときは１つのデータとそのレベル反転データ
とを前記第１及び第２のデータとするデータ変換回路
と、各第１及び第２のビット線の信号をそれぞれ対応し
て増幅する複数のセンス増幅器とを設け、前記通常の書
込みモードのとき各メモリセルの第１及び第２のメモリ
トレンジスタに、対応するビット線に伝達されたデータ
をそれぞれ記憶し、前記通常の読出しモードのときこの
記憶しているデータを読出すようにした構成を有してい
る。
の書込みモード，読出しモードのうちの書込みモードの
ときは第１及び第２のデータをビット線駆動回路に供給
し、前記通常の読出しモードのときは前記第１及び第２
のデータを共に所定のレベルにし、前記モード信号によ
るモードのときは１つのデータとそのレベル反転データ
とを前記第１及び第２のデータとするデータ変換回路
と、各第１及び第２のビット線の信号をそれぞれ対応し
て増幅する複数のセンス増幅器とを設け、前記通常の書
込みモードのとき各メモリセルの第１及び第２のメモリ
トレンジスタに、対応するビット線に伝達されたデータ
をそれぞれ記憶し、前記通常の読出しモードのときこの
記憶しているデータを読出すようにした構成を有してい
る。
【００１１】
【作用】本発明の連想記憶装置は、２個一対の不揮発性
のメモリトランジスタに互いに正反のデータを記憶さ
せ、これら一対のメモリトランジスタを正反の検索デー
タで駆動することにより検索データと記憶データとを並
列に照合しているため、極めて少ない素子数で連想メモ
リセルを実現でき、大容量の連想記憶装置の実現が可能
となる。
のメモリトランジスタに互いに正反のデータを記憶さ
せ、これら一対のメモリトランジスタを正反の検索デー
タで駆動することにより検索データと記憶データとを並
列に照合しているため、極めて少ない素子数で連想メモ
リセルを実現でき、大容量の連想記憶装置の実現が可能
となる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１４】この実施例は、浮遊ゲートを有する電界効
果トランジスタによる電気的に書込み消去可能な不揮発
性の第１及び第２のメモリトランジスタＴＭ１，ＴＭ２
をそれぞれ備え行方向，列方向にマトリクス状に配列さ
れた複数のメモリセルＭＣと、これら複数のメモリセル
ＭＣの各行とそれぞれ対応して設けられ対応する行の第
１及び第２のメモリトランジスタＴＭ１，ＴＭ２のゲー
トに接続する複数のワード線ＷＬと、複数のメモリセル
ＭＣの各列とそれぞれ対応して設けられ対応する列の第
１及び第２のメモリトランジスタＴＭ１，ＴＭ２のドレ
インとそれぞれ対応して接続する複数の対をなす第１及
び第２のビット線ＢＬ１，ＢＬ２と、ワード線電圧発生
回路１１及びトランジスタＴＰ１，ＴＮ１を備えワード
線選択信号ＷＳに従って複数のワード線ＷＬのうちの所
定のワード線を選択し少なくとも登録モード，検索モー
ドのうちの１つを指定するモード信号ＭＤの指定モード
と対応する電圧で選択されたワード線ＷＬを駆動するワ
ード線駆動回路１と、トランジスタＴＰ２〜ＴＰ５を備
えて複数の対をなす第１及び第２のビット線ＢＬ１，Ｂ
Ｌ２とそれぞれ対応して設けられ対応する対をなす第１
及び第２のビット線ＢＬ１，ＢＬ２のうちの一方を登録
データ又は検索データ（ＤＴ）に応じて選択しこの選択
されたビット線にモード信号ＭＤの指定モードと対応す
る電圧を印加する複数のビット線駆動回路４と、これら
ビット線駆動回路４に登録データ又は検索データ（Ｄ
Ｔ）のレベル反転データを供給するインバータＩＶ１
と、モード信号ＭＤの指定モードと対応する電圧をビッ
ト線駆動回路４に供給するドレイン電圧発生回路３と、
モード信号ＭＤの指定モードが登録モード（ＷＲ）のと
きに選択されたワード線ＷＬに接続された第１及び第２
のメモリトランジスタＴＭ１，ＴＭ２のソースを基準電
位点（接地電位点）に接続する登録ソース電位接続手段
のトランジスタＴＮ２を含みかつインバータＩＶ２，ト
ランジスタＴＮ３，ＴＰ６を備え消去モード（ＥＲ）の
とき選択されたワード線ＷＬに接続された第１及び第２
のメモリトランジスタＴＭ１，ＴＭ２のソースに対応す
る電圧（Ｖｐｐ）を印加しそれ以外のときこれらメモリ
トランジスタＴＭ１，ＴＭ２のソースを出力端に接続す
る消去電圧印加回路５と、トランジスタＴＮ４〜ＴＮ６
を備えこの消去電圧印加回路５の出力端と接地電位点と
の間に流れる電流を検出して一致検出信号ＥＤを発生す
るカレントミラー回路型の一致検出回路６とを有する構
成となっている。なお、この実施例とおいては、複数の
メモリセルＭＣ，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ
２によりメモリセルアレイ２を形成し、モード信号が消
去モード（ＥＲ）のとき、ワード線駆動回路１は消去モ
ードと対応した電圧をワード線ＷＬに供給し、ビット線
駆動回路４はビット線ＢＬ１，ＢＬ２を開放状態とす
る。
果トランジスタによる電気的に書込み消去可能な不揮発
性の第１及び第２のメモリトランジスタＴＭ１，ＴＭ２
をそれぞれ備え行方向，列方向にマトリクス状に配列さ
れた複数のメモリセルＭＣと、これら複数のメモリセル
ＭＣの各行とそれぞれ対応して設けられ対応する行の第
１及び第２のメモリトランジスタＴＭ１，ＴＭ２のゲー
トに接続する複数のワード線ＷＬと、複数のメモリセル
ＭＣの各列とそれぞれ対応して設けられ対応する列の第
１及び第２のメモリトランジスタＴＭ１，ＴＭ２のドレ
インとそれぞれ対応して接続する複数の対をなす第１及
び第２のビット線ＢＬ１，ＢＬ２と、ワード線電圧発生
回路１１及びトランジスタＴＰ１，ＴＮ１を備えワード
線選択信号ＷＳに従って複数のワード線ＷＬのうちの所
定のワード線を選択し少なくとも登録モード，検索モー
ドのうちの１つを指定するモード信号ＭＤの指定モード
と対応する電圧で選択されたワード線ＷＬを駆動するワ
ード線駆動回路１と、トランジスタＴＰ２〜ＴＰ５を備
えて複数の対をなす第１及び第２のビット線ＢＬ１，Ｂ
Ｌ２とそれぞれ対応して設けられ対応する対をなす第１
及び第２のビット線ＢＬ１，ＢＬ２のうちの一方を登録
データ又は検索データ（ＤＴ）に応じて選択しこの選択
されたビット線にモード信号ＭＤの指定モードと対応す
る電圧を印加する複数のビット線駆動回路４と、これら
ビット線駆動回路４に登録データ又は検索データ（Ｄ
Ｔ）のレベル反転データを供給するインバータＩＶ１
と、モード信号ＭＤの指定モードと対応する電圧をビッ
ト線駆動回路４に供給するドレイン電圧発生回路３と、
モード信号ＭＤの指定モードが登録モード（ＷＲ）のと
きに選択されたワード線ＷＬに接続された第１及び第２
のメモリトランジスタＴＭ１，ＴＭ２のソースを基準電
位点（接地電位点）に接続する登録ソース電位接続手段
のトランジスタＴＮ２を含みかつインバータＩＶ２，ト
ランジスタＴＮ３，ＴＰ６を備え消去モード（ＥＲ）の
とき選択されたワード線ＷＬに接続された第１及び第２
のメモリトランジスタＴＭ１，ＴＭ２のソースに対応す
る電圧（Ｖｐｐ）を印加しそれ以外のときこれらメモリ
トランジスタＴＭ１，ＴＭ２のソースを出力端に接続す
る消去電圧印加回路５と、トランジスタＴＮ４〜ＴＮ６
を備えこの消去電圧印加回路５の出力端と接地電位点と
の間に流れる電流を検出して一致検出信号ＥＤを発生す
るカレントミラー回路型の一致検出回路６とを有する構
成となっている。なお、この実施例とおいては、複数の
メモリセルＭＣ，ワード線ＷＬ，ビット線ＢＬ１，ＢＬ
２によりメモリセルアレイ２を形成し、モード信号が消
去モード（ＥＲ）のとき、ワード線駆動回路１は消去モ
ードと対応した電圧をワード線ＷＬに供給し、ビット線
駆動回路４はビット線ＢＬ１，ＢＬ２を開放状態とす
る。
【００１５】この実施例の動作の説明の前に、メモリト
ランジスタＴＭ１，ＴＭ２を形成する浮遊ゲートを有す
る電界効果トランジスタについて図２（Ａ）〜（Ｃ）を
参照して説明する。この電界効果トランジスタの詳細な
構成は、電子情報通信学会技術研究報告（ＩＣＤ９１−
１３４）に述べられている。書込みはゲートＧとドレイ
ン２に高電圧（例えば、ゲートにＶｐｐ＝１２Ｖ、ドレ
インにＶｄ＝６Ｖ）を印加して、ドレイン接合付近で発
生したホットエレクトロンを浮遊ゲートに注入する事に
よって行う。電子が蓄積されるとゲートＧからみたしき
い電圧は高くなる。この記憶状態が記憶値”０”を格納
している状態（書込み状態）である。消去はソースＳに
高電圧（例えば、Ｖｐｐ＝１２Ｖ）を印加し、ゲートＧ
を接地する事により、浮遊ゲート内の電子をトンネル現
象を用いてソースＳに引き抜く事で行う。電子が浮遊ゲ
ートから引き抜かれるとゲートＧからみたしきい電圧は
低くなり、論理値”１”を記憶している状態となる。消
去されている状態は、”１”を記憶している状態である
（未書込みの状態もほぼ同じ）。読出しはゲートＧに電
源電圧Ｖｃｃ（例えば、５Ｖ）を印加し、ドレインＤに
約１Ｖを印加して行う。このときに流れる電流の大小
が、記憶情報”１”、”０”に対応する。
ランジスタＴＭ１，ＴＭ２を形成する浮遊ゲートを有す
る電界効果トランジスタについて図２（Ａ）〜（Ｃ）を
参照して説明する。この電界効果トランジスタの詳細な
構成は、電子情報通信学会技術研究報告（ＩＣＤ９１−
１３４）に述べられている。書込みはゲートＧとドレイ
ン２に高電圧（例えば、ゲートにＶｐｐ＝１２Ｖ、ドレ
インにＶｄ＝６Ｖ）を印加して、ドレイン接合付近で発
生したホットエレクトロンを浮遊ゲートに注入する事に
よって行う。電子が蓄積されるとゲートＧからみたしき
い電圧は高くなる。この記憶状態が記憶値”０”を格納
している状態（書込み状態）である。消去はソースＳに
高電圧（例えば、Ｖｐｐ＝１２Ｖ）を印加し、ゲートＧ
を接地する事により、浮遊ゲート内の電子をトンネル現
象を用いてソースＳに引き抜く事で行う。電子が浮遊ゲ
ートから引き抜かれるとゲートＧからみたしきい電圧は
低くなり、論理値”１”を記憶している状態となる。消
去されている状態は、”１”を記憶している状態である
（未書込みの状態もほぼ同じ）。読出しはゲートＧに電
源電圧Ｖｃｃ（例えば、５Ｖ）を印加し、ドレインＤに
約１Ｖを印加して行う。このときに流れる電流の大小
が、記憶情報”１”、”０”に対応する。
【００１６】次にこの実施例の動作について説明する。
【００１７】ドレイン電圧発生回路３はメモリトランジ
スタＴＭ１，ＴＭ２のドレインに登録モード（書込み動
作）時に約６Ｖ、検索モード（読出し動作）時に約１Ｖ
を印加するためのドレイン電圧を発生し、ビット線駆動
回路４のトランジスタＴＰ２，ＴＰ３のソースに供給す
る。登録モード時に、この約６Ｖの電圧は、データ入力
端子に供給される登録データ（ＤＴ）が”０”の時にト
ランジスタＴＰ２，ＴＰ４を介してメモリトランジスタ
ＴＭ１のドレインにのみ印加される。一方、登録データ
（ＤＴ）が”１”の時はトランジスタＴＰ３が導通し、
トランジスタＴＰ５を介してメモリトランジスタＴＭ２
のドレインにのみ印加される。検索モード時に、ドレイ
ン電圧発生回路３は約１Ｖの電圧を発生する。この約１
Ｖの電圧は、データ入力端子に入力された検索データ
（ＤＴ）が”０”のときに、メモリトランジスタＴＭ１
のドレインに印加され、検索データ（ＤＴ）”１”のと
きにメモリトランジスタＴＭ２のドレインに印加され
る。消去モード時には、”１”の消去モード信号ＥＲが
入力されるので、トランジスタＴＰ４、ＴＰ５が非道通
となる。このため、メモリトランジスタＴＭ１，ＴＭ２
のドレインは開放状態になる。消去モード以外では消去
モード信号ＥＲは”０”であるのでトランジスタＴＰ
４，ＴＰ５は導通状態である。
スタＴＭ１，ＴＭ２のドレインに登録モード（書込み動
作）時に約６Ｖ、検索モード（読出し動作）時に約１Ｖ
を印加するためのドレイン電圧を発生し、ビット線駆動
回路４のトランジスタＴＰ２，ＴＰ３のソースに供給す
る。登録モード時に、この約６Ｖの電圧は、データ入力
端子に供給される登録データ（ＤＴ）が”０”の時にト
ランジスタＴＰ２，ＴＰ４を介してメモリトランジスタ
ＴＭ１のドレインにのみ印加される。一方、登録データ
（ＤＴ）が”１”の時はトランジスタＴＰ３が導通し、
トランジスタＴＰ５を介してメモリトランジスタＴＭ２
のドレインにのみ印加される。検索モード時に、ドレイ
ン電圧発生回路３は約１Ｖの電圧を発生する。この約１
Ｖの電圧は、データ入力端子に入力された検索データ
（ＤＴ）が”０”のときに、メモリトランジスタＴＭ１
のドレインに印加され、検索データ（ＤＴ）”１”のと
きにメモリトランジスタＴＭ２のドレインに印加され
る。消去モード時には、”１”の消去モード信号ＥＲが
入力されるので、トランジスタＴＰ４、ＴＰ５が非道通
となる。このため、メモリトランジスタＴＭ１，ＴＭ２
のドレインは開放状態になる。消去モード以外では消去
モード信号ＥＲは”０”であるのでトランジスタＴＰ
４，ＴＰ５は導通状態である。
【００１８】ワード線駆動回路１のワード線電圧発生回
路１１は、登録モード時に約１２Ｖの電圧を発生し、検
索モード時に約５Ｖの電圧を発生し、トランジスタＴＰ
１のソースに供給する。負パルス信号のワード線選択信
号ＷＳが入力されると、ワード線ＷＬに登録モード時に
は約１２Ｖ振幅のパルス信号が印加され、検索モード時
には約５Ｖ振幅のパルス信号が印加される。なお、消去
モード時のワード線ＷＬの電圧は０Ｖとなる。
路１１は、登録モード時に約１２Ｖの電圧を発生し、検
索モード時に約５Ｖの電圧を発生し、トランジスタＴＰ
１のソースに供給する。負パルス信号のワード線選択信
号ＷＳが入力されると、ワード線ＷＬに登録モード時に
は約１２Ｖ振幅のパルス信号が印加され、検索モード時
には約５Ｖ振幅のパルス信号が印加される。なお、消去
モード時のワード線ＷＬの電圧は０Ｖとなる。
【００１９】消去電圧印加回路５は、消去モード時に”
１”の消去モード信号ＥＲによりトランジスタＴＰ６が
導通し、メモリトランジスタＴＭ１，ＴＭ２のソースに
約１２Ｖの電圧（Ｖｐｐ）を印加する。登録モード時に
は”１”の登録モード信号ＷＲが入力され、トランジス
タＴＮ２が導通し、メモリトランジスタＴＭ１，ＴＭ２
のソースを接地する。検索モード時はトランジスタＴＮ
３のみが導通する。
１”の消去モード信号ＥＲによりトランジスタＴＰ６が
導通し、メモリトランジスタＴＭ１，ＴＭ２のソースに
約１２Ｖの電圧（Ｖｐｐ）を印加する。登録モード時に
は”１”の登録モード信号ＷＲが入力され、トランジス
タＴＮ２が導通し、メモリトランジスタＴＭ１，ＴＭ２
のソースを接地する。検索モード時はトランジスタＴＮ
３のみが導通する。
【００２０】一致信号検出回路６はカレントミラー型の
電流増幅器を構成する。この一致信号検出回路６は、検
索モード時にメモリトランジスタＴＭ１，ＴＭ２のソー
スからトランジスタＴＮ３を介して接地電位点へと流れ
込む電流を増幅して、一致検出信号ＥＤとして出力す
る。
電流増幅器を構成する。この一致信号検出回路６は、検
索モード時にメモリトランジスタＴＭ１，ＴＭ２のソー
スからトランジスタＴＮ３を介して接地電位点へと流れ
込む電流を増幅して、一致検出信号ＥＤとして出力す
る。
【００２１】この連想記憶装置の登録動作はメモリトラ
ンジスタＴＭ１，ＴＭ２への書込み動作であり、検索動
作はメモリトランジスタＴＭ１，ＴＭ２の読出し動作と
なる。データ入力端子に”０”の登録データ（ＤＴ）を
入力して、登録動作を行うと、第１のビット線ＢＬ１に
のみ約６Ｖ、ワード線ＷＬに約１２Ｖが印加され、メモ
リトランジスタＴＭ１，ＴＭ２のソースが接地電位点に
つながる。このため、メモリトランジスタＴＭ１にのみ
書込みがなされ、このメモリトランジスタＴＭ１のしき
い電圧が５Ｖ以上に高められる。メモリトランジスタＴ
Ｍ２のしきい電圧は、ドレインに６Ｖが印加されないた
め、消去状態の低いしきい電圧の１Ｖ程度を維持する。
メモリセルＭＣのこの記憶状態は記憶データ”０”を記
憶していることを示す。一方、”１”の登録データ（Ｄ
Ｔ）が入力されると、メモリトランジスタＴＭ２のみ書
込まれ、そのしきい電圧が５Ｖ以上に高められる。メモ
リセルＭＣのこの記憶状態は記憶データ”１”を記憶し
ていることを示す。
ンジスタＴＭ１，ＴＭ２への書込み動作であり、検索動
作はメモリトランジスタＴＭ１，ＴＭ２の読出し動作と
なる。データ入力端子に”０”の登録データ（ＤＴ）を
入力して、登録動作を行うと、第１のビット線ＢＬ１に
のみ約６Ｖ、ワード線ＷＬに約１２Ｖが印加され、メモ
リトランジスタＴＭ１，ＴＭ２のソースが接地電位点に
つながる。このため、メモリトランジスタＴＭ１にのみ
書込みがなされ、このメモリトランジスタＴＭ１のしき
い電圧が５Ｖ以上に高められる。メモリトランジスタＴ
Ｍ２のしきい電圧は、ドレインに６Ｖが印加されないた
め、消去状態の低いしきい電圧の１Ｖ程度を維持する。
メモリセルＭＣのこの記憶状態は記憶データ”０”を記
憶していることを示す。一方、”１”の登録データ（Ｄ
Ｔ）が入力されると、メモリトランジスタＴＭ２のみ書
込まれ、そのしきい電圧が５Ｖ以上に高められる。メモ
リセルＭＣのこの記憶状態は記憶データ”１”を記憶し
ていることを示す。
【００２２】図３はこの実施例の動作説明図である。記
憶データ”０”は、メモリトランジスタＴＭ１のしきい
電圧が高く、ＴＭ２のしきい電圧が低い状態が高く、Ｔ
Ｍ１のしきい電圧が低い状態を示す。また、記憶デー
タ”１”は、メモリトランジスタＴＭ２のしきい電圧が
高く、ＴＭ１のしきい電圧が低い状態を示す。図３は検
索動作時の説明図である。検索動作時に、”０”の検索
データ（ＤＴ）が入力されると、メモリトランジスタＴ
Ｍ１のドレインに約１Ｖの電圧が印加され、ＴＭ２は印
加されない。”１”の検索データ（ＤＴ）が入力された
場合には、メモリトランジスタＴＭ２に１Ｖの電圧が印
加され、ＴＭ１には印加されない。
憶データ”０”は、メモリトランジスタＴＭ１のしきい
電圧が高く、ＴＭ２のしきい電圧が低い状態が高く、Ｔ
Ｍ１のしきい電圧が低い状態を示す。また、記憶デー
タ”１”は、メモリトランジスタＴＭ２のしきい電圧が
高く、ＴＭ１のしきい電圧が低い状態を示す。図３は検
索動作時の説明図である。検索動作時に、”０”の検索
データ（ＤＴ）が入力されると、メモリトランジスタＴ
Ｍ１のドレインに約１Ｖの電圧が印加され、ＴＭ２は印
加されない。”１”の検索データ（ＤＴ）が入力された
場合には、メモリトランジスタＴＭ２に１Ｖの電圧が印
加され、ＴＭ１には印加されない。
【００２３】記憶データ”０”の記憶状態でワード線Ｗ
Ｌに５Ｖを印加すると、しきい電圧が低いメモリトラン
ジスタＴＭ２が導通（オン）、しきい電圧が高いＴＭ１
が非導通（オフ）となる。この記憶状態で検索データ”
０”が入力されると、導通しているメモリトランジスタ
ＴＭ２のドレインに電圧が印加されないため、メモリセ
ルＭＣにセル電流が流れない（×印）。検索データ”
１”を入力すると、導通しているメモリトランジスタＴ
Ｍ２のドレインに１Ｖの電圧が印加されるので、このＴ
Ｍ２を介してメモリセルＭＣにセル電流が流れる（○
印）。
Ｌに５Ｖを印加すると、しきい電圧が低いメモリトラン
ジスタＴＭ２が導通（オン）、しきい電圧が高いＴＭ１
が非導通（オフ）となる。この記憶状態で検索データ”
０”が入力されると、導通しているメモリトランジスタ
ＴＭ２のドレインに電圧が印加されないため、メモリセ
ルＭＣにセル電流が流れない（×印）。検索データ”
１”を入力すると、導通しているメモリトランジスタＴ
Ｍ２のドレインに１Ｖの電圧が印加されるので、このＴ
Ｍ２を介してメモリセルＭＣにセル電流が流れる（○
印）。
【００２４】記憶データ”１”の記憶状態でワード線Ｗ
Ｌに５Ｖを印加するとき、しきい電圧が低いメモリトラ
ンジスタＴＭ１が導通（オン）、しきい電圧が高いＴＭ
２が非導通（オフ）となる。この記憶状態で、検索デー
タ”０”が入力されると、導通しているメモリトランジ
スタＴＭ１のドレインにデンアッガ印加されるので、こ
のＴＭ１を介してメモリセルＭＣにセル電流が流れる。
検索データ”１”を入力すると、導通している不揮発性
トランジスタＴＭ１のドレインに１Ｖの電圧が印加され
ないので、メモリセルＭＣにセル電流が流れない。
Ｌに５Ｖを印加するとき、しきい電圧が低いメモリトラ
ンジスタＴＭ１が導通（オン）、しきい電圧が高いＴＭ
２が非導通（オフ）となる。この記憶状態で、検索デー
タ”０”が入力されると、導通しているメモリトランジ
スタＴＭ１のドレインにデンアッガ印加されるので、こ
のＴＭ１を介してメモリセルＭＣにセル電流が流れる。
検索データ”１”を入力すると、導通している不揮発性
トランジスタＴＭ１のドレインに１Ｖの電圧が印加され
ないので、メモリセルＭＣにセル電流が流れない。
【００２５】このように、メモリセルＭＣの記憶データ
に一致する検索データ（ＤＴ）が供給された場合にはセ
ル電流が流れず、記憶データと異なる検索データ（Ｄ
Ｔ）が入力されるとセル電流が流れる。すなわち、セル
電流の大きさにより検索データ（ＤＴ）に一致する記憶
データが格納されているか否かを判断できる。
に一致する検索データ（ＤＴ）が供給された場合にはセ
ル電流が流れず、記憶データと異なる検索データ（Ｄ
Ｔ）が入力されるとセル電流が流れる。すなわち、セル
電流の大きさにより検索データ（ＤＴ）に一致する記憶
データが格納されているか否かを判断できる。
【００２６】図４は本発明の第２の実施例を示す構成図
である。この実施例が図１に示された第１の実施例と異
なる点は、連想記憶における登録動作，検索動作，消去
動作以外に、通常のＲＡＭと同様にアドレスを指定して
の書込み動作と読出し動作を実現している点と、Ｍビッ
トＮワードの連想記憶構成にしている点である。このた
めに、メモリセルＭＣをＮ行Ｍ列の行列状に配列し、第
１のビット線ＢＬ１１〜ＢＬ１Ｍ及び第２のビット線Ｂ
Ｌ１２〜ＢＬ２Ｍのそれぞれに接続するセンス増幅器Ｓ
Ａを設け、各列毎にデータ変換回路９を設け、さらにワ
ード線ＷＬ１〜ＷＬＮにつながる一斉ワード駆動回路７
を設けている点である。メモリセルＭＣ，ビット線駆動
回路４，ドレイン電圧発生回路３，一致信号検出回路６
は、図１に示された実施例と同じである。但し、消去電
圧発生回路５ａは、登録動作時だけでなく、書込み動作
時と読出し動作時にもメモリトランジスタＴＭ１，ＴＭ
２のソースに接続する一致検出線ＥＤＬ１〜ＥＤＬＮを
接地している。
である。この実施例が図１に示された第１の実施例と異
なる点は、連想記憶における登録動作，検索動作，消去
動作以外に、通常のＲＡＭと同様にアドレスを指定して
の書込み動作と読出し動作を実現している点と、Ｍビッ
トＮワードの連想記憶構成にしている点である。このた
めに、メモリセルＭＣをＮ行Ｍ列の行列状に配列し、第
１のビット線ＢＬ１１〜ＢＬ１Ｍ及び第２のビット線Ｂ
Ｌ１２〜ＢＬ２Ｍのそれぞれに接続するセンス増幅器Ｓ
Ａを設け、各列毎にデータ変換回路９を設け、さらにワ
ード線ＷＬ１〜ＷＬＮにつながる一斉ワード駆動回路７
を設けている点である。メモリセルＭＣ，ビット線駆動
回路４，ドレイン電圧発生回路３，一致信号検出回路６
は、図１に示された実施例と同じである。但し、消去電
圧発生回路５ａは、登録動作時だけでなく、書込み動作
時と読出し動作時にもメモリトランジスタＴＭ１，ＴＭ
２のソースに接続する一致検出線ＥＤＬ１〜ＥＤＬＮを
接地している。
【００２７】データ変換回路９は、選択器９１と、イン
バータＩＶ１と、ＮＯＲゲートＧ１，Ｇ２とから構成さ
れる。連想モード信号ＡＳＭは書込み動作と読出し動作
の場合”０”となり、登録動作と検索動作の場合”１”
となる。選択器９１は”０”の連想モード信号ＡＳＭが
入力されると、偶数番目のデータ入力端子ＤＴ２〜ＤＴ
２Ｍに入力されたデータをＮＯＲゲートＧ２に供給
し、”１”の連想モード信号ＡＳＭが入力されるとイン
バータＩＶ１の出力をＮＯＲゲートＧ２に供給する。
バータＩＶ１と、ＮＯＲゲートＧ１，Ｇ２とから構成さ
れる。連想モード信号ＡＳＭは書込み動作と読出し動作
の場合”０”となり、登録動作と検索動作の場合”１”
となる。選択器９１は”０”の連想モード信号ＡＳＭが
入力されると、偶数番目のデータ入力端子ＤＴ２〜ＤＴ
２Ｍに入力されたデータをＮＯＲゲートＧ２に供給
し、”１”の連想モード信号ＡＳＭが入力されるとイン
バータＩＶ１の出力をＮＯＲゲートＧ２に供給する。
【００２８】書込み動作ではデータ入力端子に入力され
た２ＭビットのデータＤＴ１〜ＤＴ２Ｍを、アドレス信
号ＡＤで指定される行のメモリセルＭＣに書込む。デコ
ーダ・ワード線駆動回路１０はアドレス信号ＡＤで指定
されるいずれかのワード線を選択的に駆動する。データ
入力端子に入力されたデータＤＴ１〜ＤＴ２Ｍが”１”
の場合に、ビット線駆動回路４は、トランジスタＴＰ
２，ＴＰ３を導通１２し、メモリセルＭＣ内のメモリト
ランジスタＴＭ１，ＴＭ２のドレインに約６Ｖの電圧を
印加する。同時に、デコーダ・ワード線駆動回路１０及
び一斉ワード駆動回路７によりワード線ＷＬ１〜ＷＬＮ
を介してゲートに約１２Ｖを印加し、消去電圧印加回路
５ａにより一致検出ＥＤＬ１〜ＥＤＬＮを接地し、ソー
スに０Ｖを印加する。これにより、メモリトランジスタ
ＴＭ１，ＴＭ２のしきい電圧が５Ｖ以上に高くなり、書
込みが行われる。
た２ＭビットのデータＤＴ１〜ＤＴ２Ｍを、アドレス信
号ＡＤで指定される行のメモリセルＭＣに書込む。デコ
ーダ・ワード線駆動回路１０はアドレス信号ＡＤで指定
されるいずれかのワード線を選択的に駆動する。データ
入力端子に入力されたデータＤＴ１〜ＤＴ２Ｍが”１”
の場合に、ビット線駆動回路４は、トランジスタＴＰ
２，ＴＰ３を導通１２し、メモリセルＭＣ内のメモリト
ランジスタＴＭ１，ＴＭ２のドレインに約６Ｖの電圧を
印加する。同時に、デコーダ・ワード線駆動回路１０及
び一斉ワード駆動回路７によりワード線ＷＬ１〜ＷＬＮ
を介してゲートに約１２Ｖを印加し、消去電圧印加回路
５ａにより一致検出ＥＤＬ１〜ＥＤＬＮを接地し、ソー
スに０Ｖを印加する。これにより、メモリトランジスタ
ＴＭ１，ＴＭ２のしきい電圧が５Ｖ以上に高くなり、書
込みが行われる。
【００２９】読出し動作ではデータ変換回路９内のＮＯ
ＲゲートＧ１，Ｇ２が”１”の読出し動作メード信号Ｒ
Ｄにより、メモリＭＣ内の全てのメモリトランジスタＴ
Ｍ１，ＴＭ２のドレインに約１Ｖの電圧を印加する。ビ
ット線ＢＬ１１，ＢＬ１２〜ＢＬＭ１，ＢＬＭ２の電位
は、メモリトランジスタＴＭ１，ＴＭ２が書込み状態で
あれば約１Ｖの高電位を保ち、消去状態であれば導通す
るため１Ｖ以下の低電位になる。各ビット線の電位をセ
ンス増幅器ＳＡが検出して、メモリセルＭＣの記憶内容
を読出す。１個のメモリセルＭＣで２ビットを記憶でき
る。
ＲゲートＧ１，Ｇ２が”１”の読出し動作メード信号Ｒ
Ｄにより、メモリＭＣ内の全てのメモリトランジスタＴ
Ｍ１，ＴＭ２のドレインに約１Ｖの電圧を印加する。ビ
ット線ＢＬ１１，ＢＬ１２〜ＢＬＭ１，ＢＬＭ２の電位
は、メモリトランジスタＴＭ１，ＴＭ２が書込み状態で
あれば約１Ｖの高電位を保ち、消去状態であれば導通す
るため１Ｖ以下の低電位になる。各ビット線の電位をセ
ンス増幅器ＳＡが検出して、メモリセルＭＣの記憶内容
を読出す。１個のメモリセルＭＣで２ビットを記憶でき
る。
【００３０】以上説明した書込み動作と読取り動作で
は、アドレス信号ＡＤで指定された行、すなわちワード
線と対応するメモリセルＭＣに対して行われる。一方、
検索動作では一斉ワード駆動回路７により、全てのワー
ド線ＷＬ１〜ＷＬＮに約５Ｖを印加する。さらに、消去
電圧印加回路５ａを介して、一致検出線ＥＤＬ１〜ＥＤ
ＬＮに流れる電流を一致信号検出回路６で検出し、その
結果をエンコーダ８に供給する。奇数番目のデータ入力
端子に入力された検索データＤＴ１〜ＤＴ（２Ｍ−１）
と、各行のメモリセルＭＣの記憶内容とが一致するワー
ドの一致検出線には、ほとんど電流が流れない。この一
致検出線を入力として、一致信号検出回路６は一致ワー
ドのみ”１”となる行一致信号をエンコーダ８に供給す
る。エンコーダ８は行一致信号の中で”１”の行一致信
号の番号を求め、一致アドレスＥＤＡとして出力する。
同時に、エンコーダ８は検索データに一致するデータが
いずれかのワードに記憶されていることを示す一致検出
信号ＥＤを出力する。
は、アドレス信号ＡＤで指定された行、すなわちワード
線と対応するメモリセルＭＣに対して行われる。一方、
検索動作では一斉ワード駆動回路７により、全てのワー
ド線ＷＬ１〜ＷＬＮに約５Ｖを印加する。さらに、消去
電圧印加回路５ａを介して、一致検出線ＥＤＬ１〜ＥＤ
ＬＮに流れる電流を一致信号検出回路６で検出し、その
結果をエンコーダ８に供給する。奇数番目のデータ入力
端子に入力された検索データＤＴ１〜ＤＴ（２Ｍ−１）
と、各行のメモリセルＭＣの記憶内容とが一致するワー
ドの一致検出線には、ほとんど電流が流れない。この一
致検出線を入力として、一致信号検出回路６は一致ワー
ドのみ”１”となる行一致信号をエンコーダ８に供給す
る。エンコーダ８は行一致信号の中で”１”の行一致信
号の番号を求め、一致アドレスＥＤＡとして出力する。
同時に、エンコーダ８は検索データに一致するデータが
いずれかのワードに記憶されていることを示す一致検出
信号ＥＤを出力する。
【００３１】このような構成することにより、検索デー
タによる記憶内容の検索だけでなく、アドレスを指定し
ての書込み動作，読出し動作を実現でき、通常の不揮発
メモリとして利用できる。
タによる記憶内容の検索だけでなく、アドレスを指定し
ての書込み動作，読出し動作を実現でき、通常の不揮発
メモリとして利用できる。
【００３２】以上の説明では、メモリセルＭＣ内のメモ
リトランジスタＴＭ１，ＴＭ２のいずれか一方にのみ書
込むことで登録動作を行っていた。しかし、メモリトラ
ンジスタＴＭ１，ＴＭ２の両方に書込み事も可能であ
る。この場合、両メモリトランジスタＴＭ１，ＴＭ２の
しきい電圧が５Ｖ以上に高まり、検索データに関わらず
一致検出線ＥＤＬ１〜ＥＤＬＮに電流が流れず、一致を
示す。この記憶状態がドントケアの記憶状態であり、列
の長さ以下の余ったビットをドントケア状態で記憶させ
る事により、種々のビット長のデータ、すなわち可変長
データの登録検索が可能となる。また、メモリトランジ
スタＴＭ１，ＴＭ２を共に消去状態にしておく事によ
り、検索データに関わらず一致検出線に不一致を示す電
流が検索動作時に流れる。これは消去後の初期状態であ
り、全てのワードで不一致を示す。
リトランジスタＴＭ１，ＴＭ２のいずれか一方にのみ書
込むことで登録動作を行っていた。しかし、メモリトラ
ンジスタＴＭ１，ＴＭ２の両方に書込み事も可能であ
る。この場合、両メモリトランジスタＴＭ１，ＴＭ２の
しきい電圧が５Ｖ以上に高まり、検索データに関わらず
一致検出線ＥＤＬ１〜ＥＤＬＮに電流が流れず、一致を
示す。この記憶状態がドントケアの記憶状態であり、列
の長さ以下の余ったビットをドントケア状態で記憶させ
る事により、種々のビット長のデータ、すなわち可変長
データの登録検索が可能となる。また、メモリトランジ
スタＴＭ１，ＴＭ２を共に消去状態にしておく事によ
り、検索データに関わらず一致検出線に不一致を示す電
流が検索動作時に流れる。これは消去後の初期状態であ
り、全てのワードで不一致を示す。
【００３３】
【発明の効果】このように、本発明によれば、２個のメ
モリトランジスタを用いて１ビットの連想記憶単位を実
現できる。従来の連想記憶装置の記憶単位は１０個のト
ランジスタを必要とし、一個のメモリトランジスタのサ
イズはＤＲＡＭセルの約５０％の面積である。このた
め、本発明による連想記憶装置は、ＬＳＩ化した場合、
同じチップサイズで従来より約２０倍大きい記憶容量の
連想記憶装置を実現できる。また、不揮発性のメモリト
ランジスタを用いているため、電子辞書などに利用した
場合、電源断により記憶内容が破壊されることはない。
このため、検索システムを構築する場合、他の不揮発メ
モリが不要であり、システムを小型化できる。また、可
変長データの登録，検索が可能であり、文字列検索等に
幅広く応用できる。例えば、１６Ｍビットのフラッシュ
ＥＥＰＲＯＭの技術を用いて８Ｍビットの連想記憶装置
を実現できるので、１単語が平均４文字、１文字が１６
ビットで表現されるとすると、１チップに１２万単語を
格納できる事になる。
モリトランジスタを用いて１ビットの連想記憶単位を実
現できる。従来の連想記憶装置の記憶単位は１０個のト
ランジスタを必要とし、一個のメモリトランジスタのサ
イズはＤＲＡＭセルの約５０％の面積である。このた
め、本発明による連想記憶装置は、ＬＳＩ化した場合、
同じチップサイズで従来より約２０倍大きい記憶容量の
連想記憶装置を実現できる。また、不揮発性のメモリト
ランジスタを用いているため、電子辞書などに利用した
場合、電源断により記憶内容が破壊されることはない。
このため、検索システムを構築する場合、他の不揮発メ
モリが不要であり、システムを小型化できる。また、可
変長データの登録，検索が可能であり、文字列検索等に
幅広く応用できる。例えば、１６Ｍビットのフラッシュ
ＥＥＰＲＯＭの技術を用いて８Ｍビットの連想記憶装置
を実現できるので、１単語が平均４文字、１文字が１６
ビットで表現されるとすると、１チップに１２万単語を
格納できる事になる。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例のメモリトランジスタの
動作説明図である。
動作説明図である。
【図３】図１に示された実施例のメモリセルの動作説明
図である。
図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来の連想記憶装置の一例を示す回路図であ
る。
る。
１ ワード線駆動回路 ２，２ａ メモリセルアレイ ３ ドレイン電圧発生回路 ４ ビット線駆動回路 ５，５ａ 消去電圧印加回路 ６，６ａ 一致検出回路 ７ 一斉ワード駆動回路 ８ エンコーダ ９ データ変換回路 １０ デコーダ・ワード線駆動回路 １１ ワード線電圧発生回路 ９１ 選択器 ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ１２〜ＢＬＭ１，ＢＬ
Ｍ２ ビット線 ＥＤＬ１〜ＥＤＬＭ 一致検出線 Ｇ１，Ｇ２ ＮＯＲゲート ＩＶ１，ＩＶ２ インバータ ＳＡ センス増幅器 ＴＮ１〜ＴＮ１４，ＴＰ１〜ＴＰ８ トランジスタ ＷＬ，ＷＬ１，ＷＬＮ ワード線
Ｍ２ ビット線 ＥＤＬ１〜ＥＤＬＭ 一致検出線 Ｇ１，Ｇ２ ＮＯＲゲート ＩＶ１，ＩＶ２ インバータ ＳＡ センス増幅器 ＴＮ１〜ＴＮ１４，ＴＰ１〜ＴＰ８ トランジスタ ＷＬ，ＷＬ１，ＷＬＮ ワード線
Claims (2)
- 【請求項１】 電気的に書込み消去可能な不揮発性の第
１及び第２のメモリトランジスタをそれぞれ備え行方
向，列方向にマトリクス状に配列された複数のメモリセ
ルと、これら複数のメモリセルの各行とそれぞれ対応し
て設けられ対応する行の第１及び第２のメモリトランジ
スタのゲートに接続する複数のワード線と、前記複数の
メモリセルの各列とそれぞれ対応して設けられ対応する
列の第１及び第２のメモリトランジスタのドレインとそ
れぞれ対応して接続する複数の対をなす第１及び第２の
ビット線と、ワード線選択信号に従って前記複数のワー
ド線のうちの所定のワード線を選択し少なくとも登録モ
ード，検索モードのうちの１つを指定するモード信号の
指定モードと対応する電圧で前記選択されたワード線を
駆動するワード線駆動回路と、前記複数の対をなす第１
及び第２のビット線とそれぞれ対応して設けられ対応す
る対をなす第１及び第２のビット線のうちの一方を登録
データ又は検索データに応じて選択しこの選択されたビ
ット線に前記モード信号の指定モードと対応する電圧を
印加する複数のビット線駆動回路と、前記モード信号の
指定モードが登録モードのときに前記選択されたワード
線に接続された第１及び第２のメモリトランジスタのソ
ースを基準電位点に接続する登録ソース電位接続手段
と、前記モード信号の指定モードが検索モードのとき前
記選択されたワード線に接続する第１及び第２のメモリ
トランジスタのソースと前記基準電位点との間に流れる
電流を検出して一致検出信号を発生する一致検出回路と
を有することを特徴とする連想記憶装置。 - 【請求項２】 モード信号の指定モード以外の通常の書
込みモード，読出しモードのうちの書込みモードのとき
は第１及び第２のデータをビット線駆動回路に供給し、
前記通常の読出しモードのときは前記第１及び第２のデ
ータを共に所定のレベルにし、前記モード信号によるモ
ードのときは１つのデータとそのレベル反転データとを
前記第１及び第２のデータとするデータ変換回路と、各
第１及び第２のビット線の信号をそれぞれ対応して増幅
する複数のセンス増幅器とを設け、前記通常の書込みモ
ードのとき各メモリセルの第１及び第２のメモリトレン
ジスタに、対応するビット線に伝達されたデータをそれ
ぞれ記憶し、前記通常の読出しモードのときこの記憶し
ているデータを読出すようにした請求項１記載の連想記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172247A JPH0612884A (ja) | 1992-06-30 | 1992-06-30 | 連想記憶装置 |
| US08/084,627 US5371697A (en) | 1992-06-30 | 1993-06-30 | Associative memory device equipped with associative memory cells implemented by pairs of electrically erasable and programmable memory transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172247A JPH0612884A (ja) | 1992-06-30 | 1992-06-30 | 連想記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612884A true JPH0612884A (ja) | 1994-01-21 |
Family
ID=15938353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172247A Pending JPH0612884A (ja) | 1992-06-30 | 1992-06-30 | 連想記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371697A (ja) |
| JP (1) | JPH0612884A (ja) |
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| WO2020075658A1 (ja) * | 2018-10-08 | 2020-04-16 | 岡島 義憲 | 複合連想メモリ回路 |
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1992
- 1992-06-30 JP JP4172247A patent/JPH0612884A/ja active Pending
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1993
- 1993-06-30 US US08/084,627 patent/US5371697A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US5371697A (en) | 1994-12-06 |
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