JPH0612903B2 - 伝送ライン走査方法 - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、異なる速度で作動し、かつ通信装置または通
信制御装置の走査手段に接続された複数の直列伝送回線
を走査するための方法に関するものである。

Ｂ．開示の概要 通信装置に接続された複数の回線（ないしはライン）の
選択的走査のためのプロトコル及び装置が本明細書で開
示される。

ユーザの装置を通信装置の走査手段（１０、１６、１
７）に接続する複数の直列伝送回線（ないしは直列伝送
ライン）（２６）の走査のための走査プロトコルが提供
され、上記回線は、走査手段にとって既知のワイヤード
・アドレス（ｎ、ｎ′．．．）をそれぞれ有する回線イ
ンターフェース結合機（ＬＩＣ）（２０）を介して走査
手段に結合されている。この走査プロトコルは、各ＬＩ
Ｃ構成について、ワイヤード・アドレスｎを有する特定
のＬＩＣｎが、上記ＬＩＣ構成について、全ての活動Ｌ
ＩＣを含む最短可能走査方式を決定するため、他の任意
の活動ＬＩＣｎ′のワイヤード・アドレスに対応する論
理アドレスｎ′で再アドレス丁可能である。論理アドレ
スｎ′によるワイヤード・アドレスｎのＬＩＣｎの再ア
ドレス指定は以下のステップを含む。

−論理アドレスｎ′を割り当てられるＬＩＣｎをリセッ
トする。

−論理アドレスｎ′をＬＩＣｎにセットする。

−上記論理アドレスｎ′を上記ＬＩＣｎにロックする。

−論理アドレスｎ′で再アドレス指定されたＬＩＣｎに
回線（２６）を使用可能にする。

Ｃ．従来技術及びその問題点 伝送回線（ないしは伝送ライン）を走査する問題は、た
とえば、欧州特許出願公開ＥＰ−Ａ第００７７８６３号
に記載されているよに、通信制御装置で生じる（第１
図）。通信制御装置は回線アダプタを介して複数のユー
ザ端末または装置に接続される。それらの回線アダプタ
は、異なる回線上にもたらされたデータ及び制御スロッ
トの周期的走査を行なう走査手段により数本の伝送回線
に接続されている。特定の回線アダプタは、上記特許出
願公開ＥＰ−Ａ第００７７８６３号に記載されているよ
うな複数の回線インターフェース結合機（ＬＩＣ）を含
み、これら結合機の各々は、種々の速度で作動する数本
の直列回線を介してユーザ端末または装置に接続され
る。

一般に、ＩＢＭ３７２５制御装置のような通信制御装置
では、走査装置（上記特許におけるフロント・エンド走
査装置ＦＥＳ）に物理的に接続された各ＬＩＣは、たと
えば非活動状態でも、走査される。このことは、特定の
回線アダプタが許容された最大数の活動回線は接続され
ない場合はただちに、時間及びスループットの浪費を意
味する。たとえば、各回線アダプタが、４本の５６ｋｂ
ｐｓ回線をサポートする８個のＬＩＣ（ＬＩＣ０−ＬＩ
Ｃ７）をサポートすることができ、かつＬＩＣ０及びＬ
ＩＣ７のみが活動状態であるものとすると、それでも回
線の走査は非活動ＬＩＣ１−６も含めて、ＬＩＣ０から
ＬＩＣ７まで行なわれる。さらに、回線アダプタのスル
ープットが１本の高速回線（２５６ｋｂｐｓ）の走査に
完全に専用される場合は、走査時間を最小に減少させる
ため、この回線を、回線アダプタ上に物理アドレスまた
はワイヤード・アドレスを有するＬＩＣに必ず接続しな
ければならない。したがって、構成変更のたびに、回線
をユーザがはずさなければならない。このことは多くの
障害及びハードウェア上の困難をもたらす可能性があ
る。

さらに、周知の走査方式によれば、数本の高速回線を走
査しなければならない場合は、必要なハードウェアの費
用は急激に上昇する。たとえそれらの回線が同時に活動
化されない場合でも、同一の回線アダプタに同時に接続
することはできず、したがって、一層多くの回線アダプ
タが必要とされる。したがって、本発明の目的は、ＬＩ
Ｃを介して走査手段に接続された複数の回線の走査方法
に一層の融通性を与えることにある。さらに具体的に
は、本発明を通信制御装置に限定するものではないが、
本発明の一つの目的は、特定の瞬間に、実際に活動化さ
れた回線を有するＬＩＣのみを走査することであり、こ
の走査は、操作員が自由に選ぶことができる優先順位に
従って行なわれる。

本発明のもう一つの目的は、回線スループットの和が走
査機構の最大スループットよりも小さい場合に、走査機
構の公称スループットよりも大きい全体的スループット
に対応する数の回線に走査機構を接続できるようにする
ことである。

本発明のさらにもう一つの目的は、ＬＩＣへの伝送回線
の物理的接続方式と無関係に、ユーザが伝送回線の走査
順序を変更できるようにすることである。

Ｄ．問題点を解決するための手段 本発明によれば、ユーザの装置を通信装置の走査手段に
接続する複数の直列伝送回線を走査するための走査プロ
トコルが提供される。上記回線は、それぞれ走査手段に
とって既知のワイヤード・アドレス（ｎ、ｎ′．．．）
を有する回線インターフェース結合機（ＬＩＣ）を介し
て走査手段に結合されている。この走査方式は、ワイヤ
ード・アドレスｎを有する特定のＬＩＣｎが、１つのＬ
ＩＣ構成について、全ての活動ＬＩＣを含む可能な最短
の走査方式を判定するため、他の任意の活動ＬＩＣｎ′
のワイヤード・アドレスに対応する論理アドレスｎ′で
再アドレス可能である点で、上記ＬＩＣ構成の走査を最
適化する。

したがって、論理アドレス指定機能がＬＩＣ上に設けら
れ、実施され、走査装置に対してワイヤード・アドレス
ｎ′を有するＬＩＣに論理アドレスｎを割り当てること
が可能になる。同様に、ワイヤード・アドレスｎを有す
るＬＩＣに論理アドレスｎ′を与えることが可能である
ので、両方のＬＩＣは通常の走査方式に関してそれらの
それぞれのアドレスを交換される。

しかし、アドレス変更は常にアドレス交換から成る必要
はなく、どのＬＩＣでも、他の任意のＬＩＣの物理アド
レスに対応する論理アドレスを簡単に与えられることが
可能である。

Ｅ．実施例 第１図は、本発明を使用することができるシステムの全
体的構成を示す。通信制御装置ＣＣは、１９７９年にド
ゥノッド（Dunod）により刊行されたＧ．マッチ（Macch
i）及びＪ．Ｅ．ギルバート（Guilbert）による「遠隔
情報処理技術（Tele-informatique）」という本、さら
に詳細にはその第１０章に開示されている種類のテレプ
ロセシング・ネットワークの構成要素である。通信制御
装置では、中央制御装置ＣＣＵが、端末Ｔと中央処理装
置ＣＰＵ１及びＣＰＵ２の間で伝送されるデータを処理
する。装置ＣＣＵはチャネル・アダプタＣＡ１、．．．
ＣＡｎを介して中央処理装置ＣＰＵ１及びＣＰＵ２のた
めの多重チャネル（ＭＰＸ）バスに接続されている。Ｃ
ＣＵはまた、ＣＣＵバスに接続された回線アダプタ（な
いしはラインアダプタ）ＬＡ１、．．．、ＬＡｎを介し
て端末Ｔに結合されている。

第２図は、第１図においてＬＡで示されている回線アダ
プタ（１）の概略図である。そのような回線アダプタ
（１）は、マイクロコード・メモリ（１７）に収容され
たマイクロコードを実行するマイクロプロセッサ（１
６）と、図においてＦＥＳ（１０）（フロント・エンド
走査装置）で表わされている走査論理（１０）から成
る。以下の説明では、参照番号（１０、１６、１７）を
付された要素は「走査手段」と呼ばれ、その詳細は通信
制御装置のための通信回線アダプタに関連した欧州特許
出願公開ＥＰ−Ａ第００４８７８１号に記載されてい
る。

上記特許では、伝送端末及び回線インターフェース（Ｌ
ＩＣ）を介してユーザ端末により送受信されるデータ
は、並列バスを介して走査手段とＬＩＣの間で交換され
た。

回線インターフェース回路（ＬＩＣ）のアドレッシング
に関する本発明では、ＬＩＣ（２０）と走査手段の間の
データ交換は、以下に説明するように、多重化回路（１
４）と直列リンク（１２）を介して行なわれることが好
ましい。直列線（２２、２４）上でのデータ交換に加え
て、各ＬＩＣは、走査手段によりもたらされる適当な刻
時を線（２５）上で受け取る。

しかし、この構造は、ＬＩＣアドレッシングに係る本発
明の範囲を限定するものではない。

同様に、本発明の範囲は通信制御装置の分野に限定され
るものではなく、それらのワイヤード・アドレスにより
走査手段にとって既知である数本の回線インターフェー
ス回路（または同等物）を走査装置が周期的に走査する
たびに使用されることが可能である。

しかし、以下の説明を一層簡単にするため、第２図に関
連して欧州特許出願公開ＥＰ−Ａ第００７７８６３号に
記載されるように、種々の直列伝送回線（２６）が通信
制御装置の回線アダプタ（１）に接続されるものと仮定
する。

ＩＢＭ３７２５通信制御装置では、走査手段が特定のＬ
ＩＣに接続された伝送回線とデータを交換しなければな
らないときは、上記走査手段は、ＬＩＣ装置ボード上の
上記ＬＩＣ及び回線の物理アドレスに対応するアドレス
値で上記ＬＩＣ及び回線をアドレスする。このアドレッ
シングは、欧州特許出願公開ＥＰ−Ａ第００７７８６３
号に記載されているように、全てのＬＩＣを受け持つ並
列アドレス・バスを介して行なわれる。

この構造は、ＬＩＣが機械内の走査手段に近接し、かつ
顧客が回線またはＬＩＣをはずすか、または反転させる
必要がない限り、利点を有する。

しかし、顧客がＬＩＣボードを遠隔地に置くことが必要
になるか、または回線接続方式を変更する（たとえば、
高速の「夜間処理」のため）ことが必要になるや否や、
並列バスによるＬＩＣの物理的アドレッシングは重荷に
なる。

さらに、周知のＬＩＣアドレッシング方式では、走査装
置は８個のＬＩＣ及び全部で３２本の伝送回線をサポー
トすることができ、さらに回線を１本接続するには、も
う１台の走査装置が必要とされる。反対に、以下に説明
するように、本発明によるＬＩＣアドレッシング及び走
査方法は、実際に活動状態の回線により必要とされるス
ループットが走査装置の公称スループットを超えない限
り、はるかに多くのＬＩＣ及び回線を走査装置上に設置
することを可能にする。

ＬＩＣ論理アドレッシングの原理 本発明によれば、このことはもはや所定の順序で全ての
ＬＩＣを走査することによってではなく、ＬＩＣを選択
的に走査することにより実現される。

参照番号（２９）で第３図に図式化した周知の走査方式
で、８個のＬＩＣ Ａ、ＢないしＨが走査装置に接続さ
れている場合は、それらは同じ順序Ａ、Ｂ、Ｃ、．．．
Ｈ、Ａ．．．で走査される。このことは、たとえＬＩＣ
ＢないしＨに接続された回線が非活動状態であっても
行なわれ、走査装置に対するスループットの低下をもた
らした。

本発明の選択走査方法は、最初に、活動回線に接続され
たＬＩＣ（したがって、活動ＬＩＣと呼ばれる）のみを
走査し、次に、走査ループ（２９）におけるＬＩＣの物
理的位置に無関係に、操作員により予め決められた順序
でＬＩＣを走査することにある。したがって、本発明に
よれば、走査すべき特定のＬＩＣ（ＡないしＨ）はその
ワイヤード・アドレス（第３図でカッコに入れられた参
照番号０ないし７）に無関係に論理アドレスを割り当て
られることが可能であり、走査中は、再アドレス指定さ
れたＬＩＣはそれらの論理アドレスによってのみ走査手
段に知らされる。

この方法の説明を第４図に示す。第４図では、３つの活
動ＬＩＣ（Ｅ、Ａ、Ｂ）がマルチプレクサ（１４）を介
して走査手段に接続されている。すなわち、４に等しい
ワイヤード・アドレス（第３図）と、０に等しい論理ア
ドレスを有するＬＩＣ（Ｅ）と、０に等しいワイヤード
・アドレスと、１に等しい論理アドレスを有するＬＩＣ
（Ａ）と、１に等しいワイヤード・アドレスを有し、か
つ２に等しい論理アドレスを与えられたＬＩＣ（Ｂ）で
ある。この場合は、ＬＩＣ Ｃ、Ｄ、Ｆ、Ｇ、Ｈは現時
点ではどの活動回線をもサポートしていないので、走査
されない。もちろん、この方法の結果、操作員が回線
（２６）を異なるＬＩＣに接続してそれらの走査順序を
変更しようとする場合は、回線またはＬＩＣを物理的に
はずす必要はなく、ＬＩＣの論理アドレス変更するだけ
でよい。

第３図に示すワイヤード・アドレス（４、０、１）に関
してＬＩＣ（Ｅ、Ａ、Ｂ）を再アドレス指定した結果、
このＬＩＣ構成は最短可能走査方式に従って走査され
る。なぜならば、活動ＬＩＣＥ、Ａ、Ｂのみが走査さ
れ、ＬＩＣ Ｃ、Ｄ、Ｆ、Ｇ、Ｈは走査されないからで
ある。

ＬＩＣがどのように論理アドレスを与えられ、このアド
レスが必要に応じてどのように変更されるかについて以
下に説明する。

ＬＩＣ論理アドレッシング・プロトコル 第１に、走査手段（第２図）は、ＬＩＣの間で行なわれ
たアドレス変更には「気づかず」、走査手段は、走査マ
イクロコードの制御下で、ＬＩＣの見掛けのアドレス
（物理または論理）に従って所定の順序で活動ＬＩＣの
走査を行なうことに留意すべきである。

スループットを考慮すると、この走査順序は、全てのＬ
ＩＣが活動状態である場合は、ＬＩＣ０ないしＬＩＣ７
で、さらに同じループであることが好ましい。

しかし、同じスループットを考慮すると、たとえば、Ｌ
ＩＣ０、ＬＩＣ５及びＬＩＣ７の３つのＬＩＣが存在す
る場合は（ＬＩＣ７は物理アドレス７のＬＩＣを意味す
る）、走査装置はＬＩＣ（０）、ＬＩＣ（１）及びＬＩ
Ｃ（２）を走査しなければならない（（０）、（１）及
び（２）は論理アドレスを指す）。

このことは、この事例でＬＩＣ５及び７のワイヤード・
アドレス５及び７を論理アドレス１及び２に変換するこ
との利点を示す。

しかし、ＬＩＣ０、ＬＩＣ１、ＬＩＣ２の３つのＬＩＣ
が存在する場合は、それらの物理アドレスが既に最良可
能走査方式に対応するので、論理アドレス０、１、２を
再びアドレス指定する必要はない。しかし、ＬＩＣ０が
最大のトラフィックをサポートするＬＩＣである場合に
のみ、このことは適用される。そうでない場合は、再論
理アドレス指定が最も効率的な走査方式を得るのに必要
となる。

さらに、特定のＬＩＣにとって、物理アドレスから論理
アドレスへの変換はある持続期間を必要とし、この持続
期間中に、物理アドレス（ａ）を有するＬＩＣと同じ論
理アドレス（ａ）を有するＬＩＣという２つのＬＩＣの
間の衝突を回避するため、対応するＬＩＣは知用禁止に
されねばならないことに留意すべきである。

走査手段（１０、１６、１７）とＭＵＸ（１４）（第２
図）の間での直列リンク（１２）を介するデータ及び制
御フレームの伝送のタイミングと関連して、論理アドレ
ッシングにとって必要な持続期間が、どのように設けら
れるかについて次に説明する。

第５図は、欧州特許出願公開ＥＰ−Ａ第０２３２４３７
Ａ１号に記載された直列リンクと同様な直列リンクにお
けるデータ及び制御ビットの構成を示す。直列リンク
（１２）上を伝送されるビットは、アウトバウンド方向
（走査装置からＬＩＣ）と同様にインバウンド方向（Ｌ
ＩＣから走査装置）でも、スーパーフレーム（３０）、
フレーム（３２）及びスロット（３４）に構成される。

好ましい実施例では、スーパーフレームは３２個のフレ
ームＦ０ないしＦ３１を含み、１フレームは８ビットか
ら成る６４個のスロット、すなわち、３２個のデータ・
スロットと３２個の制御スロットを含み、各スロット対
は、１本の伝送回線（２６）を介して伝送されるデータ
・ビット及び制御ビットに対応する。さらに、偶数フレ
ームは走査装置とＬＩＣの間のデータ交換に専用され、
一方、奇数フレームは制御タグの交換に専用される。以
下にさらに詳細に説明するように、論理アドレッシング
・プロトコルのステップは、ＬＩＣに置かれた制御レジ
スタのセッティング及び読取りを必要とし、上記制御レ
ジスタの内容は、直列リンク上の各スーパーフレームの
専用制御スロットを介して走査手段とＬＩＣの間で交換
される。この点については、第６図及び第７図に関連し
て説明する。

上記の特許出願公開ＥＰ−Ａ第０２３２４３７Ａ１号に
記載されるように、ＬＩＣのアドレスは、アウトバウン
ド伝送と同様にインバウンドで伝送でも、各フレームの
規定の制御フレームで指定される。すなわち、スーパー
フレームｘに対するフレームＦＢｘ、スーパーフレーム
ｘ＋１に対するフレームＦＢ（ｘ＋１）、．．．で指定
される（第６図）。それ故、特定のＬＩＣの特定の回線
は、上記の規定された制御フレームの規定されつ制御ス
ロットでそのアドレスを指定される。したがって、１つ
のＬＩＣがたとえば４本の回線をサポートする場合は、
制御フレームＦＢｘ、ＦＢ（ｘ＋１）、．．．は、それ
ぞれ上記ＬＩＣのアドレスを含む４つの制御スロットを
含み、引用した従来技術に記載された周期的走査方式に
従って、上記４つの制御スロットは各制御フレームＦＢ
ｘ、ＦＢ（ｘ＋１）、．．．にわたって一様に分配され
る。

ＬＩＣが論理アドレスを付与されない限り、対応するフ
レームＦＢｘ、ＦＢ（ｘ＋１）．．．の制御スロットＣ
Ｂｘ、ＣＢ（ｘ＋１）．．．に含まれるアドレスはＬＩ
Ｃのワイヤード・アドレスである。１つのＬＩＣ装置当
り、たとえば、８個のＬＩＣがある場合は、アドレス
は、第７図に示すように、３ビットｂ０ｂ１ｂ２として
符号化される。

次に、操作員がＬＩＣの走査方式を変更しようとするも
のと仮定する。操作員は、走査装置マイクロコードを介
して、再アドレス指定されるべき全てのＬＩＣに論理ア
ドレスを送る。たとえば、ＬＩＣｎ（ｎ＝ｂ０ｂ１ｂ
２）が論理アドレスｎ′＝ｂ′０ｂ′１ｂ′２で再アド
レス指定される場合は、マイクロコードは、ｂ′０ｂ′
１ｂ′２＝ｎ′を含む対応する制御スロットＣＢｘをア
ウトバウンド直列リンクにロードする。この制御スロッ
トＣＢｘがＬＩＣｎにより読まれると（以下に説明する
方法で）、論理アドレスｎ′＝ｂ′０ｂ′１ｂ′２は、
「論理アドレス・レジスタ」ＲＡ（７２）（第１０図）
と呼ばれるＬＩＣｎの内部レジスタにセットされる。

本発明によれば、ＬＩＣｎは新しいアドレスｎ′で直ち
に動作可能ではない。動作可能である場合は、ｎ′に等
しいワイヤード・アドレスを有する別のＬＩＣと直列リ
ンク上で衝突する可能性がある。したがって、本発明に
よれば、フレームＦＢｘのスロットＣＢｘを受け取って
一度ＬＩＣｎにセットされると、論理アドレスｎ′は、
後続フレーム、たとえば、アウトバンド直列リンクにお
ける最後のフレームＦ３１ｘで与えられた同期タグにつ
いて、アウトバウンド直列リンクからＬＩＣによる復号
時に「確認」される。次に、スーパーフレーム（ｘ＋
１）に置かれたフレームＦＡ（ｘ＋１）の制御スロット
ＣＡ（ｘ＋１）を受け取ったとき、ＬＩＣｎは論理アド
レスｎ′で活動化される。このことは、２つのＬＩＣ活
動化ビットＥ０、Ｅ１を含む制御スロットＣＡ（ｘ＋
１）を復号することにより行なわれる。それらのビット
の状況は、以下に説明するように、それらを受け取るＬ
ＩＣの動作モードを決定する。

ＬＩＣｎは制御スロットＣＢｘからのその論理アドレス
ｎ′を復号することに留意すべきである。ＣＢｘの位置
はフレームＦＢｘの始めに関連した「ｐ１」である。し
かし、一度論理アドレスｎ′がＬＩＣｎ内にセットされ
ると、後者は、前にＬＩＣｎ′の専用に供されたスロッ
トから、その専用に供される情報を得る。これは、Ｅ０
Ｅ１を含むスロットＣＡ（ｘ＋１）（第６図）に対する
場合であり、上記スロットＣＡ（ｘ＋１）は、フレーム
ＦＡ（ｘ＋１）の始めに関連した「ｐ１」とは異なる位
置「ｐ２」を有する。

論理アドレッシング・プロトコルを第８図に図式化す
る。第８図の左側部分は、ＬＩＣｎ（物理アドレスｎの
ＬＩＣを意味する）が論理アドレスｎ′でどのように再
アドレス指定されるかを示し、一方、同図の右側部分
は、ＬＩＣｎ′（すなわち、物理アドレスｎ′のＬＩ
Ｃ）が論理アドレスｎでどのように再アドレス指定され
るかを示す。したがって、全体として考えた第８図の左
部分及び右部分は、ＬＩＣｎとＬＩＣｎ′の間でアドレ
スを交換するためのプロトコルのステップを示す。

このプロトコルの開始の前に、ＬＩＣｎは、そのワイヤ
ード・アドレスｎに等しい、走査装置により認識される
アドレスを有し、ＬＩＣｎ′は、そのワイヤード・アド
レスｎ′に等しいアドレスを有する。

このことは、フレームＦＡｘまで、ＬＩＣｎは、ＬＩＣ
ｎに接続された全ての回線（たとえば、４本の回線）に
走査手段により送られる全てのデータ・スロット及び制
御スロットを受話する（すなわち、読み取る）ことを意
味する。このことを行なうため、ＬＩＣｎは、さらに説
明するように、発生される「ＬＩＣアドレス検出」信号
を受け取る。上記信号を受け取ると、ＬＩＣｎは、直列
リンク上を転送されるアウトバウンド・スロットの内容
を復号する。

このことはまた、フレームＦＡｘまで、ＬＩＣｎは、Ｌ
ＩＣｎに接続された回線に対応するインバウンド直列伝
送の全てのデータ・スロット及び制御スロットに「通話
する」（すなわち、書き込む）ことを意味する。それら
のデータ・スロット及び制御スロットは回線により走査
手段に伝送される。

ＬＩＣｎが論理アドレスを与えられる前に、ＬＩＣｎは
リセットされるので（フレームＦＡｘの間に）、その専
用に供されたスロットについてもはや受話すること、ま
たは通話することはできない。反対に、ＬＩＣｎが論理
アドレスを与えられるや否や、衝突を引き起こすであろ
う。

一度リセットされると、ＬＩＣｎは論理アドレスｎ′を
与えられる用意が整い、このことはフレームＦＢｘの間
に行なわれる。このことは、一度論理アドレスｎ′がセ
ットされＬＩＣｎ（フレームＦＡ（ｎ＋１））内にロッ
クされると、後者は、ＬＩＣｎ′の専用に供された直列
リンクのスロットに独占的に受話し及び書き込む。もち
ろん、ＬＩＣｎが論理アドレスｎ′で活動化されるとき
までに、ＬＩＣｎとの衝突を回避するため、ＬＩＣｎ′
はリセットされ、論理アドレスｎ′で再アドレス指定さ
れる。したがって、遅くとも、ＬＩＣｎ′は、第８図に
示すフレームＦＡ（ｘ＋１）の間にリセットされる。

論理アドレスｎ′が実際にＬＩＣｎ内にセットされる時
機を判定するため、この論理アドレスは、たとえば、ス
ーパーフレームｘの最後のフレームＦ３１ｘの間に、一
度セットされると、ロックされる。しかし、ＬＩＣの回
線はまだ活動化されていず、このことは、以下に説明す
るように、フレームＦＡ（ｘ＋１）の間に別に行なわれ
る。論理アドレスｎ′をＬＩＣｎに割り当てるプロトコ
ルはフレームＦＡ（ｘ＋１）の後で終了される。しか
し、アドレス交換動作の場合は、ＬＩＣｎ′に論理アド
レスｎを割り当てるため同様なステップを実行しなけれ
ばならない。

したがって、論理アドレスｎはフレームＦＢ（ｘ＋１）
の間にＬＩＣｎ′内にセットされ、後続フレーム、たと
えば、Ｆ２８（ｘ＋１）またはスーパーフレームｘ＋１
の最後のフレームＦ３１（ｘ＋１）の間にロックされ
る。最後に、直列データ・フローのフレームＦＡ（ｘ＋
２）の間に、ＬＩＣｎ′に接続された回線が活動化され
る。

一度上記プロトコルがＬＩＣｎ及びＬＩＣｎ′の両方に
ついて完了されると、走査手段と、ＬＩＣｎに接続され
た回線の間でのデータ・ビット及び制御ビットの交換は
ＬＩＣｎ′上に移行され、走査手段と、ＬＩＣｎ′に接
続された回線の間での全てのデータ・ビット及び制御ビ
ットの交換はＬＩＣｎ上に移行されている。走査手段は
それらの走査方式を変更していないので、論理アドレッ
シング機能によりいくつかのＬＩＣアドレスを変更する
ことにより、操作員は活動回線に対して、各回線上での
実際のトラフィックを考慮して最も効率的な走査順序を
容易に得ることができることになる。

ちょうどよい時機に直列データ・フロー（インバウンド
及びアウトバウンド）に応じるため、かつ各ＬＩＣの状
況（活動化、非活動化）を監視するため、各ＬＩＣに
は、アドレス・レジスタ及び制御レジスタを含む装置が
存在しなければならないことは明らかである。本発明の
好ましい実施例であるこの装置について以下に説明す
る。

発明の好ましい実施例 以下では、各スーパーフレーム内のフレーム「Ａ」及び
「Ｂ」として参照されるフレームはそれぞれフレーム１
３及び２７に等しい。なぜならば、そのような続いて生
じる２つのフレーム１３及び２７間の時間持続は、論理
動作を実行するのに都合がよいからである。しかし、特
定の各実施例では、他のフレームを使用してもよい。

ワイヤード・アドレスｎ及び論理アドレスｎ′を有する
ＬＩＣｎが、それに接続された回線から走査手段に向け
て情報を伝送するたきは、ＬＩＣｎは上記情報（データ
・スロット及び制御スロット）を、ＬＩＣｎ′からのデ
ータ・ビット及び制御ビットを通常含む走査装置により
知られているインバウンド・フレームの全く同じスロッ
トにロードしなければならない。直列リンク・データ・
フローに従って、これらのスロットはフレーム内のそれ
らの相対位置により決定され、この位置はデータ・フロ
ーのフレーム及びスロットのカウントによりＬＩＣｎに
より認識され、スロットの各対（データ＋ＣＴＬ）は、
ＬＩＣに接続された回線に対応する。

したがって、次の２つの問題が解決されねばならない。
ＬＩＣｎが走査手段、特にマルチプレクサ（１４）（第
２図）と交換しようとするデータ・ビット及び制御ビッ
トを、ＬＩＣｎがどのように直列リンクのワイヤ上に置
く（または、ワイヤから受け取る）かということと、こ
の動作のタイミングがどのように与えられるかというこ
とである。

特定のＬＩＣによる直列リンク・フレームのデータ／制
御スロットに対するインバウンド／アウトバウンド・ア
クセスは、第９図に示す直列化／非直列化回路（３５）
によりもたらされる。この図はＭＵＸ／ＬＩＣインター
フェース回路のみを示し、ＬＩＣの残りの回路は当技術
では周知であるので、ここではこれ以上説明しない。マ
ルチプレクサ（図示せず）は各ＬＩＣにフレーム同期信
号ＦＲＡＭＥ ＳＹＮＣとスーパーフレーム同期信号Ｓ
Ｆ ＳＹＮＣをもたらす。このことは、ＬＩＣが直列デ
ータ伝送の連続したフレーム、回線及びスロットを探し
出すことを可能にする。したがって、各ＬＩＣは、ビッ
ト・クロック速度で増分され、割り算器（４２、４４、
４６、４８）により実現されるカウント手段（４０）を
含む。

本実施例のために選ばれた例では、各スーパーフレーム
は、８ビットから成る６４個のスロット（３２個のデー
タ・スロット、３２個の制御スロット）をそれぞれ有す
る３２個のフレームを含む。したがって、カウント手段
（４０）は、８番目のビット・クロック・パルスごとに
活動化される８による割り算器（４２）、各データ／制
御スロットごとに活動化される２による割り算器（４
４）、及び３２による割り算器（４６、４８）を含む
（直列に接続した形で）。８による割り算器（４２）は
割り算器（４４）にスロット・カウントを供給し、割り
算器（４４）は割り算器（４６）に回線カウントを供給
し、割り算器（４６）は割り算器（４８）にフレーム・
カウントを供給する。さらに、上記割り算器の出力はデ
コーダ回路（５０）に転送され、デコーダ回路は、第１
０図に関連して説明するように、その出力に「ＬＩＣア
ドレス・バス」（５２）及び「ＬＩＣレジスタ・アドレ
ス・バス」（５４）を供給する。

第９図にさらに示すように、線（２２）上をＭＵＸ（１
４）から到来するビットが、非直列化装置（５６）に入
力される。非直列化装置（５６）は１６ビット・シフト
・レジスタである。２つのスロットが受け取られたとき
は、それらのスロットは適当なＬＩＣ入力レジスタ（５
８）にロードされ、ＬＩＣ入力レジスタのアドレスは上
述のように復号回路（５０）により与えられる。

同様に、回線／フレーム・カウント手段（４０）及び復
号手段（５０）は、インバウンド直列回線（２４）上を
ＭＵＸに送られる回線のアドレスをもたらす。したがっ
て、上記回線に対応する内部出力レジスタ（６０）の内
容は直列化装置（６２）にロードされ、直列化装置（６
２）はそれを１ビットずつマルチプレクサ（１４）に送
る。

直列化装置（６２）は、ビット・クロックにより駆動さ
れる１６ビット・シフト・レジスタである。簡単のた
め、ＬＩＣに接続された特定の回線（２６）とマルチプ
レクサの間の交換に関連した内部レジスタ（５８、６
０）のみを第９図に示したことに留意すべきである。

第１０図は、インバウンドまたはアウトバウンド・デー
タ伝送動作の場合に、各ＬＩＣがそのアドレスを検出
し、直列データ・フローに対するアクセスをタイミング
よく許可されるように、タイム・ウィンドウ「ＬＩＣア
ドレス検出」がどのように発生されるかを示す。第９図
に関連して説明した割り算器（４４、４６、４８）に加
えて、各ＬＩＣはアドレス比較機構（７０）、アドレス
・レジスタＲＡ（７２）、制御レジスタＲＣ（７４）、
アドレス・セレクタ（７６）、スロット・セレクタ（７
８）、レジスタ・アドレス・セレクタ（８０）及びフレ
ーム・デコーダ（８２）を含む。割り算器（４６）は、
ＬＩＣの回線アドレスと同様に、３ビットＬ０Ｌ１Ｌ２
で符号化されるＬＩＣカウントをフレーム同期タグ（第
９図）から得る。上記回線アドレスは、上記割り算器
（４６）により伝えられる最下位ビットに対応する２ビ
ットＬ３Ｌ４で符号化される。非直列化装置（５６）に
よりもたらされる８ビット・ワードは並列レジスタ（５
８）に連続的にロードされる。そこから、ＬＩＣ内にセ
ットされるべき論理アドレスに対応するビットＢ０Ｂ１
Ｂ２Ｂ３がＤ１復号で４ビット・アドレス・レジスタＲ
Ａ（７２）内にラッチされる。このＤ１復号は、このＬ
ＩＣの専用に供されるフレーム２７の制御スロットに対
応し、その発生について以下に説明する。同様に、ビッ
トＢ２Ｂ４（第７図のＥ０Ｅ１ビットに対応する）も第
２の復号Ｄ２で２ビット・レジスタＲＣ（７４）内にラ
ッチされる。

Ｄ１及びＤ２復号は共に、割り算器（４４、４８）によ
りもたらされるフレーム・カウント及びスロット・カウ
ントを入力として受け取る簡単な復号論理（８２）によ
りもたらされる。Ｄ１は、ＬＩＣの専用に供された制御
スロットがレジスタ（５８）により受け取られるフレー
ム２７の間に活動化され、Ｄ２は同じ条件下のフレーム
１３の間に活動化される。

アドレス・レジスタＲＡ（７２）に含まれる最初の３つ
のビットＢ１Ｂ２Ｂ３は、直列データ・フローから復号
される論理アドレスに対応し、一方、４番目のビットＢ
４は「活動化論理アドレス」ＥｎＬＡの状況に対応す
る。

ＬＩＣのワイヤード・アドレスはバス（８６）上にＬＩ
Ｃにより供給され、ＡＮＤゲートから成るアドレス・セ
レクタ（図示せず）に転送される。アドレス・セレクタ
はさらに、論理アドレスに対応するビットＢ１Ｂ２Ｂ３
を受け取る。したがって、ＥｎＬＡ信号が線（８８）上
で活動状態にあるときは、アドレス・セレクタ（７６）
は上記論理アドレスを論理アドレス・バス（９０）上に
出力する。その反対に、ＬＩＣのワイヤード・アドレス
はバス（９０）上をアドレス比較機構に転送される。後
者も簡単な比較論理回路から成り、この論理回路は、バ
ス（９０）上に供給される論理アドレスと、カウント手
段（４０）により直列データ・フローから得られ、バス
（９２）上に置かれるＬＩＣカウントＬ０Ｌ１Ｌ２の間
で比較を行なう。この比較が一致を見出した場合は、
「ＬＩＣアドレス検出」信号がＬＩＣ内の線（９４）上
に発生され、直列データ・フロー上に現在あるデータ・
スロット及び制御スロットはこのＬＩＣに関係すること
を意味する。制御スロットまたはデータ・スロットの区
別はスロット・セレクタ（７８）によりなされ、スロッ
ト・セレクタ（７８）は「ＣＴＬ選択」信号または「デ
ータ選択」信号を交互に出力し、これらの信号は共に、
簡単なゲート論理回路から成るレジスタ・アドレス・セ
レクタ（８０）に転送される。したがって、これらの信
号の一方は、回線アドレス・バス（９６）により指定さ
れたＬＩＣの回線に対応する「制御」タグまたは「デー
タ」・タグを活動化するので、上記回線に接続された装
置（図示せず）は直列データ・フローのスロットの情報
を適当な内部レジスタと交換することができる。

本発明の好ましい実施例では、論理アドレッシング・ス
テップのタイミングは、直列データ・フロー・クロック
（スーパーフレーム、フレーム...）から得られるカウ
ントによりもたらされるが、走査手段（１０、１６、１
７）が直列リンクの代りに並列バスによりＬＩＣに接続
される場合は、同様なタイミングを適当な順序づけ手段
により提供することができることに留意すべきである。

直列データ・フローに対するＬＩＣのアクセス 各ＬＩＣは、第１１図に示す「ＬＩＣアドレス検出」と
呼ばれる専用のタイム・ウィンドウを各フレーム中に発
生するための手段を備える。このタイム・ウィンドウ中
に、ＬＩＣはデータ／制御ビットを直列データ・フロー
と交換する。もちろん、それぞれのＬＩＣのタイム・ウ
ィンドウは重ならない。第５図に示す場合には、８個の
ＬＩＣの各々は各フレームで４回接続され（上記ＬＩＣ
に接続された各回線ごとに１回）、タイム・ウィンドウ
はそれに応じて各フレームで４回発生される。

ＬＩＣアドレス検出信号はまた、ＬＩＣと走査手段の間
に直列データ・フローとデータの交換を行なわなければ
ならないＬＩＣの全てのレジスタに送られる（第１０図
には示さず）ことに留意すべきである。したがって、こ
れらのレジスタは全て、対応するＬＩＣアドレス検出信
号が活動状態であるときのみ、読み書きを行なうことが
できる。

このタイム・ウィンドウ中にＬＩＣにより実行される動
作は、前のフレーム中にＬＩＣに割り当てられた動作モ
ードによって決まり（Ｅ０Ｅ１のセッティング）、その
専用のＬＩＣアドレス検出ウィンドウの外側では、ＬＩ
Ｃは直列データ・フローに対し何の処置も取らない。

ハードウェア・インプリメンテーション 論理アドレッシングは各ＬＩＣについて、それぞれＬＩ
Ｃの論理アドレスと、その動作モードに対応する状況を
復２つのレジスタＲＡ（７２）及びＲＣ（７４）を必要
とする。アドレス・レジスタ（７２）については前に説
明したが、このレジスタは、論理アドレスに対応する３
ビットＢ１Ｂ２Ｂ３と、１に等しいときにＬＩＣの論理
アドレス対ワイヤード・アドレスを活動化する活動化ビ
ットＥｎＬＡを含む。

第１３図はアドレス・レジスタの構造をさらに詳細に示
す。Ｄ１復号で、論理アドレスのビットＢ１Ｂ２Ｂ３は
ラッチ（１００、１０２、１０４）内にラッチされ、
「論理アドレス活動化」ビットＥｎＬＡに対応するビッ
トＢ４は上記レジスタ（７２）のラッチ（１０６）内に
ラッチされる。

制御レジスタの説明 制御レジスタは２ビットＢ１、Ｂ２＝Ｅ０、Ｅ１を含む
（第１０図）。

「回線活動化Ｅ０及びＥ１」ビットの値は、ＬＩＣ内部
設計に対応するＬＩＣ内の４つの状態を駆動する。この
内部設計は本発明の範囲外であるので、これ以上の説明
は行なわない。

Ｅ０Ｅ１により駆動される状態の説明の前に、走査手段
によりもたらされる特定のリセット・リードによりＬＩ
Ｃがリセットされることが可能であることに留意すべき
である。このリードは、活動化されたとき、ＬＩＣ内の
論理をリセットし、全てのＬＩＣのインターフェース駆
動機構を使用禁止にし、したがって、情報をこのＬＩＣ
と交換することはできない。

ＬＩＣのリセット後、上記ＬＩＣに接続されている全て
の回線は自動的に使用禁止状態になる（回線インターフ
ェースは使用禁止にされる）。それらの回線はＬＩＣの
回線レジスタ上で読み書き動作を受け取るが、データの
送受信を処理しない。しかし、その回線が使用可能にさ
れるにせよ、または使用禁止にされるにせよ、リセット
下にない各ＬＩＣは、回線に関するレジスタに属する情
報を含む入力及び出力フレームを監視する。このこと
は、回線が（たとえ使用禁止にされても）走査手段から
コマンドを受け取り、状況情報（速度、...）を走査装
置に送ることを可能にする。

−「Ｅ０ Ｅ１」＝「００」：ＬＩＣは受話するが、通
話しない。「００」はＬＩＣのリセット後のＥ０及びＥ
１の状況である。この状態は論理アドレッシングを処理
するのに有用である。なぜならば、この状態のＬＩＣ
は、それに割り当てられ、フレーム２７で伝送される論
理アドレスを検出することができるからである。

その場合は、ＬＩＣはアウトバウンド直列データ・フロ
ーを監視し、その物理アドレスに対応する全ての制御ス
ロット、特にその論理アドレスを含むＦ２７の制御スロ
ットをロードする。

しかし、この状態のＬＩＣは、回線インターフェースが
使用可能にされていないので、直列リンクからのデータ
・スロットをロードしない。さらに、Ｅ０Ｅ０＝００で
ある限り、ＬＩＣはインバウンド直列リンク上では通話
せず、その物理アドレスに対応する全てのインバウンド
・スロットは、あたかもＬＩＣがリセット下であるかの
ように空になる。

−「Ｅ０ Ｅ１」＝「０１」：ＬＩＣは受話しかつ通話
し、回線インターフェースは使用禁止にされる。この状
態は、物理アドレスとのみ作用することを可能にする。
その場合は、ＬＩＣは、その物理アドレスに対応する制
御スロット上の直列リンク上で受話しかつ通話する。

−「Ｅ０ Ｅ１」＝「１０」：ＬＩＣは受話しかつ通話
し、回線インターフェースは使用可能にされる。この状
態は物理アドレスとのみ作用することを可能にする。そ
の場合は、ＬＩＣは、その物理アドレスに対応する直列
リンク・データ及び制御スロット上で受話しかつ通話す
る。

−「Ｅ０ Ｅ１」＝「１１」論理アドレスはロックされ
ず（ＥｎＬＡ＝０）：その場合は、論理アドレスが前に
ロックされていない場合は、ＬＩＣは、その物理アドレ
スに対応する全ての制御スロットを受話しかつロードす
る。回線インターフェースは使用禁止状態に保持され、 ＬＩＣはインバウンド直列リンク上で通話せず、その物
理アドレスに対応する全てのインバウンド・スロット
は、あたかもＬＩＣがリセット下にあるかのように空に
なる。

しかし、「Ｅ０ Ｅ１」＝「１１」で、論理アドレスが
既にロックされている場合は、ＬＩＣは受話しかつ通話
し、回線インターフェースは使用可能にされる。

ＬＩＣ論理アドレス交換動作の説明 ２つのＬＩＣ、すなわち、物理アドレスｎ′（ＬＩＣ
ｎ′）で接続されたＬＩＣと、物理アドレスｎ（ＬＩＣ
ｎ）で接続されたＬＩＣを考察する。ここで説明する新
しい「論理アドレッシング」機能は論理アドレスｎ′上
のＬＩＣｎを転送することを可能にし、次に論理アドレ
スｎ上のＬＩＣｎ′を転送することによりアドレスの交
換を行なうことを可能にする。

交換の後、直列リンク上でＬＩＣｎ′はＬＩＣｎのスロ
ットを受け取り、ＬＩＣｎはＬＩＣｎ′のスロットを受
け取る。

最初に論理アドレスｎ′上のＬＩＣｎを交換し、次に論
理アドレスｎ上のＬＩＣｎ′を交換するための数ステッ
プについて以下に説明する。

ＬＩＣ論理アドレッシングまたはアドレス交換動作が開
始する前に、２つのＬＩＣはリセット下にある。

したがって、それらのＬＩＣについてはＥ０Ｅ１＝００
である。

次に、ＬＩＣｎリセットが解放される。Ｅ０Ｅ１＝００
であるから、ＬＩＣｎは、その物理アドレスｎに対応す
る全ての制御スロットをアウトバウンド直列リンクから
ロードし、ＬＩＣｎはインバウンド・スロット上では通
話しない。スーパーフレームＳＦｘのフレーム２７上で
は、ＬＩＣｎは直列データ・フローから論理アドレス
ｎ′を選択し（第１２図、タイム・ダイヤグラム３）、
オンである「論理アドレス使用可能」ビットと同様に、
それをそのアドレス・レジスタにロードする。

論理アドレスは、たとえば、次のフレーム同期でロック
される。ＬＩＣｎはフレーム２８上のその論理アドレス
ｎ′に対する作用を開始する（タイム・ダイヤグラム
４）。その間、ＬＩＣｎは、ビットＥ０及びＥ１につい
ての変化まで、ＬＩＣｎは直列リンク上で受話し続ける
が通話は続けない。このとき、ＬＩＣｎは、アドレス
ｎ′に対応する全ての制御スロットを受話する。

したがって、ＬＩＣｎはアドレスｎ′に作用する。表記
法ＬＩＣｎ（ｎ′）。

次のスーパーフレームＳＦ（ｘ＋１）のフレーム１３で
は、「Ｅ０ Ｅ１」＝「１１」がＬＩＣｎ（ｎ′）の制
御レジスタにロードされる（ダイヤグラム５）。

Ｅ０ Ｅ１の新しい値が、ＬＩＣｎ′に対応するスロッ
ト上のＬＩＣｎに送られる。

ＬＩＣｎが「Ｅ０ Ｅ１」＝「１１」を得るや否や、回
線インターフェースは使用可能にされる。したがって、
データ・スロット及びＣＴＬスロットの交換はＬＩＣｎ
（ｎ′）と走査手段の間で行なうことができる（第１２
図のタイム・ダイヤグラム６）。

次に、ＬＩＣｎ′ｃリセットが解除される。

一度ＬＩＣｎ′がリセットを解されると、ＬＩＣｎ′は
直列リンク上で受話するが通話しない（Ｅ０ Ｅ１＝０
０）。

−ＬＩＣｎ′では論理アドレスがロックされていないの
で、ＬＩＣｎ′は、物理アドレスｎ′に対応するスロッ
ト上で受話し続けるが通話は続けない。したがって、Ｌ
ＩＣｎ′及びＬＩＣｎ（ｎ′）は同じスロット上にある
ので、ＬＩＣｎ′は「Ｅ０ Ｅ１」＝１１をロードする
（タイム・ダイヤグラム９）。

次に、ＬＩＣｎ′のアドレス・レジスタは論理アドレス
ｎをロードされ、ビットＢ４「論理アドレス使用可能
化」はオンにセットされる。

ＬＩＣｎ′の「ＬＩＣアドレス・レジスタア」はＳＦｘ
＋１（タイム・ダイラグラム７）のフレーム２７の間に
ロードされ、論理アドレスｎは次のフレーム同期でロッ
クされる。ＬＩＣｎ′はＳＦ（ｘ＋１）のフレーム２８
上のその論理アドレスｎに対する作用を開始する（タイ
ム・ダイヤグラム８）。

−ＬＩＣｎ′がフレーム２８同期上の論理アドレスｎで
転送されると、ＬＩＣｎ（ｎ′）とのそれ以上の衝突を
回避するため、ＬＩＣｎ′のビット「Ｅ０ Ｅ１」がリ
セットされる。このことは、第１３図と関連して説明す
るように発生されるＥ０Ｅ１リセット信号により行なわ
れ（タイム・ダイヤグラム１０）、上記Ｅ０Ｅ１リセッ
ト信号はＥ０Ｅ１リセット・クロック信号により刻時さ
れる。

物理アドレスｎ′に対応するスロット上に到着する「Ｌ
ＩＣアドレス・レジスタ」はＬＩＣｎ′及びＬＩＣｎ
（ｎ′）により受け取られるが、ＬＩＣｎ（ｎ′）は既
に論理アドレスをロックしているので、ＬＩＣｎ
（ｎ′）はそれをロードしない。

一度論理アドレスｎがＬＩＣｎ′内にロックされると、
ＬＩＣｎ′はアドレスｎに作用する。表記法「Ｅ０ Ｅ
１」＝「００」を有するＬＩＣｎ′（ｎ）。

「Ｅ０ Ｅ１」がリセットされているので、ＬＩＣｎ′
（ｎ）は、物理アドレスｎに対応するスロット上では受
話するが、通話しない。

したがって、Ｅ０ Ｅ１＝１１は、ＳＦ（ｘ＋２）のフ
レーム１３で作成されているＬＩＣｎ′（ｎ）に再びロ
ードされねばならない。したがって、Ｅ０ Ｅ１の新し
い値は、物理アドレスｎに対応するスロット上のＬＩＣ
ｎ′に送られる（ＳＦ（ｘ＋２）のフレーム１３）。

ＬＩＣｎ′が「Ｅ０ Ｅ１」＝「１１」を得るや否や、
論理アドレスはＬＩＣｎ′にロックされているので、回
線インターフェースに使用可能にされる。

新しい論理アドレスをＬＩＣｎ′またはＬＩＣｎに与え
るためには、それらのＬＩＣにリセットが再び適用され
ねばならないことに留意すべきである。

「選択された論理アドレス」、「ロックされた論理アド
レス」、「Ｅ０ Ｅ１リセット」等の信号をもたらすた
め各ＬＩＣで必要な簡単な論理回路を第１３図に示す。
この図はまた、前に説明したようにＥ０ Ｅ１を１１か
ら００にリセットするため必要である、第１２図に示す
「Ｅ０ Ｅ１リセット・クロック」信号をどのように得
るかを示す。

第１３図に示すように、アドレス・レジスタＲＡ（７
２）により受け取られたＥｎＬＡビット（Ｂ４）は、Ｄ
１復号の受取り時にラッチ（１０６）によりラッチされ
る。このＥｎＬＡ信号は次に、ワイヤ（１２２）上の論
理アドレス・ロッキング・コマンドの受取り時にラッチ
（１１８）により再びラッチされる。このコマンドは任
意の後続フレーム同期タグ、たとえば、前述のＦ２８同
期でもよく、または、図で示されるよに、スーパーフレ
ーム同期タグでもよい。

ラッチ（１１８）の出力が高であるときは、論理アドレ
スはロックされる。この信号はＥｎＬＡ信号と共に使用
され（ワイヤ（１２０））、両者はＡＮＤ演算されてＥ
０Ｅ１リセット信号を作成する。この信号の使用につい
ては上で説明した。そのＬＩＣで回線が使用可能にされ
ない限り、ビット・クロック、Ｅ０Ｅ１リセット信号、
及び第１２図のタイム・ダイヤグラム１１に示す信号か
ら得られる“回線使用可能なし”信号をＡＮＤ演算する
ことにより、Ｅ０Ｅ１リセット・クロック信号が次に発
生される。

第１４図は、一度ＬＩＣが論理アドレスと共に作用する
場合に必要とされる回線使用可能信号及び使用禁止信号
を実現するための可能な方法を示す。Ｃクロックで、同
様にＥ０Ｅ１リセット信号を受け取るＡＮＤゲート（１
３２、１３４）を介して制御レジスタＲＣ（７４）のラ
ッチ（１３８、１４２）にＢ２、Ｂ４ビットが供給され
る。回線使用可能回路は、分かり易くするため、回線０
についてのみを示す。

設けられた簡単な論理によれば、Ｅ０Ｅ１＝１１の場合
のみ回線０が使用可能にされる。しかし、Ｅ０Ｅ１の値
は、前にリセットされたか（Ｅ０Ｅ１リセット・クロッ
クが活動化された）、またはセットされた（Ｄ２が活動
化された）場合のみ考慮され、この値は、確立したＥ０
Ｅ１状況をもたらすラッチ（１４０、１４４）と組み合
わされて、回線が誤って使用可能にされるのを回避す
る。

Ｆ．発明の効果 以上説明したように本発明によれば、複数の伝送回線
（ないしは伝送ライン）を最短の時間で走査することが
できる。

【図面の簡単な説明】

第１図は、本発明を適用することができるシステムの概
略を示す図である。 第２図は、通信装置の伝送サブシステムの概略を示す図
である。 第３図は、８個のＬＩＣが接続されたＬＩＣ装置の構成
を示す図である。 第４図は、３個のＬＩＣが接続されたＬＩＣ装置構成を
示す図である。 第５図は、第１図に示す走査装置とマルチプレクサ内打
の直列データ・フローの構造を示す図である。 第６図は、論理アドレッシング動作に含まれる２つのス
ーパーフレームのフレームを示す図である。 第７図は、論理アドレッシング動作に含まれるフレーム
の制御スロットを示す図である。 第８図は、２つのＬＩＣの間でアドレスを交換するため
のプロトコルを示す図である。 第９図は、ＬＩＣをインバウンド及びアウトバウンド回
線に接続するため必要とされるハードウェアを示す図で
ある。 第１０図は、特定のＬＩＣが特定の時点にマルチプレク
サと通信できるようにするタイム・ウィンドウ発生回路
を示す図である。 第１１図は、特定のＬＩＣについて、第１０図の回路に
より発生されたタイム・ウィンドウを示す図である。 第１２図は、２つのＬＩＣの間のアドレス交換動作に関
連したタイミングを示す図である。 第１３図はＬＩＣ論理アドレッシング回路の実施例を示
す図である。 第１４図は、特定のＬＩＣに接続された回線を使用可能
にするための回路の実施例を示す図である。 １……回線アダプタ、１０……走査論理、１２……直列
リンク、１４……多重化回路、１６……マイクロプロセ
ッサ、１７……マイクロコード・メモリ、１８……ＣＰ
Ｕバス、２０……ＬＩＣ、２６……伝送回線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチヤン・ガルシア フランス国06110ラ・ゴード、ル・ドウ・ トリガン277番地 (72)発明者 イヴ・グランジエ フランス国06600アンテイベ、シユマン・ デ・プラトー・フレリ、ラ・フオンテー ヌ・オ・メルル（番地なし) (72)発明者 シルヴイエ・スパルマサン・ロマ フランス国78236ル・ペツク、レジダン ス・ヴアレ・デ・ラ・サイン、アヴエニ ユ・ジエイ‐エフ・ケネデイ８番地 (56)参考文献 特開 昭61−161845（ＪＰ，Ａ) 特開 昭59−167158（ＪＰ，Ａ) 特開 昭62−35737（ＪＰ，Ａ) 特開 昭59−226926（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】ユーザの装置を通信装置の走査手段に接続
   する複数の伝送ラインを走査するための方法であって、
   上記伝送ラインは回線インターフェース結合手段を介し
   て上記走査手段へ接続され、該各回線インターフェース
   結合手段は走査手段へ既知のワイヤード・アドレスを有
   し、さらに上記方法は、回線インターフェースの結合手
   段のワイヤード・アドレスに対応する論理アドレスの変
   更を可能とするプロトコルを含むことにより、活動中の
   伝送ラインに接続された活動回線インターフェース結合
   手段を、それ自体のワイヤード・アドレスで走査するの
   でなく、走査順序がより早い活動中でない回線インター
   フェース結合手段のワイヤード・アドレスに対応する論
   理アドレスを割り当て、該論理アドレスを走査すること
   によって、活動回線インターフェース結合手段のみを走
   査することを特徴とする上記伝送ライン走査方法。