JPH06130414A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH06130414A JPH06130414A JP27610392A JP27610392A JPH06130414A JP H06130414 A JPH06130414 A JP H06130414A JP 27610392 A JP27610392 A JP 27610392A JP 27610392 A JP27610392 A JP 27610392A JP H06130414 A JPH06130414 A JP H06130414A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000011229 interlayer Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims description 50
- 239000011159 matrix material Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000001035 drying Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 18
- 230000000694 effects Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000007789 gas Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 透明絶縁基板上に形成された層間絶縁膜を２
層有する液晶表示装置において、第２層間絶縁膜に開口
された接続孔の逆テ−パ形状を防止することにより画素
電極の断線を防止し表示品質および歩留りを向上させ
る。 【構成】 第１層間絶縁膜にＴＦＴのソ−ス及びドレイ
ンと導通接続するように接続孔を開口した後、ドレイン
側の接続孔のみをレジストで覆いデ−タ線を形成するこ
とを特徴とする。 【効果】 デ−タ線形成時にドレイン側の接続孔はレジ
ストで覆われているため第１層間絶縁膜へのスパッタダ
メ−ジはなく第２層間絶縁膜に開口された接続孔の逆テ
−パ形状を防止することができるため画素電極の断線が
防止でき表示品質および歩留りを向上させることが可能
である
層有する液晶表示装置において、第２層間絶縁膜に開口
された接続孔の逆テ−パ形状を防止することにより画素
電極の断線を防止し表示品質および歩留りを向上させ
る。 【構成】 第１層間絶縁膜にＴＦＴのソ−ス及びドレイ
ンと導通接続するように接続孔を開口した後、ドレイン
側の接続孔のみをレジストで覆いデ−タ線を形成するこ
とを特徴とする。 【効果】 デ−タ線形成時にドレイン側の接続孔はレジ
ストで覆われているため第１層間絶縁膜へのスパッタダ
メ−ジはなく第２層間絶縁膜に開口された接続孔の逆テ
−パ形状を防止することができるため画素電極の断線が
防止でき表示品質および歩留りを向上させることが可能
である
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関し、特
に、その表示品質の向上技術に関する。
に、その表示品質の向上技術に関する。
【０００２】
【従来の技術】液晶表示装置においては、画素信号を供
給するデ−タ線および走査信号を伝達するゲ−ト線が格
子状に配置されており各画素領域が区画形成された一方
側の透明絶縁基板と共通電極が形成された他方側の透明
絶縁基板との間に液晶が封入されており、共通電極と各
画素領域の画素電極との間に印加される電位を制御し
て、画素領域毎の液晶の配向状態を変化させるようにな
っている。このため、各画素領域から構成されたマトリ
クスアレイの一般的な構造は、垂直方向のデ−タ線と、
水平方向のゲ−ト線とによって区画形成された画素領域
にデ−タ線が導通接続するソ−スおよびゲ−ト線が導通
接続するゲ−トを有するＴＦＴが構成されており、その
ドレインには、それらの表面側に形成されたシリコン酸
化膜からなる層間絶縁膜の接続孔を介して画素電極が導
通接続している。
給するデ−タ線および走査信号を伝達するゲ−ト線が格
子状に配置されており各画素領域が区画形成された一方
側の透明絶縁基板と共通電極が形成された他方側の透明
絶縁基板との間に液晶が封入されており、共通電極と各
画素領域の画素電極との間に印加される電位を制御し
て、画素領域毎の液晶の配向状態を変化させるようにな
っている。このため、各画素領域から構成されたマトリ
クスアレイの一般的な構造は、垂直方向のデ−タ線と、
水平方向のゲ−ト線とによって区画形成された画素領域
にデ−タ線が導通接続するソ−スおよびゲ−ト線が導通
接続するゲ−トを有するＴＦＴが構成されており、その
ドレインには、それらの表面側に形成されたシリコン酸
化膜からなる層間絶縁膜の接続孔を介して画素電極が導
通接続している。
【０００３】従来の液晶表示装置においては、デ−タ線
も画素電極と同一の層間絶縁膜上に形成されて、その接
続孔を介してソ−スに導通接続しているため、デ−タ線
と画素電極とデ−タ線とが短絡しやすい構造である。従
って、それらを絶縁分離しておくためには、画素電極の
端部とデ−タ線との間に所定の間隔を確保する必要があ
り、その間隔に相当して、画素電極の形成領域が狭くな
り、開口率が低減するという問題がある。この問題を解
決する方法として、デ−タ線と画素電極とを異なる絶縁
膜上に形成すれば良い。これは、第１層目の層間絶縁膜
の第１の接続孔を介して導通接続するデ−タ線を形成
し、第１層目の層間絶縁膜の第２の接続孔及び第２層目
の層間絶縁膜の接続孔を介して端部がデ−タ線の上方に
位置する画素電極が導通接続する構造である。従って、
デ−タ線と画素電極とは互いに別層に形成されているた
め短絡する危険性がないので、デ−タ線の上方位置にま
で画素電極の端部を配置することができるため、開口率
が増加し、表示品質が向上する。
も画素電極と同一の層間絶縁膜上に形成されて、その接
続孔を介してソ−スに導通接続しているため、デ−タ線
と画素電極とデ−タ線とが短絡しやすい構造である。従
って、それらを絶縁分離しておくためには、画素電極の
端部とデ−タ線との間に所定の間隔を確保する必要があ
り、その間隔に相当して、画素電極の形成領域が狭くな
り、開口率が低減するという問題がある。この問題を解
決する方法として、デ−タ線と画素電極とを異なる絶縁
膜上に形成すれば良い。これは、第１層目の層間絶縁膜
の第１の接続孔を介して導通接続するデ−タ線を形成
し、第１層目の層間絶縁膜の第２の接続孔及び第２層目
の層間絶縁膜の接続孔を介して端部がデ−タ線の上方に
位置する画素電極が導通接続する構造である。従って、
デ−タ線と画素電極とは互いに別層に形成されているた
め短絡する危険性がないので、デ−タ線の上方位置にま
で画素電極の端部を配置することができるため、開口率
が増加し、表示品質が向上する。
【０００４】
【発明が解決しようとする課題】上記構造で第１層目と
第２層目の層間絶縁膜ではエッチングレ−トが異なるた
めウェットエッチングにより接続孔を開口し、直接画素
電極がＴＦＴのドレインと導通接続する場合、各層ごと
にエッチングする必要がある。しかし第１層目の層間絶
縁膜にＴＦＴのソ−ス及びドレインと導通接続するよう
に接続孔を開口した後、デ−タ線（例えばＡｌ）をスパ
ッタ法により形成し、次に第２層目の層間絶縁膜を堆積
した後、第１の層間絶縁膜のドレイン側の接続孔を介し
てＴＦＴのドレインと導通接続するように接続孔を開口
しようとすると、デ−タ線を形成する際のスパッタダメ
−ジにより第１層目と第２層目の層間絶縁膜の密着不良
が発生し、その界面からエッチング液が染み込み第２層
目に開口された接続孔はオ−バ−エッチングされ逆テ−
パ−形状となる。その後その接続孔及び第１層目の層間
絶縁膜のドレイン側に開口された接続孔を介してＴＦＴ
のドレインに導通接続するように透明画素電極（例えば
ＩＴＯ膜）を形成すると、接続孔が逆テ−パ−形状のた
め画素電極が断線し表示欠陥の原因となる。
第２層目の層間絶縁膜ではエッチングレ−トが異なるた
めウェットエッチングにより接続孔を開口し、直接画素
電極がＴＦＴのドレインと導通接続する場合、各層ごと
にエッチングする必要がある。しかし第１層目の層間絶
縁膜にＴＦＴのソ−ス及びドレインと導通接続するよう
に接続孔を開口した後、デ−タ線（例えばＡｌ）をスパ
ッタ法により形成し、次に第２層目の層間絶縁膜を堆積
した後、第１の層間絶縁膜のドレイン側の接続孔を介し
てＴＦＴのドレインと導通接続するように接続孔を開口
しようとすると、デ−タ線を形成する際のスパッタダメ
−ジにより第１層目と第２層目の層間絶縁膜の密着不良
が発生し、その界面からエッチング液が染み込み第２層
目に開口された接続孔はオ−バ−エッチングされ逆テ−
パ−形状となる。その後その接続孔及び第１層目の層間
絶縁膜のドレイン側に開口された接続孔を介してＴＦＴ
のドレインに導通接続するように透明画素電極（例えば
ＩＴＯ膜）を形成すると、接続孔が逆テ−パ−形状のた
め画素電極が断線し表示欠陥の原因となる。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の液晶表示装置において講じた手段は、透明
な絶縁基板の表面側に形成されたＴＦＴを有する液晶表
示装置において、前記ＴＦＴのソ−ス及びドレインと導
通接続するための接続孔を第１の層間絶縁膜に開口する
工程と、次に開口された接続孔のうちドレイン側の接続
孔をレジストで覆う工程と、次にそのレジストを２００
℃以上で乾燥する工程と、次にデ−タ線を成膜し接続孔
を介してＴＦＴのソ−スと導通接続するようにパタ−ニ
ングし、ドレイン側の接続孔を覆っていたレジストを剥
離する工程と、次に第２の層間絶縁膜を堆積し第１の層
間絶縁膜の接続孔を介してドレインと導通接続するよう
に前記第２の層間絶縁膜に接続孔を開口する工程と、次
に透明画素電極を成膜し、第１及び第２層間絶縁膜の接
続孔を介してＴＦＴのドレインに導通接続するようにパ
タ−ニングする工程と、を有することである。
に、本発明の液晶表示装置において講じた手段は、透明
な絶縁基板の表面側に形成されたＴＦＴを有する液晶表
示装置において、前記ＴＦＴのソ−ス及びドレインと導
通接続するための接続孔を第１の層間絶縁膜に開口する
工程と、次に開口された接続孔のうちドレイン側の接続
孔をレジストで覆う工程と、次にそのレジストを２００
℃以上で乾燥する工程と、次にデ−タ線を成膜し接続孔
を介してＴＦＴのソ−スと導通接続するようにパタ−ニ
ングし、ドレイン側の接続孔を覆っていたレジストを剥
離する工程と、次に第２の層間絶縁膜を堆積し第１の層
間絶縁膜の接続孔を介してドレインと導通接続するよう
に前記第２の層間絶縁膜に接続孔を開口する工程と、次
に透明画素電極を成膜し、第１及び第２層間絶縁膜の接
続孔を介してＴＦＴのドレインに導通接続するようにパ
タ−ニングする工程と、を有することである。
【０００６】
【作用】本発明の液晶表示装置の製造方法において、第
１層目の層間絶縁膜上にデ−タ線をスパッタ法で形成す
る際、ドレイン側の接続孔はレジストで覆われているた
めスパッタダメ−ジをうけない。よって第２層目の層間
絶縁膜との密着不良は発生しないため第２層目の層間絶
縁膜に開口された接続孔は逆テ−パ−形状にはならず画
素電極の断線も発生しないので表示品質向上が可能であ
る。
１層目の層間絶縁膜上にデ−タ線をスパッタ法で形成す
る際、ドレイン側の接続孔はレジストで覆われているた
めスパッタダメ−ジをうけない。よって第２層目の層間
絶縁膜との密着不良は発生しないため第２層目の層間絶
縁膜に開口された接続孔は逆テ−パ−形状にはならず画
素電極の断線も発生しないので表示品質向上が可能であ
る。
【０００７】
【実施例】次に本発明の一実施例について添付図面を参
照して説明する。図１は本発明の実施例の製造方法を適
用した液晶表示装置における画素領域の構造断面図を工
程ごとに示したものである。
照して説明する。図１は本発明の実施例の製造方法を適
用した液晶表示装置における画素領域の構造断面図を工
程ごとに示したものである。
【０００８】この画素領域には、デ−タ線１４が導通接
続するソ−ス２、ゲ−ト線が導通接続するゲ−ト７、お
よび画素電極１６が導通接続するドレイン３によって、
ＴＦＴ８が形成されている。このＴＦＴの断面構造は、
液晶表示装置全体を支持する絶縁透明基板１の表面側に
ＳｉＨ4ガスを600℃程度で熱分解させ、減圧下での化学
気相成長法（以下ＣＶＤ法と略す）により多結晶シリコ
ン層４を1000Å程度堆積した後所定の形状にパタ−ニン
グし、次にこの多結晶シリコン層４の表面を1000〜1200
℃で熱酸化することによりゲ−ト酸化膜６を1200Å程度
堆積する。このとき多結晶シリコン層４は熱酸化により
反応するため膜厚は500Å程度となる。この多結晶シリコ
ンには、真性の多結晶シリコン領域であるチャネル領域
５を除いて、ｎ型の不純物としてリンが導入されて（ｐ
型を形成する場合はボロン）、ソ−ス２およびドレイン
３が形成されている。ここでリンの導入は、多結晶シリ
コン層４の表面側に形成されたゲ−ト酸化膜６上のゲ−
ト７をマスクとするイオン注入を利用することにより、
ソ−ス２およびドレイン３がセルフアラインとなるよう
に行われる。ここでゲ−ト７は多結晶シリコン膜を3000
〜4000Å堆積した後、この多結晶シリコン膜中に酸素及
び窒素雰囲気中でオキシ塩化リン（ＰＯＣｌ3）を用い9
00〜1000℃でリンを熱拡散するかあるいは、同等量のリ
ンをイオン打ち込みにより注入し、所定の形状にパタ−
ニングして形成する。このＴＦＴ８の表面側には、シリ
コン酸化膜からなる第１の層間絶縁膜９がＳｉＨ4系あ
るいはＴＥＯＳ系のガスを用い、常圧ＣＶＤ法あるいは
減圧ＣＶＤ法により8000〜10000Å程度堆積されてお
り、それには第１の接続孔１１と第２の接続孔１２とが
それぞれＴＦＴ８のソ−ス及びドレインと導通接続する
ように開口されている（ａ）。次にそのうちの第２の接
続孔１２のみをレジスト１３で覆った後、窒素雰囲気中
で２００℃〜３００℃で加熱し乾燥させる（ｂ）。そし
てスパッタ法によりデ−タ線となるアルミニウムを8000
〜10000Å程度堆積し、第１の接続孔を介して、このアル
ミニウムがソ−ス２に導通接続するようにパタ−ニング
してデ−タ線１４を形成する（ｃ）。このとき、第２の
接続孔１２のみをレジストで覆う場合のフォトマスクは
第２の接続孔１２のみがレジスト覆われ、かつデ−タ線
がレジストで覆われないパタ−ンであれば良いから画素
電極を形成するフォトマスクを共用して用いれば良い。
あるいは画素電極の周囲に不透明金属膜でブラックマト
リクスを形成する構造の場合には、そのブラックマトリ
クスを形成する際のフォトマスクでレジストの極性を反
転させて用いても良い。つまりブラックマトリクスをパ
タ−ニングする際にポジレジストを用いたならばネガレ
ジスト、逆にブラックマトリクス形成時にネガレジスト
を用いたならばポジレジストを用いることによりドレイ
ン側の接続孔のみをレジストで覆うことができる。次に
その上層に第２の層間絶縁膜１０が第１の層間絶縁膜９
と同様にＳｉＨ4系あるいはＴＥＯＳ系のガスを用い、常
圧ＣＶＤ法あるいは減圧ＣＶＤ法により8000〜10000Å
程度堆積されており、接続孔１５を第１の層間絶縁膜の
第２の接続孔１２を介してドレイン３に導通接続される
ように開孔した後、画素電極１６となるＩＴＯ膜をスパ
ッタ法により1000Å〜2000Å堆積し、接続孔１５と第１
の層間絶縁膜の第２の接続孔１２を介してドレイン３に
導通接続され、画素電極の端部がデ−タ線の上方位置に
配置されるようにパタ−ニングして形成し完成する
（ｄ）。本実施例では画素電極にスパッタによるＩＴＯ
膜を用いたが、金属インジウムあるいはインジウム−ス
ズ合金をスパッタ法、蒸着法またはＣＶＤ法により堆積
した後、３００℃〜５００℃で酸素雰囲気あるいは空気
中においてドライ酸化または水蒸気を用いたウェット酸
化を行うことにより、画素電極を形成しても良い。
続するソ−ス２、ゲ−ト線が導通接続するゲ−ト７、お
よび画素電極１６が導通接続するドレイン３によって、
ＴＦＴ８が形成されている。このＴＦＴの断面構造は、
液晶表示装置全体を支持する絶縁透明基板１の表面側に
ＳｉＨ4ガスを600℃程度で熱分解させ、減圧下での化学
気相成長法（以下ＣＶＤ法と略す）により多結晶シリコ
ン層４を1000Å程度堆積した後所定の形状にパタ−ニン
グし、次にこの多結晶シリコン層４の表面を1000〜1200
℃で熱酸化することによりゲ−ト酸化膜６を1200Å程度
堆積する。このとき多結晶シリコン層４は熱酸化により
反応するため膜厚は500Å程度となる。この多結晶シリコ
ンには、真性の多結晶シリコン領域であるチャネル領域
５を除いて、ｎ型の不純物としてリンが導入されて（ｐ
型を形成する場合はボロン）、ソ−ス２およびドレイン
３が形成されている。ここでリンの導入は、多結晶シリ
コン層４の表面側に形成されたゲ−ト酸化膜６上のゲ−
ト７をマスクとするイオン注入を利用することにより、
ソ−ス２およびドレイン３がセルフアラインとなるよう
に行われる。ここでゲ−ト７は多結晶シリコン膜を3000
〜4000Å堆積した後、この多結晶シリコン膜中に酸素及
び窒素雰囲気中でオキシ塩化リン（ＰＯＣｌ3）を用い9
00〜1000℃でリンを熱拡散するかあるいは、同等量のリ
ンをイオン打ち込みにより注入し、所定の形状にパタ−
ニングして形成する。このＴＦＴ８の表面側には、シリ
コン酸化膜からなる第１の層間絶縁膜９がＳｉＨ4系あ
るいはＴＥＯＳ系のガスを用い、常圧ＣＶＤ法あるいは
減圧ＣＶＤ法により8000〜10000Å程度堆積されてお
り、それには第１の接続孔１１と第２の接続孔１２とが
それぞれＴＦＴ８のソ−ス及びドレインと導通接続する
ように開口されている（ａ）。次にそのうちの第２の接
続孔１２のみをレジスト１３で覆った後、窒素雰囲気中
で２００℃〜３００℃で加熱し乾燥させる（ｂ）。そし
てスパッタ法によりデ−タ線となるアルミニウムを8000
〜10000Å程度堆積し、第１の接続孔を介して、このアル
ミニウムがソ−ス２に導通接続するようにパタ−ニング
してデ−タ線１４を形成する（ｃ）。このとき、第２の
接続孔１２のみをレジストで覆う場合のフォトマスクは
第２の接続孔１２のみがレジスト覆われ、かつデ−タ線
がレジストで覆われないパタ−ンであれば良いから画素
電極を形成するフォトマスクを共用して用いれば良い。
あるいは画素電極の周囲に不透明金属膜でブラックマト
リクスを形成する構造の場合には、そのブラックマトリ
クスを形成する際のフォトマスクでレジストの極性を反
転させて用いても良い。つまりブラックマトリクスをパ
タ−ニングする際にポジレジストを用いたならばネガレ
ジスト、逆にブラックマトリクス形成時にネガレジスト
を用いたならばポジレジストを用いることによりドレイ
ン側の接続孔のみをレジストで覆うことができる。次に
その上層に第２の層間絶縁膜１０が第１の層間絶縁膜９
と同様にＳｉＨ4系あるいはＴＥＯＳ系のガスを用い、常
圧ＣＶＤ法あるいは減圧ＣＶＤ法により8000〜10000Å
程度堆積されており、接続孔１５を第１の層間絶縁膜の
第２の接続孔１２を介してドレイン３に導通接続される
ように開孔した後、画素電極１６となるＩＴＯ膜をスパ
ッタ法により1000Å〜2000Å堆積し、接続孔１５と第１
の層間絶縁膜の第２の接続孔１２を介してドレイン３に
導通接続され、画素電極の端部がデ−タ線の上方位置に
配置されるようにパタ−ニングして形成し完成する
（ｄ）。本実施例では画素電極にスパッタによるＩＴＯ
膜を用いたが、金属インジウムあるいはインジウム−ス
ズ合金をスパッタ法、蒸着法またはＣＶＤ法により堆積
した後、３００℃〜５００℃で酸素雰囲気あるいは空気
中においてドライ酸化または水蒸気を用いたウェット酸
化を行うことにより、画素電極を形成しても良い。
【０００９】従って、本液晶表示装置において、デ−タ
線形成時にドレイン側の接続孔はレジストで覆われてい
るため第１層間絶縁膜へのスパッタダメ−ジはなく接続
孔の形状異常を防止することができるため画素電極の断
線が防止でき表示品質および歩留りを向上させることが
可能である。
線形成時にドレイン側の接続孔はレジストで覆われてい
るため第１層間絶縁膜へのスパッタダメ−ジはなく接続
孔の形状異常を防止することができるため画素電極の断
線が防止でき表示品質および歩留りを向上させることが
可能である。
【００１０】
【発明の効果】本発明の液晶表示装置の製造方法におい
て前記のとおり、デ−タ線形成時にドレイン側の接続孔
をレジストで覆うことに特徴を有するので、以下の効果
を奏する。
て前記のとおり、デ−タ線形成時にドレイン側の接続孔
をレジストで覆うことに特徴を有するので、以下の効果
を奏する。
【００１１】デ−タ線形成時にドレイン側の接続孔が
レジストで覆われているため、第１層間絶縁膜へのスパ
ッタダメ−ジが軽減され第２層間絶縁膜に接続孔を開口
した時に第１及び第２層間絶縁膜の界面でのオ−バエッ
チングは発生しない。そのため接続孔は逆テ−パ−形状
にならず、画素電極の断線が防止されるため表示品質及
び歩留まりが向上する。
レジストで覆われているため、第１層間絶縁膜へのスパ
ッタダメ−ジが軽減され第２層間絶縁膜に接続孔を開口
した時に第１及び第２層間絶縁膜の界面でのオ−バエッ
チングは発生しない。そのため接続孔は逆テ−パ−形状
にならず、画素電極の断線が防止されるため表示品質及
び歩留まりが向上する。
【００１２】ドレイン側の接続孔をレジストで覆う場
合のフォトマスクは画素電極のフォトマスクと共用で
き、あるいは画素電極の周囲にブラックマトリクスを形
成する場合はそのブラックマトリクスのフォトマスクと
も共用して使用できるため、この工程専用に新規にフォ
トマスクを作成する必要はない。
合のフォトマスクは画素電極のフォトマスクと共用で
き、あるいは画素電極の周囲にブラックマトリクスを形
成する場合はそのブラックマトリクスのフォトマスクと
も共用して使用できるため、この工程専用に新規にフォ
トマスクを作成する必要はない。
【図１】本発明の一実施例を説明する図。 （ａ）第１層目の層間絶縁膜にＴＦＴのソ−ス及びドレ
インと導通接続するように接続孔を開口した図。 （ｂ）開口された接続孔のうちドレイン側の接続孔のみ
をレジストで覆った図。 （ｃ）ドレイン側の接続孔はレジストで覆われたままで
デ−タ線を形成した図。 （ｄ）完成図。
インと導通接続するように接続孔を開口した図。 （ｂ）開口された接続孔のうちドレイン側の接続孔のみ
をレジストで覆った図。 （ｃ）ドレイン側の接続孔はレジストで覆われたままで
デ−タ線を形成した図。 （ｄ）完成図。
【符号の説明】 １ 透明絶縁基板 ２ ソ−ス ３ ドレイン ４ 多結晶シリコン膜 ５ チャネル ６ ゲ−ト酸化膜 ７ ゲ−ト電極 ８ ＴＦＴ ９ 第１層目の層間絶縁膜 １０ 第２層目の層間絶縁膜 １１ 接続孔１ １２ 接続孔２ １３ レジスト １４ デ−タ線 １５ 接続孔 １６ 画素電極
Claims (3)
- 【請求項１】透明な絶縁基板の表面側に形成された薄膜
トランジスタ（以下ＴＦＴと略す）を有する液晶表示装
置において、前記ＴＦＴのソ−ス及びドレインと導通接
続するための接続孔を第１の層間絶縁膜に開口する工程
と、次に開口された接続孔のうちドレイン側の接続孔を
レジストで覆う工程と、次にそのレジストを２００℃以
上で乾燥する工程と、次にデ−タ線を成膜し接続孔を介
してＴＦＴのソ−スと導通接続するようにパタ−ニング
し、ドレイン側の接続孔を覆っていたレジストを剥離す
る工程と、次に第２の層間絶縁膜を堆積し第１の層間絶
縁膜の接続孔を介してドレインと導通接続するように前
記第２の層間絶縁膜に接続孔を開口する工程と、次に透
明画素電極を成膜し、第１及び第２層間絶縁膜の接続孔
を介してＴＦＴのドレインに導通接続するようにパタ−
ニングする工程と、を有することを特徴とする液晶表示
装置の製造方法。 - 【請求項２】請求項１において、ドレイン側の接続孔を
覆うレジストのパタ−ンは画素電極と同一のフォトマス
クを使用することによってパタ−ニングされることを特
徴とする液晶表示装置の製造方法。 - 【請求項３】請求項１において、ブラックマトリクスを
画素電極の周囲に形成する場合、ドレイン側の接続孔を
覆うレジストのパタ−ンはブラックマトリクスを形成す
る際のレジストとは反対の極性のレジストを用い、ブラ
ックマトリクスと同一のフォトマスクを使用することに
よってパタ−ニングされることを特徴とする液晶表示装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27610392A JP3127615B2 (ja) | 1992-10-14 | 1992-10-14 | 液晶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27610392A JP3127615B2 (ja) | 1992-10-14 | 1992-10-14 | 液晶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06130414A true JPH06130414A (ja) | 1994-05-13 |
| JP3127615B2 JP3127615B2 (ja) | 2001-01-29 |
Family
ID=17564847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27610392A Expired - Lifetime JP3127615B2 (ja) | 1992-10-14 | 1992-10-14 | 液晶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127615B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| US7615786B2 (en) | 1993-10-01 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor incorporating an integrated capacitor and pixel region |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
-
1992
- 1992-10-14 JP JP27610392A patent/JP3127615B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7615786B2 (en) | 1993-10-01 | 2009-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor incorporating an integrated capacitor and pixel region |
| US7517738B2 (en) | 1995-01-17 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor |
| US9666614B2 (en) | 2002-04-09 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8835271B2 (en) | 2002-04-09 | 2014-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10050065B2 (en) | 2002-04-09 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127615B2 (ja) | 2001-01-29 |
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