JPH06131253A - メモリワードの管理回路 - Google Patents
メモリワードの管理回路Info
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- JPH06131253A JPH06131253A JP20360093A JP20360093A JPH06131253A JP H06131253 A JPH06131253 A JP H06131253A JP 20360093 A JP20360093 A JP 20360093A JP 20360093 A JP20360093 A JP 20360093A JP H06131253 A JPH06131253 A JP H06131253A
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- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
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Abstract
(57)【要約】 （修正有）
【目的】 メモリのメモリワードを管理する回路を提
供。 【構成】 メモリ１内でゾーン記述子５は、読出、書込
み及び消去動作に付随し、この記述子によって制御され
るメモリのゾーン１，２のメモリワードに関する動作の
許可を含む。また、ゾーン記述子は、次の記述子６のア
ドレスを含むことによってメモリゾーン１，２の管理モ
ードとそのゾーンの終りに対応するアドレスを記憶す
る。内部ゾーン制御信号は、メモリゾーン１，２の管理
モードとそのゾーンの終りに対応するアドレスを記憶す
るために生成される。次にゾーンの終りをアドレスカウ
ンタ４によって生成されたアドレスと比較７する。ゾー
ンの終りに達すると、記憶された情報の変更が実行され
る。
供。 【構成】 メモリ１内でゾーン記述子５は、読出、書込
み及び消去動作に付随し、この記述子によって制御され
るメモリのゾーン１，２のメモリワードに関する動作の
許可を含む。また、ゾーン記述子は、次の記述子６のア
ドレスを含むことによってメモリゾーン１，２の管理モ
ードとそのゾーンの終りに対応するアドレスを記憶す
る。内部ゾーン制御信号は、メモリゾーン１，２の管理
モードとそのゾーンの終りに対応するアドレスを記憶す
るために生成される。次にゾーンの終りをアドレスカウ
ンタ４によって生成されたアドレスと比較７する。ゾー
ンの終りに達すると、記憶された情報の変更が実行され
る。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ装置内の読出、
消去、アドレッシング及びその他のメモリワード管理モ
ードを制御する回路に関するものである。管理モード
は、各メモリワードについて記述子と呼ばれる特定のメ
モリワードによって決定される。各記述子は、複数のメ
モリワードを含むメモリゾーンの管理モードを決定す
る。本発明は、電気的に消去可能且つプログラム可能な
メモリ（ＥＥＰＲＯＭ）及び消去不可能な、電気的にプ
ログラム可能なメモリ（ＥＰＲＯＭ）等の不揮発性メモ
リを含むメモリ装置を管理するために使用される。
消去、アドレッシング及びその他のメモリワード管理モ
ードを制御する回路に関するものである。管理モード
は、各メモリワードについて記述子と呼ばれる特定のメ
モリワードによって決定される。各記述子は、複数のメ
モリワードを含むメモリゾーンの管理モードを決定す
る。本発明は、電気的に消去可能且つプログラム可能な
メモリ（ＥＥＰＲＯＭ）及び消去不可能な、電気的にプ
ログラム可能なメモリ（ＥＰＲＯＭ）等の不揮発性メモ
リを含むメモリ装置を管理するために使用される。
【０００２】
【従来の技術】特にＩＣカード（チップカード）ような
アプリケーションでは、メモリの分割が知られている。
それによると、不揮発性メモリは、読出だけが実行でき
るゾーン、読出及び書込みが実行できるゾーン、読出及
び消去だけが実行できるゾーン、読出さえも実行できな
い（特にカードの暗証コードが関係する時）ゾーンなど
の複数のゾーンに分割される。通常、電子集積回路内の
このようなＩＣカードのオペレーティングシステムは、
各メモリゾーンで、そのメモリゾーンに対応する記述子
によって決定された保護構成の機能に応じて許可された
機能だけを実行することができるマイクロコントローラ
を備える。
アプリケーションでは、メモリの分割が知られている。
それによると、不揮発性メモリは、読出だけが実行でき
るゾーン、読出及び書込みが実行できるゾーン、読出及
び消去だけが実行できるゾーン、読出さえも実行できな
い（特にカードの暗証コードが関係する時）ゾーンなど
の複数のゾーンに分割される。通常、電子集積回路内の
このようなＩＣカードのオペレーティングシステムは、
各メモリゾーンで、そのメモリゾーンに対応する記述子
によって決定された保護構成の機能に応じて許可された
機能だけを実行することができるマイクロコントローラ
を備える。
【０００３】読出、書込みまたは消去で使用できるメモ
リゾーンは互いに隣接しており、メモリの一部分に配置
されており、一方、これらのメモリゾーンに対応するゾ
ーン記述子はメモリの他の部分に配置されている配置が
公知である。メモリの異なる部分への参照は、物理的
（メモリセルはメモリ地図の様々な幾何学的ロケーショ
ンに配置されている）及び機能的（各ゾーンへのアドレ
スは、一部分が０に等しく、他の部分は１に等しい有効
アドレスビットである）の両方である。
リゾーンは互いに隣接しており、メモリの一部分に配置
されており、一方、これらのメモリゾーンに対応するゾ
ーン記述子はメモリの他の部分に配置されている配置が
公知である。メモリの異なる部分への参照は、物理的
（メモリセルはメモリ地図の様々な幾何学的ロケーショ
ンに配置されている）及び機能的（各ゾーンへのアドレ
スは、一部分が０に等しく、他の部分は１に等しい有効
アドレスビットである）の両方である。
【０００４】記述子は、メモリゾーンの保護を決定する
ために使用される第１の組のビットと、メモリ内のゾー
ンの境界を示すもう１つの組のビットを備えるメモリワ
ードである。これらの境界は、ゾーン開始アドレス及び
ゾーン終了アドレスによって構成される。上記のシステ
ムでは、ゾーン記述子は、単一の境界アドレス、すなわ
ち、この記述子に対応するゾーンの終了アドレスを含
む。記述子に対応するゾーンの開始のアドレスは、前の
ゾーンの最後のメモリワードに１単位を足したアドレス
である。
ために使用される第１の組のビットと、メモリ内のゾー
ンの境界を示すもう１つの組のビットを備えるメモリワ
ードである。これらの境界は、ゾーン開始アドレス及び
ゾーン終了アドレスによって構成される。上記のシステ
ムでは、ゾーン記述子は、単一の境界アドレス、すなわ
ち、この記述子に対応するゾーンの終了アドレスを含
む。記述子に対応するゾーンの開始のアドレスは、前の
ゾーンの最後のメモリワードに１単位を足したアドレス
である。
【０００５】このようなシステムは良好に作動するが、
特に、銀行型ＩＣカードを使用するアプリケーションに
おいて、メモリワードのアドレッシングは逐次的である
という欠点がある。従って、所望のメモリワードへのア
クセスは、カウンタがメモリの最初のアドレス（００・
・・００）から開始して、所望のワードの前にあるワー
ドの全てのアドレスを検査するまで、アドレスカンウタ
を使用することによって得るとはできない。次にメモリ
の別のワードにアクセスするためには、通常、カウンタ
をメモリの最後のアドレスまでカウントさせた後、この
次の所望のワードのアドレスまで再度カウントを開始さ
せることが必要である。また、場合によっては、次の所
望のワードのアドレスまで再度カウントする前に、カウ
ンタを零設定することができる。しかしながら、次の所
望のワードの管理または保護モードは、既にアクセスさ
れたワードの管理モードとは異なる。これが、このカウ
ンタによって続く保護モードを同時に操作するのを複雑
にしている。例えば、選択したカウント窓内でカウンタ
の脱線を制限することによって、問題を解決することが
できる。しかしながら、これは回路をより複雑にし、さ
らに、使用の柔軟性を小さくする。
特に、銀行型ＩＣカードを使用するアプリケーションに
おいて、メモリワードのアドレッシングは逐次的である
という欠点がある。従って、所望のメモリワードへのア
クセスは、カウンタがメモリの最初のアドレス（００・
・・００）から開始して、所望のワードの前にあるワー
ドの全てのアドレスを検査するまで、アドレスカンウタ
を使用することによって得るとはできない。次にメモリ
の別のワードにアクセスするためには、通常、カウンタ
をメモリの最後のアドレスまでカウントさせた後、この
次の所望のワードのアドレスまで再度カウントを開始さ
せることが必要である。また、場合によっては、次の所
望のワードのアドレスまで再度カウントする前に、カウ
ンタを零設定することができる。しかしながら、次の所
望のワードの管理または保護モードは、既にアクセスさ
れたワードの管理モードとは異なる。これが、このカウ
ンタによって続く保護モードを同時に操作するのを複雑
にしている。例えば、選択したカウント窓内でカウンタ
の脱線を制限することによって、問題を解決することが
できる。しかしながら、これは回路をより複雑にし、さ
らに、使用の柔軟性を小さくする。
【０００６】
【発明が解決しようとする課題】本発明の目的は、この
カウンタによるアドレッシングの逐次的性質が必ずしも
必要不可欠でない時でさえ、このアドレッシングが逐次
的な時、使用される単純化されたアドレッシング装置を
提供することにある。これを示すため、メモリ内でワー
ドごとに実行されるアドレッシング体系を記載する。各
ワードはメモリの各列に配置されている。各ワード内で
は、アドレッシングは１ビットずつ行われる。所定のワ
ードでは、列デコーダによってワードビットの各ビット
線（列）を連続して単一の読出回路に接続させることが
でき、一方、ワードの読出後、行デコーダによって続く
行の次のワードの読出に行くことができる。
カウンタによるアドレッシングの逐次的性質が必ずしも
必要不可欠でない時でさえ、このアドレッシングが逐次
的な時、使用される単純化されたアドレッシング装置を
提供することにある。これを示すため、メモリ内でワー
ドごとに実行されるアドレッシング体系を記載する。各
ワードはメモリの各列に配置されている。各ワード内で
は、アドレッシングは１ビットずつ行われる。所定のワ
ードでは、列デコーダによってワードビットの各ビット
線（列）を連続して単一の読出回路に接続させることが
でき、一方、ワードの読出後、行デコーダによって続く
行の次のワードの読出に行くことができる。
【０００７】
【課題を解決するための手段】上記の問題は、メモリシ
ステム内にメモリゾーンのワードの読出、書込み及び消
去方法を管理する回路が備えられる本発明の１実施例で
解決される。管理回路は、アドレス信号を生成するアド
レスカウンタとメモリのメモリワードに管理モードを入
力する決定回路とを含む。さらに、管理回路は、管理モ
ードを記憶する第１の記憶回路、メモリゾーンの終了に
対応するアドレスを記憶する第２の記憶回路及びゾーン
の終りに対応する記憶されたアドレスにアドレスカウン
タによって生成されたカレントアドレス（現在のアドレ
ス）を比較する比較器を備える。比較器は、カレントア
ドレスと記憶されたアドレスが一致する時決定回路をロ
ードする信号を生成させる。決定回路は、記憶された管
理モードによってロードされる。
ステム内にメモリゾーンのワードの読出、書込み及び消
去方法を管理する回路が備えられる本発明の１実施例で
解決される。管理回路は、アドレス信号を生成するアド
レスカウンタとメモリのメモリワードに管理モードを入
力する決定回路とを含む。さらに、管理回路は、管理モ
ードを記憶する第１の記憶回路、メモリゾーンの終了に
対応するアドレスを記憶する第２の記憶回路及びゾーン
の終りに対応する記憶されたアドレスにアドレスカウン
タによって生成されたカレントアドレス（現在のアドレ
ス）を比較する比較器を備える。比較器は、カレントア
ドレスと記憶されたアドレスが一致する時決定回路をロ
ードする信号を生成させる。決定回路は、記憶された管
理モードによってロードされる。
【０００８】他の実施例によると、回路は、アドレスカ
ウンタによって生じる逐次のアドレッシングによってメ
モリ装置内のメモリゾーンのメモリワードの読出、書込
み及び／または消去方法を管理する回路を備える。メモ
リシステムは、複数のゾーンに分割されており、ゾーン
内の各メモリワードは同じ管理モードに割りつけられて
いる。各ゾーン内のワードは、連続したアドレスを有
し、ゾーンは隣接している。少なくとも１つのメモリワ
ードは、第１の組のビットによってメモリゾーンの管理
モードを決定し、第２の組のビットによってメモリゾー
ンの終了のアドレスを決定するゾーン記述子である。メ
モリゾーンＡのゾーン記述子ＤＡのアドレスは、ゾーン
Ａ内の第１のメモリワードのアドレスである。ゾーン記
述子ＤＡは、情報エレメントとして、続くメモリゾーン
Ｂの記述子ＤＢを識別するメモリゾーンＡの終了に対応
するアドレスを有する。管理回路は、メモリゾーンＡの
管理モードを記憶する第１の記憶回路と次の記述子ＤＢ
に対応するアドレスを記憶する第２の記憶回路とを備え
る。管理回路は、さらに、アドレスカウンタによって生
成されたカレントアドレスを第２の記憶回路内に記憶さ
れたアドレスと比較する比較器を備える。比較器は、記
憶されたアドレスと生成したアドレスが一致すると、決
定回路をロードする信号を生成させる。決定回路は、こ
のメモリゾーンＡのゾーン記述子ＤＡの第１の組のビッ
トに対応する管理モードによってロードされる。
ウンタによって生じる逐次のアドレッシングによってメ
モリ装置内のメモリゾーンのメモリワードの読出、書込
み及び／または消去方法を管理する回路を備える。メモ
リシステムは、複数のゾーンに分割されており、ゾーン
内の各メモリワードは同じ管理モードに割りつけられて
いる。各ゾーン内のワードは、連続したアドレスを有
し、ゾーンは隣接している。少なくとも１つのメモリワ
ードは、第１の組のビットによってメモリゾーンの管理
モードを決定し、第２の組のビットによってメモリゾー
ンの終了のアドレスを決定するゾーン記述子である。メ
モリゾーンＡのゾーン記述子ＤＡのアドレスは、ゾーン
Ａ内の第１のメモリワードのアドレスである。ゾーン記
述子ＤＡは、情報エレメントとして、続くメモリゾーン
Ｂの記述子ＤＢを識別するメモリゾーンＡの終了に対応
するアドレスを有する。管理回路は、メモリゾーンＡの
管理モードを記憶する第１の記憶回路と次の記述子ＤＢ
に対応するアドレスを記憶する第２の記憶回路とを備え
る。管理回路は、さらに、アドレスカウンタによって生
成されたカレントアドレスを第２の記憶回路内に記憶さ
れたアドレスと比較する比較器を備える。比較器は、記
憶されたアドレスと生成したアドレスが一致すると、決
定回路をロードする信号を生成させる。決定回路は、こ
のメモリゾーンＡのゾーン記述子ＤＡの第１の組のビッ
トに対応する管理モードによってロードされる。
【０００９】
【実施例】本発明は、添付図面を参照して行う下記の実
施例の説明からより明らかになろう。但し、これらの実
施例は、本発明を何等限定するものではない。本発明で
は、従来技術の上記の欠点を解消するために、異なるプ
ロシージャを使用した。第１に、メモリは、ゾーンを条
件付けるゾーン記述子ワードがこの記述子に対応するメ
モリのワードの物理的アドレスの直接先行する物理的ア
ドレスでメモリ内に配置されるように組織化されてい
る。ワードの物理的アドレスは、実際には、行すなわち
ワード線に対応する。他の物理的アドレスに直接先行す
る物理的アドレスは、このアドレスに隣接するワード線
である。従って、冗長性による変更は別として、メモリ
地図内に物理的隣接性がある。各ゾーンの最後のメモリ
ワードに隣接するのは、次のゾーンのための記述子であ
る。本発明の記述子では、第１の組のビットはメモリゾ
ーンの管理モードについての情報を提供し、第２の組の
ビットはこのメモリゾーンの終りのアドレスについての
情報を提供する。メモリが読み出されると、本発明の実
施例では必然的にゾーン記述子であるアドレス００・・
・０００に加えて、次のゾーンの記述子のアドレスが公
知なので、ゾーン記述子の出現が検出される。記述子
は、先行するゾーンの終りに直接続くアドレスに記憶さ
れる。
施例の説明からより明らかになろう。但し、これらの実
施例は、本発明を何等限定するものではない。本発明で
は、従来技術の上記の欠点を解消するために、異なるプ
ロシージャを使用した。第１に、メモリは、ゾーンを条
件付けるゾーン記述子ワードがこの記述子に対応するメ
モリのワードの物理的アドレスの直接先行する物理的ア
ドレスでメモリ内に配置されるように組織化されてい
る。ワードの物理的アドレスは、実際には、行すなわち
ワード線に対応する。他の物理的アドレスに直接先行す
る物理的アドレスは、このアドレスに隣接するワード線
である。従って、冗長性による変更は別として、メモリ
地図内に物理的隣接性がある。各ゾーンの最後のメモリ
ワードに隣接するのは、次のゾーンのための記述子であ
る。本発明の記述子では、第１の組のビットはメモリゾ
ーンの管理モードについての情報を提供し、第２の組の
ビットはこのメモリゾーンの終りのアドレスについての
情報を提供する。メモリが読み出されると、本発明の実
施例では必然的にゾーン記述子であるアドレス００・・
・０００に加えて、次のゾーンの記述子のアドレスが公
知なので、ゾーン記述子の出現が検出される。記述子
は、先行するゾーンの終りに直接続くアドレスに記憶さ
れる。
【００１０】本発明では、ゾーン記述子（第１のゾーン
記述子はまたは次の記述子）が現れると、第１の組のビ
ットが、メモリゾーンの使用を構成するように記憶さ
れ、第２の組のビットはゾーンの終りを検出するために
記憶される。次に、アドレスカウンタの出力を記憶され
たゾーン終了アドレスと比較する。ゾーン終了アドレス
に達すると、メモリの管理モードは次の記述子の管理モ
ードに置き換えられ、前のゾーン終了アドレスは次のゾ
ーン終了アドレスに置き換えられる。この時、このシス
テムは、マイクロコントローラによる動作を全く必要と
しないので、外部から見ると完全に透明であるという利
点がある。本発明の回路は、自動的に、この動作を実行
する。
記述子はまたは次の記述子）が現れると、第１の組のビ
ットが、メモリゾーンの使用を構成するように記憶さ
れ、第２の組のビットはゾーンの終りを検出するために
記憶される。次に、アドレスカウンタの出力を記憶され
たゾーン終了アドレスと比較する。ゾーン終了アドレス
に達すると、メモリの管理モードは次の記述子の管理モ
ードに置き換えられ、前のゾーン終了アドレスは次のゾ
ーン終了アドレスに置き換えられる。この時、このシス
テムは、マイクロコントローラによる動作を全く必要と
しないので、外部から見ると完全に透明であるという利
点がある。本発明の回路は、自動的に、この動作を実行
する。
【００１１】１実施例では、メモリゾーン内のワードの
管理モードは、第１のプログラム可能な論理回路によっ
て指示される。この第１のプログラム可能な論理回路
は、別のプログラム可能な論理回路によって操作される
記述子から保護モードを受け、また、メモリの外部のソ
ースから命令を受ける。本発明の回路の利点は、求める
ゴールに対してその単純性にある。
管理モードは、第１のプログラム可能な論理回路によっ
て指示される。この第１のプログラム可能な論理回路
は、別のプログラム可能な論理回路によって操作される
記述子から保護モードを受け、また、メモリの外部のソ
ースから命令を受ける。本発明の回路の利点は、求める
ゴールに対してその単純性にある。
【００１２】図１は、本発明によるメモリ１のメモリワ
ードを管理する回路の１実施例を図示したものである。
メモリ１は、複数のゾーン、例えば、ＺＯＮＥ１、ＺＯ
ＮＥ２と示したゾーンに分割される。ゾーンの全てのメ
モリワードは、同じ保護モード、もしくは、さらに一般
的には同じ管理モーどに割り当てられている。ゾーンの
メモリワードは、連続した物理的アドレスを占める。メ
モリのメモリワードへのアクセスは、行デコーダ２によ
って実施される。連続した、すなわち、隣接したアドレ
スは、ワード線である。従って、隣接したワードは、行
アドレスをインクリメントすることによってアドレスさ
れる。従って、例えば、メモリ１内で、ＺＯＮＥ２は、
ＺＯＮＥ１に連結する。これは、これらのゾーンの最後
のワードのアドレスは連続していることを意味する。
ードを管理する回路の１実施例を図示したものである。
メモリ１は、複数のゾーン、例えば、ＺＯＮＥ１、ＺＯ
ＮＥ２と示したゾーンに分割される。ゾーンの全てのメ
モリワードは、同じ保護モード、もしくは、さらに一般
的には同じ管理モーどに割り当てられている。ゾーンの
メモリワードは、連続した物理的アドレスを占める。メ
モリのメモリワードへのアクセスは、行デコーダ２によ
って実施される。連続した、すなわち、隣接したアドレ
スは、ワード線である。従って、隣接したワードは、行
アドレスをインクリメントすることによってアドレスさ
れる。従って、例えば、メモリ１内で、ＺＯＮＥ２は、
ＺＯＮＥ１に連結する。これは、これらのゾーンの最後
のワードのアドレスは連続していることを意味する。
【００１３】各ゾーンの少なくとも１つのメモリワード
は、ゾーンの記述子を記憶するために使用される。図１
に示した実施例では、各ゾーンの第１のワードは記述子
を記憶する。記述子は、メモリゾーンの管理モードを決
定する第１の組のビット、例えば、図２に示したビット
１〜８を含む。また、関係するメモリゾーンの終了のア
ドレスを決定する第２の組のビット、例えば、図２の９
〜15ビットを備える。上記の実施例では、メモリワード
は、16ビットを有する。ワードのビットの各々にアクセ
スを得るために、また列デコーダとして公知のビット線
デコーダ３を使用する。
は、ゾーンの記述子を記憶するために使用される。図１
に示した実施例では、各ゾーンの第１のワードは記述子
を記憶する。記述子は、メモリゾーンの管理モードを決
定する第１の組のビット、例えば、図２に示したビット
１〜８を含む。また、関係するメモリゾーンの終了のア
ドレスを決定する第２の組のビット、例えば、図２の９
〜15ビットを備える。上記の実施例では、メモリワード
は、16ビットを有する。ワードのビットの各々にアクセ
スを得るために、また列デコーダとして公知のビット線
デコーダ３を使用する。
【００１４】アドレスカウンタ４、１実施例では、Ａ０
〜Ａ11の11個の出力を有するカウンタは、その４つの下
位出力Ａ０〜Ａ３にアドレスビットを出力し、それによ
って、メモリワードのビット０〜15の各々に連続してア
クセスを得ることができる。これらの４つの下位出力
は、列デコーダ３の入力に導入される。本発明は、ま
た、管理すべきワードがより大きく、例えば、32ビット
ワード、または、８ビット以下の小さいワードを有する
他のメモリ構成でも使用できる。アドレスカウンタの最
上位ビット、すなわち、ビットＡ４からビットＡ10は、
行デコータ２内で、メモリの各メモリワードに連続して
アクセスを得るために使用される。
〜Ａ11の11個の出力を有するカウンタは、その４つの下
位出力Ａ０〜Ａ３にアドレスビットを出力し、それによ
って、メモリワードのビット０〜15の各々に連続してア
クセスを得ることができる。これらの４つの下位出力
は、列デコーダ３の入力に導入される。本発明は、ま
た、管理すべきワードがより大きく、例えば、32ビット
ワード、または、８ビット以下の小さいワードを有する
他のメモリ構成でも使用できる。アドレスカウンタの最
上位ビット、すなわち、ビットＡ４からビットＡ10は、
行デコータ２内で、メモリの各メモリワードに連続して
アクセスを得るために使用される。
【００１５】本発明では、第１の記憶回路５によって、
記述子が読み出される仮定にあるメモリゾーンの保護ま
たは管理モードを記憶することができる。第２の記憶回
路６によって、この記述子に対応するゾーンの終了のア
ドレスを記憶することができる。ゾーン終了アドレス
は、次のゾーンの記述子のアドレスに対応する。第２の
記憶回路６は、また、アドレスカウンタ４から来る行ア
ドレスビットを受ける比較器７に接続されている。この
比較器７の出力は、（符号に関係なく）ゾーン終了信号
を生成し、この信号は、プログラム可能な論理回路８−
９内に、第１の組の記述子ビットをロードし、次に保持
させる。
記述子が読み出される仮定にあるメモリゾーンの保護ま
たは管理モードを記憶することができる。第２の記憶回
路６によって、この記述子に対応するゾーンの終了のア
ドレスを記憶することができる。ゾーン終了アドレス
は、次のゾーンの記述子のアドレスに対応する。第２の
記憶回路６は、また、アドレスカウンタ４から来る行ア
ドレスビットを受ける比較器７に接続されている。この
比較器７の出力は、（符号に関係なく）ゾーン終了信号
を生成し、この信号は、プログラム可能な論理回路８−
９内に、第１の組の記述子ビットをロードし、次に保持
させる。
【００１６】プログラム可能な論理回路は、決定回路と
して作動し、好ましくは、記述子の第１の組のビットに
よって制御される第１の決定テーブル８と第２の決定テ
ーブル９を備える。第２の決定テーブル９は、第１のテ
ーブル８の出力によって制御され、それらをマスクする
ために、好ましくは既に外部命令デコーダ10によってマ
スクされている外部命令を受ける。ゾーン記述子が読み
出されると、ゾーン記述子の管理モードビットは第１の
テーブル８にロードされ、一方、ゾーン終了アドレスは
記憶回路６にロードされる。
して作動し、好ましくは、記述子の第１の組のビットに
よって制御される第１の決定テーブル８と第２の決定テ
ーブル９を備える。第２の決定テーブル９は、第１のテ
ーブル８の出力によって制御され、それらをマスクする
ために、好ましくは既に外部命令デコーダ10によってマ
スクされている外部命令を受ける。ゾーン記述子が読み
出されると、ゾーン記述子の管理モードビットは第１の
テーブル８にロードされ、一方、ゾーン終了アドレスは
記憶回路６にロードされる。
【００１７】アドレスカウンタ４によって、カウント命
令Ｃにより適切なカウント動作を開始させることによっ
てアドレスされるメモリの所定のワードは、第２のテー
ブル９によってマスクされた命令を受けることがある。
これらのマスクされた命令は、入力／出力コントローラ
11によってこのワードに入力される。コントローラ11
は、メモリの読出／書込み／消去回路12とメモリ１の入
力／出力端子13との間に配置される。回路10〜13は、公
知の型であり、特別な説明を必要としない。しかしなが
ら、２つのテーブル８及び９による決定回路の製造は、
テーブル９がテーブル８によって制御されているという
意味で本発明に固有である。図１から分かるように、記
憶回路５は、記述子のビット０〜８を記憶するためのフ
リップフロップ回路Ｂ０〜Ｂ８を備える。同じ実施例で
は、記憶回路６は、ゾーン終了アドレスのアドレスビッ
トＡ４〜Ａ10を記憶する７つのフリップフロップ回路50
〜56を備える。
令Ｃにより適切なカウント動作を開始させることによっ
てアドレスされるメモリの所定のワードは、第２のテー
ブル９によってマスクされた命令を受けることがある。
これらのマスクされた命令は、入力／出力コントローラ
11によってこのワードに入力される。コントローラ11
は、メモリの読出／書込み／消去回路12とメモリ１の入
力／出力端子13との間に配置される。回路10〜13は、公
知の型であり、特別な説明を必要としない。しかしなが
ら、２つのテーブル８及び９による決定回路の製造は、
テーブル９がテーブル８によって制御されているという
意味で本発明に固有である。図１から分かるように、記
憶回路５は、記述子のビット０〜８を記憶するためのフ
リップフロップ回路Ｂ０〜Ｂ８を備える。同じ実施例で
は、記憶回路６は、ゾーン終了アドレスのアドレスビッ
トＡ４〜Ａ10を記憶する７つのフリップフロップ回路50
〜56を備える。
【００１８】図３及び図４を使用して、回路５及び６の
機能を各々下記に説明する。回路５及び６は類似の型で
あり、それらは各々ビットの状態を記憶する複数のバッ
ファレジスタの組を各々備える。例えば、図３及び図４
には、各々バッファレジスタＢ０及び50が記載されてい
る。レジスタＢ０及び50は、それらのデータ入力で、読
出回路12からメモリから読み出された情報のビットを受
ける。これは、１ビットずつ読み出す動作なので、電気
的読出接続はレジスタＢ０〜へ８及び50〜56の全ての入
力に共通である（図１を参照）。レジスタＢ０及び50
は、制御入力ＣＴＲＬに入力される制御信号によって制
御される。各制御信号は、アドレスカウンタ４によって
生成されたアドレスビットＡ０、Ａ１、Ａ２及びＡ３を
デコードすることによって得られる。例えば、レジスタ
Ｂ０内に記述子のビット０を記憶するため、アドレスデ
コーダは、４つの直列接続Ｎ形トランジスタ17〜20によ
って構成されている。トランジスタ17〜20は、各々、ア
ドレスビットＡ０〜Ａ３の反転である信号ＮＡ０、ＮＡ
１、ＮＡ２及びＮＡ３を受ける。ワードのビットのカウ
ントの開始時に、４つのアドレスＡ０〜Ａ３は０であり
（従って、信号ＮＡ０〜ＮＡ３は全て１に等しい）、ト
ランジスタ17〜20に直列なトランジスタ21に入力される
信号ＣＴＬＺは１に等しい。信号ＣＴＬＺが生成する方
法を下記に記載する。トランジスタ21は、また、アース
に接続されている。
機能を各々下記に説明する。回路５及び６は類似の型で
あり、それらは各々ビットの状態を記憶する複数のバッ
ファレジスタの組を各々備える。例えば、図３及び図４
には、各々バッファレジスタＢ０及び50が記載されてい
る。レジスタＢ０及び50は、それらのデータ入力で、読
出回路12からメモリから読み出された情報のビットを受
ける。これは、１ビットずつ読み出す動作なので、電気
的読出接続はレジスタＢ０〜へ８及び50〜56の全ての入
力に共通である（図１を参照）。レジスタＢ０及び50
は、制御入力ＣＴＲＬに入力される制御信号によって制
御される。各制御信号は、アドレスカウンタ４によって
生成されたアドレスビットＡ０、Ａ１、Ａ２及びＡ３を
デコードすることによって得られる。例えば、レジスタ
Ｂ０内に記述子のビット０を記憶するため、アドレスデ
コーダは、４つの直列接続Ｎ形トランジスタ17〜20によ
って構成されている。トランジスタ17〜20は、各々、ア
ドレスビットＡ０〜Ａ３の反転である信号ＮＡ０、ＮＡ
１、ＮＡ２及びＮＡ３を受ける。ワードのビットのカウ
ントの開始時に、４つのアドレスＡ０〜Ａ３は０であり
（従って、信号ＮＡ０〜ＮＡ３は全て１に等しい）、ト
ランジスタ17〜20に直列なトランジスタ21に入力される
信号ＣＴＬＺは１に等しい。信号ＣＴＬＺが生成する方
法を下記に記載する。トランジスタ21は、また、アース
に接続されている。
【００１９】これらの条件下で、１ワードのビットのカ
ウンタの開始時に、この一連のトランジスタ17〜21に接
続されたインバータ22の入力は０にされる。インバータ
22の出力は１にされる。この時、フリップフロップ回路
Ｂ０の制御信号は１に等しく、メモリの第１のワードの
第１のビットの読出中、フリップフロップ回路Ｂ０は第
１の記述子、記述子ＤＺ１のビっト０の状態を記憶す
る。記憶回路５の他のレジスタＢ１〜Ｂ８について、図
３は、これらのデコードトランザクションに入力される
対応するアドレスビットＡ０〜Ａ３のデコード状態だけ
を図示している。。って、記述子ＤＺ１の第２のビッ
ト、Ａ０だけが１に等しいビットがバッファレジスタＢ
１にロードされる。レジスタＢ０は、そのトランジスタ
17〜21の少なくとも１つがオフになるため、不安定なイ
ンバータ22はその入力が第３の状態になると０に戻る出
力を有するので、この時、読出回路12によって読み出さ
れたビットの新しい値を記憶する。従って、記述子の各
ビット０〜８は、連続して、回路５のフリップフロップ
Ｂ０〜Ｂ８に記憶される。この時、アドレスカウンタは
カウントを続け、記述子ＤＺ１の第２の組のビットは記
憶回路６に記憶される。図４に図示したレジスタ50のロ
ードは、上記の回路５と同様に動作するトランジスタ60
〜64及びインバータ65の組によって制御される。
ウンタの開始時に、この一連のトランジスタ17〜21に接
続されたインバータ22の入力は０にされる。インバータ
22の出力は１にされる。この時、フリップフロップ回路
Ｂ０の制御信号は１に等しく、メモリの第１のワードの
第１のビットの読出中、フリップフロップ回路Ｂ０は第
１の記述子、記述子ＤＺ１のビっト０の状態を記憶す
る。記憶回路５の他のレジスタＢ１〜Ｂ８について、図
３は、これらのデコードトランザクションに入力される
対応するアドレスビットＡ０〜Ａ３のデコード状態だけ
を図示している。。って、記述子ＤＺ１の第２のビッ
ト、Ａ０だけが１に等しいビットがバッファレジスタＢ
１にロードされる。レジスタＢ０は、そのトランジスタ
17〜21の少なくとも１つがオフになるため、不安定なイ
ンバータ22はその入力が第３の状態になると０に戻る出
力を有するので、この時、読出回路12によって読み出さ
れたビットの新しい値を記憶する。従って、記述子の各
ビット０〜８は、連続して、回路５のフリップフロップ
Ｂ０〜Ｂ８に記憶される。この時、アドレスカウンタは
カウントを続け、記述子ＤＺ１の第２の組のビットは記
憶回路６に記憶される。図４に図示したレジスタ50のロ
ードは、上記の回路５と同様に動作するトランジスタ60
〜64及びインバータ65の組によって制御される。
【００２０】第２の組のビットは、ゾーンＺＯＮＥ１に
終了アドレスに対応する。従って、記述子の読出の終り
に、バッファレジスタ50〜56は次の記述子のアドレスを
含むと考えられる。回路５のフリップフロップ回路Ｂ０
〜Ｂの出力は、各々、第１の決定テーブル８に送られ、
フリップフロップ50〜56の出力は各々比較器７に送られ
る。比較器７は、主に、図４に示したように、１組の排
他的ＯＲゲート（ＸＯＲ）70〜76によって構成され、そ
の各々の出力は、その２つの入力に入力される信号が互
いに異なる時「１」に等しく、２つの入力が互いに異な
らない時「０」に等しい。ゾーンＺＯＮＥ１の終了のア
ドレスは、記述子ＤＺ１自体のアドレスであることがあ
る。従って、バッファレジスタ50〜56に記憶されるアド
レスビットＡ４〜Ａ10は、全体として、０とは異なる。
従って、排他的ＯＲゲート70〜76の少なくとも１つは、
出力に「１」を出力する。全ての排他的ＯＲゲートの出
力は、インバータ25とそれ自体直列であるＮＡＮＤゲー
ト24に一緒に接続されている。ゾーン記述子が読み出さ
れると、従って、インバータ25の出力は、次の記述子が
読み出されるまで「０」にされる。
終了アドレスに対応する。従って、記述子の読出の終り
に、バッファレジスタ50〜56は次の記述子のアドレスを
含むと考えられる。回路５のフリップフロップ回路Ｂ０
〜Ｂの出力は、各々、第１の決定テーブル８に送られ、
フリップフロップ50〜56の出力は各々比較器７に送られ
る。比較器７は、主に、図４に示したように、１組の排
他的ＯＲゲート（ＸＯＲ）70〜76によって構成され、そ
の各々の出力は、その２つの入力に入力される信号が互
いに異なる時「１」に等しく、２つの入力が互いに異な
らない時「０」に等しい。ゾーンＺＯＮＥ１の終了のア
ドレスは、記述子ＤＺ１自体のアドレスであることがあ
る。従って、バッファレジスタ50〜56に記憶されるアド
レスビットＡ４〜Ａ10は、全体として、０とは異なる。
従って、排他的ＯＲゲート70〜76の少なくとも１つは、
出力に「１」を出力する。全ての排他的ＯＲゲートの出
力は、インバータ25とそれ自体直列であるＮＡＮＤゲー
ト24に一緒に接続されている。ゾーン記述子が読み出さ
れると、従って、インバータ25の出力は、次の記述子が
読み出されるまで「０」にされる。
【００２１】排他的ＯＲゲート70〜76は、ここでは、数
は７つである。それらは、各々、それらが接続されるバ
ッファレジスタの信号に加えて、アドレス信号Ａ４〜Ａ
10の１つを受ける。ゲート70〜76は、その全体で、カレ
ントアドレスをバッファレジスタ50〜56に記憶されたア
ドレスに比較する。インバータ25の出力は、２つの直列
接続ＮＯＲゲートを備える論理回路26に接続されてい
る。この論理回路26の他の入力は、アドレスＡ４のアド
レス遷移信号（列のアドレッシングの最下位アドレス）
を受ける。
は７つである。それらは、各々、それらが接続されるバ
ッファレジスタの信号に加えて、アドレス信号Ａ４〜Ａ
10の１つを受ける。ゲート70〜76は、その全体で、カレ
ントアドレスをバッファレジスタ50〜56に記憶されたア
ドレスに比較する。インバータ25の出力は、２つの直列
接続ＮＯＲゲートを備える論理回路26に接続されてい
る。この論理回路26の他の入力は、アドレスＡ４のアド
レス遷移信号（列のアドレッシングの最下位アドレス）
を受ける。
【００２２】図５は、第１に、ＮＡＮＤゲート24の出力
で使用可能なゾーン終了信号のインタイム(in time) 動
作と、第２に、アドレス信号Ａ４の遷移動作を図示した
ものである。これらの２つの信号は、回路26によって組
み合わされ、パルス信号ＣＴＬＺを生成する。信号ＣＴ
ＬＺは、ゾーン制御信号であり、上記のように、記憶回
路５及び６のトランジスタ21及び64等のトランジスタに
入力される。また、信号ＣＴＬＺは、記憶回路５及び６
内のＰ形トランジスタ23及び66等のトランジスタに入力
される。トランジスタ23及び66等のトランジスタは、記
述子の読出中信号ＣＴＬＺが０に等しい時以外、各々、
インバータ22及び65等のインバータの入力を正の電源Ｖ
ccに接続して、それによって、バッファレジスタＢ０〜
Ｂ８及び50〜56のロードを禁止する。
で使用可能なゾーン終了信号のインタイム(in time) 動
作と、第２に、アドレス信号Ａ４の遷移動作を図示した
ものである。これらの２つの信号は、回路26によって組
み合わされ、パルス信号ＣＴＬＺを生成する。信号ＣＴ
ＬＺは、ゾーン制御信号であり、上記のように、記憶回
路５及び６のトランジスタ21及び64等のトランジスタに
入力される。また、信号ＣＴＬＺは、記憶回路５及び６
内のＰ形トランジスタ23及び66等のトランジスタに入力
される。トランジスタ23及び66等のトランジスタは、記
述子の読出中信号ＣＴＬＺが０に等しい時以外、各々、
インバータ22及び65等のインバータの入力を正の電源Ｖ
ccに接続して、それによって、バッファレジスタＢ０〜
Ｂ８及び50〜56のロードを禁止する。
【００２３】装置は、下記のように動作する。メモリゾ
ーンの終了に達すると、アドレスカウンタは、その出力
に、次の記述子に対応するアドレスビットＡ４〜Ａ10を
出力する。これらの条件下で、ＸＯＲゲート70〜76は、
各々、それらの２つの入力に各々同じものを受ける。従
って、それらの出力には全て「１」が送られ、それによ
って、ＮＡＮＤゲート24及びインバータ25がインバータ
25の出力に正の信号を生成させるようにする。この正の
信号は、論理回路26によって「１」になる信号ＣＴＬＺ
に変換される。
ーンの終了に達すると、アドレスカウンタは、その出力
に、次の記述子に対応するアドレスビットＡ４〜Ａ10を
出力する。これらの条件下で、ＸＯＲゲート70〜76は、
各々、それらの２つの入力に各々同じものを受ける。従
って、それらの出力には全て「１」が送られ、それによ
って、ＮＡＮＤゲート24及びインバータ25がインバータ
25の出力に正の信号を生成させるようにする。この正の
信号は、論理回路26によって「１」になる信号ＣＴＬＺ
に変換される。
【００２４】「１」になる信号ＣＴＬＺは、記憶回路５
及び６内に次の記述子、例えば、ＤＺ２を記憶させる。
メモリ内で次のゾーン記述子が読み出されるとすぐに、
比較回路７は、アドレスビットの少なくとも１つにおけ
る不一致を検出する。ＸＯＲゲートの少なくとも１つは
フリップし、すなわち、「０」になる。従って、論理回
路26の出力は、または、「０」になる。いずれにせよ、
アドレス信号Ａ４の記憶動作の終了での、このアドレス
信号の変化の検出は、回路５及び６の次の記憶動作を遮
断する。さらに、回路５内に記憶された保護構成のプロ
グラム可能な論理回路８への転送を開始させる。これ
は、インバータ27によって得られる。ＣＴＬＺが「０」
に落ちるとすぐに、ＮＣＴＬＺ（補足信号）が再度
「１」に上昇し、回路８は回路５に記憶されたデータを
受ける。
及び６内に次の記述子、例えば、ＤＺ２を記憶させる。
メモリ内で次のゾーン記述子が読み出されるとすぐに、
比較回路７は、アドレスビットの少なくとも１つにおけ
る不一致を検出する。ＸＯＲゲートの少なくとも１つは
フリップし、すなわち、「０」になる。従って、論理回
路26の出力は、または、「０」になる。いずれにせよ、
アドレス信号Ａ４の記憶動作の終了での、このアドレス
信号の変化の検出は、回路５及び６の次の記憶動作を遮
断する。さらに、回路５内に記憶された保護構成のプロ
グラム可能な論理回路８への転送を開始させる。これ
は、インバータ27によって得られる。ＣＴＬＺが「０」
に落ちるとすぐに、ＮＣＴＬＺ（補足信号）が再度
「１」に上昇し、回路８は回路５に記憶されたデータを
受ける。
【００２５】本発明の特徴は、また、それによって、メ
モリ動作のいわゆる算盤(abacus)モードが可能になるこ
とである。算盤は、玉を使用して、その玉をこの行で全
て左方向に移動させて、カウント動作を１行で実行する
構造である。これは、１行の全ての玉が移動すると、次
の行の第１の玉が移動し、 また、前の行の玉がその最
初の位置に戻ることを意味する。算盤モードの動作は、
メモリを使用して、メモリワードのビットを各々１ビッ
トずつプログラミングし、次のメモリワードの第１のビ
ットがプログラムされるとこのメモリワードの全てのビ
ットを消去することからなる。ここでは、より広い意味
で算盤の譬えを使用しており、前のワードに続くワード
を消去することが問題でないが、先行するまたは続くワ
ードに各々実行される作用に応じてこのアクセスを得る
ことが重要な時の動作モードを含む。本発明では、逐次
的アドレッシングの観点から「続く」という概念は、
「先行する」という概念に置き換えられているが、その
原理は同じである。
モリ動作のいわゆる算盤(abacus)モードが可能になるこ
とである。算盤は、玉を使用して、その玉をこの行で全
て左方向に移動させて、カウント動作を１行で実行する
構造である。これは、１行の全ての玉が移動すると、次
の行の第１の玉が移動し、 また、前の行の玉がその最
初の位置に戻ることを意味する。算盤モードの動作は、
メモリを使用して、メモリワードのビットを各々１ビッ
トずつプログラミングし、次のメモリワードの第１のビ
ットがプログラムされるとこのメモリワードの全てのビ
ットを消去することからなる。ここでは、より広い意味
で算盤の譬えを使用しており、前のワードに続くワード
を消去することが問題でないが、先行するまたは続くワ
ードに各々実行される作用に応じてこのアクセスを得る
ことが重要な時の動作モードを含む。本発明では、逐次
的アドレッシングの観点から「続く」という概念は、
「先行する」という概念に置き換えられているが、その
原理は同じである。
【００２６】算盤モードでの動作を実行するために、行
デコーダ２をその通常の構造について変更する。行デコ
ーダは、通常、メモリの参照番号28〜30で示すような各
行にアクセスを得るために、アースと電源との間に直列
接続された参照番号31〜34に示すような１組のＮ形トラ
ンジスタを備える。これらのトランジスタは、それらの
制御ゲートに、行アドレス信号または反転信号、例え
ば、ＮＡ４またはＡ４、ＮＡ５またはＡ５、・・・・、
ＮＡ10またはＡ10を受ける。これらのトランジスタは、
従来、それらのゲートに信号Ｐを受け、行デコーダの動
作を可能にする２つのトランジスタ35及び36の間に装着
されている。トランジスタ35及び36は反対の形であり、
すなわち、トランジスタ35はＮ形トランジスタであり、
トランジスタ36はＰ形トランジスタである。トランジス
タ31及び36は、Ｖccとアースとの間に接続されている。
アドレスに対応するトランジスタ31〜34がこのアドレス
信号受けると、それらのトランジスタは導通状態にな
り、選択線28に接続されたインバータ37を０にする。従
って、このインバータの出力は１になり、その結果、他
の線ではなく、線28が選択される。
デコーダ２をその通常の構造について変更する。行デコ
ーダは、通常、メモリの参照番号28〜30で示すような各
行にアクセスを得るために、アースと電源との間に直列
接続された参照番号31〜34に示すような１組のＮ形トラ
ンジスタを備える。これらのトランジスタは、それらの
制御ゲートに、行アドレス信号または反転信号、例え
ば、ＮＡ４またはＡ４、ＮＡ５またはＡ５、・・・・、
ＮＡ10またはＡ10を受ける。これらのトランジスタは、
従来、それらのゲートに信号Ｐを受け、行デコーダの動
作を可能にする２つのトランジスタ35及び36の間に装着
されている。トランジスタ35及び36は反対の形であり、
すなわち、トランジスタ35はＮ形トランジスタであり、
トランジスタ36はＰ形トランジスタである。トランジス
タ31及び36は、Ｖccとアースとの間に接続されている。
アドレスに対応するトランジスタ31〜34がこのアドレス
信号受けると、それらのトランジスタは導通状態にな
り、選択線28に接続されたインバータ37を０にする。従
って、このインバータの出力は１になり、その結果、他
の線ではなく、線28が選択される。
【００２７】本発明では、１組のトランジスタ31〜34及
び参照番号37等のインバータの各々の入力との間に、参
照番号38等のＮ形トランジスタが補足されている。この
トランジスタ38は、関係するメモリゾーン全体が算盤ゾ
ーンではない時、すなわち、通常のメモリゾーンの時、
アクティブ状態になる信号ＮＢを受ける。反対に、問題
のゾーンが算盤ゾーンの時、信号ＮＢは非アクティブで
ある。この場合、トランジスタ38は、線38の選択を切断
する。それ自体、信号ＮＢの補足信号である信号Ｂを受
けるＮ形トランジスタ39は、線28の一連のトランジスタ
31〜34及び線28に隣接する線29のインバータの入力の間
に接続されている。これらの線のアドレスは、連続して
いる。先行する線28は、算盤の最上位値に対応する。ト
ランジスタ39によって、線28をアドレッシングすること
により、線29を選択することができる。参照番号38及び
39等の１組のトランジスタは、各アドレス線に、第１
に、ワード線選択回路内に直列に（例えば、トランジス
タ38) 、第２にこの選択回路と次のワード線の選択回路
の間に（例えば、トランジスタ39) 接続されている。信
号Ｂ及びＮＢは、直接記憶回路５またはゾーン記述子の
ビット０のデコードを介して第１のプログラム可能な論
理テーブル８の出力によって生成される。このビット０
は、この機能に割付られている。「１」に等しい時、ゾ
ーンは算盤ゾーンであり、「１」ではない時は通常のゾ
ーンである。
び参照番号37等のインバータの各々の入力との間に、参
照番号38等のＮ形トランジスタが補足されている。この
トランジスタ38は、関係するメモリゾーン全体が算盤ゾ
ーンではない時、すなわち、通常のメモリゾーンの時、
アクティブ状態になる信号ＮＢを受ける。反対に、問題
のゾーンが算盤ゾーンの時、信号ＮＢは非アクティブで
ある。この場合、トランジスタ38は、線38の選択を切断
する。それ自体、信号ＮＢの補足信号である信号Ｂを受
けるＮ形トランジスタ39は、線28の一連のトランジスタ
31〜34及び線28に隣接する線29のインバータの入力の間
に接続されている。これらの線のアドレスは、連続して
いる。先行する線28は、算盤の最上位値に対応する。ト
ランジスタ39によって、線28をアドレッシングすること
により、線29を選択することができる。参照番号38及び
39等の１組のトランジスタは、各アドレス線に、第１
に、ワード線選択回路内に直列に（例えば、トランジス
タ38) 、第２にこの選択回路と次のワード線の選択回路
の間に（例えば、トランジスタ39) 接続されている。信
号Ｂ及びＮＢは、直接記憶回路５またはゾーン記述子の
ビット０のデコードを介して第１のプログラム可能な論
理テーブル８の出力によって生成される。このビット０
は、この機能に割付られている。「１」に等しい時、ゾ
ーンは算盤ゾーンであり、「１」ではない時は通常のゾ
ーンである。
【００２８】また、外部から入力された命令に応じて信
号Ｂ及びＮＢを生成することができる。これは、決定回
路９からの出力をデコーダ２に入力することによって実
施される。その結果、カウンタにカウントさせずに、メ
モリ線28または29のどちらか一方にアクセスし、作用す
ることができる。この算盤動作の効果は、消去またはそ
の他の目的でメモリ内の行の選択のためアドレスをシフ
トさせることである。これは、特に、外部算盤型アプリ
ケーションによって使用され、前の行が書き込まれたま
さにその時に次の一杯の列を消去する。前の、または、
次の線という概念は、トランジスタ39を前の線のインバ
ータ入力に接続されたことによって保持される。
号Ｂ及びＮＢを生成することができる。これは、決定回
路９からの出力をデコーダ２に入力することによって実
施される。その結果、カウンタにカウントさせずに、メ
モリ線28または29のどちらか一方にアクセスし、作用す
ることができる。この算盤動作の効果は、消去またはそ
の他の目的でメモリ内の行の選択のためアドレスをシフ
トさせることである。これは、特に、外部算盤型アプリ
ケーションによって使用され、前の行が書き込まれたま
さにその時に次の一杯の列を消去する。前の、または、
次の線という概念は、トランジスタ39を前の線のインバ
ータ入力に接続されたことによって保持される。
【００２９】算盤アプリケーションは、特に、ＩＣカー
ド用の前納単位の制御用の動作で有効である。本発明で
は、算盤コードの概念をゾーン記述子の概念に組み合わ
せることによって、例えば、ゾーン記述子の値、特に、
ゾーン終了アドレスを変更することによって、物理的に
同じ回路の様々な前納単位を決定することができる。ま
た、算盤ゾーンを加えることによってＩＣカードを再有
効化することができる。
ド用の前納単位の制御用の動作で有効である。本発明で
は、算盤コードの概念をゾーン記述子の概念に組み合わ
せることによって、例えば、ゾーン記述子の値、特に、
ゾーン終了アドレスを変更することによって、物理的に
同じ回路の様々な前納単位を決定することができる。ま
た、算盤ゾーンを加えることによってＩＣカードを再有
効化することができる。
【００３０】本発明の１実施例を上記に記載したが、当
業者は様々な変更、修正及び改良を容易に行うことがで
きよう。そのような変更、修正及び改良は、この記載の
一部分であり、本発明の範囲内にある。従って、上記の
記載は、一例であり、本発明を限定するものではない。
本発明は、特許請求の範囲及びそれに等価なものにのい
み限定される。
業者は様々な変更、修正及び改良を容易に行うことがで
きよう。そのような変更、修正及び改良は、この記載の
一部分であり、本発明の範囲内にある。従って、上記の
記載は、一例であり、本発明を限定するものではない。
本発明は、特許請求の範囲及びそれに等価なものにのい
み限定される。
【図１】 本発明による管理回路を図示したものであ
る。
る。
【図２】 ゾーン記述子内のビットの配置を図示したも
のである。
のである。
【図３】 メモリゾーンのワードの管理モードを記憶す
るのに使用される記憶回路を図示したものである。
るのに使用される記憶回路を図示したものである。
【図４】 メモリゾーン終了アドレスを記憶する記憶回
路及びゾーン終了信号を生成するのに使用される比較器
回路を図示したものである。
路及びゾーン終了信号を生成するのに使用される比較器
回路を図示したものである。
【図５】 記述子の読出によって生成するゾーン制御信
号ＣＴＬＺの生成を示すクロック図である。
号ＣＴＬＺの生成を示すクロック図である。
１ メモリ ２ 行デコーダ ３ 列デコーダ ４ アドレスカウンタ ５、６ 記憶回路 ７ 比較器 ８、９、26 論理回路 10 外部命令デコーダ 11 入力／出力コントローラ 12 読出回路 17〜21、23、31〜36、66 トランジスタ 22、25、27、65 インバータ 24 ＮＡＮＤゲート 28、29 論理回路 70、76 排他的ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラン スールジァン フランス国 13100 エクス アン プロ ヴァンス シュマン デュ ベルヴェデー ル 10
Claims (7)
- 【請求項１】 アドレス信号を生成するアドレスカウン
タと、メモリのメモリワードに管理モードを入力する決
定回路とを備える、電気的にプログラム可能な不揮発性
型メモリのメモリゾーンのメモリワードの読出及び／ま
たは書込み及び／または消去モードでの管理回路におい
て、上記管理回路は、 管理モードを記憶する第１の一時記憶回路と、 ゾーンの終りに対応するアドレス記憶する第２の一時記
憶回路と、 上記アドレスカウンタによって生成されたカレントアド
レスを、記憶されたゾーンの終りに対応するアドレスに
比較し、記憶された管理モードを上記決定回路にロード
次いで保持するための信号を生成する比較器とを備える
ことを特徴とする管理回路。 - 【請求項２】 メモリが複数のゾーンに分割されてお
り、１つのゾーンの全てのメモリワードは同じ管理ワー
ドに割り当てられており、且つ連続したアドレスを有
し、ゾーン自体も連続しており、このメモリの少なくと
も１つのメモリワードは、第１のビットによってメモリ
ソーンの管理モードを決定し、第２のビットによってこ
のメモリゾーンの終了アドレスを決定するために使用さ
れるゾーン記述子の役割を果たし、 逐次アドレス信号を生成するアドレスカウンタを備え
る、逐次的なアドレッシングを行う、電気的にプログラ
ム可能な不揮発性型メモリのメモリゾーンのメモリワー
ドの読出及び／または書込み及び／または消去モードで
の管理回路において、 メモリゾーンＡのゾーン記述子ＤＡのアドレスが、この
メモリゾーンＡのメモリワードの第１のアドレスであ
り、 このゾーン記述子は、情報エレメントとして、上記メモ
リゾーンＡの終りに対応するアドレスと、従って、次の
メモリゾーンＢの次の記述子ＤＢを備え、 上記管理回路は、 該メモリゾーンＡの管理モードを記憶する第１の一時記
憶回路と、 上記ゾーン記述子ＤＡに対応するメモリゾーンＡのワー
ドのアドレッシングの間に記憶動作を行い、上記の次の
記述子ＤＢに対応するアドレスを記憶する第２の一時記
憶回路と、 更に、上記第２の記憶回路に記憶されたアドレスと、上
記アドレスカウンタによって生成されたカレントアドレ
スとを比較し、上記メモリゾーンＡのゾーン記述子ＤＡ
の第１のビットに対応する管理モードを決定回路にロー
ドし次いで保持する信号を生成する比較器とを具備する
特徴とする管理回路。 - 【請求項３】 上記第１の一時記憶回路は、ゾーン記述
子に対応するアドレスの記憶を次のゾーンの記述子に対
応するアドレスの記憶に置き換える、上記ロード信号に
よって制御されるアドレスデコーダを備えることを特徴
とする請求項１または２に記載の回路。 - 【請求項４】 上記第２の一時記憶回路は、メモリゾー
ンＡの管理モードの記憶を次のゾーンＢの管理モードの
記憶に置き換える、上記ロード信号によって制御される
アドレスデコーダを備えることを特徴とする請求項１〜
３のいずれか１項に記載の回路。 - 【請求項５】 上記比較器は、論理回路に接続された１
組のＸＯＲゲートを備えることを特徴とする請求項１〜
４のいずれか１項に記載の回路。 - 【請求項６】 上記決定回路は、上記第１のビットによ
って制御される第１の決定テーブルと、上記第１の決定
テーブルによって制御される第２の決定テーブルとを備
え、上記第２の決定テーブルは、当該第２のテーブルが
受ける外部命令をマスクし、上記第１のテーブルは、上
記ロード信号によって有効化されることを特徴とする請
求項１〜５のいずれか１項に記載の回路。 - 【請求項７】 上記決定回路は、上記メモリの行アドレ
スをシフトさせて、このメモリの動作を算盤モードで行
うことが可能なシフト回路を有しており、当該シフト回
路は、各行に、次の連続した行を選択するためのゲート
と並列のこの行の選択の有効化ゲートを備え、これらの
ゲートは各々上記決定回路によって転送される算盤モー
ドでの非アクティブ化またはアクティブ化信号を受ける
ことを特徴とする請求項１〜６のいずれか１項に記載の
回路。
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| FR9209195A FR2694120B1 (fr) | 1992-07-24 | 1992-07-24 | Circuit de gestion de mots mémoires. |
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