JPH0613181U - 高速信号伝送用回路基板 - Google Patents
高速信号伝送用回路基板Info
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- JPH0613181U JPH0613181U JP5114692U JP5114692U JPH0613181U JP H0613181 U JPH0613181 U JP H0613181U JP 5114692 U JP5114692 U JP 5114692U JP 5114692 U JP5114692 U JP 5114692U JP H0613181 U JPH0613181 U JP H0613181U
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Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
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Abstract
(57)【要約】
【目的】 信号線とVIAランド間におけるインピーダ
ンスの不連続点での影響を抑え、信号の反射の少ない高
速信号伝送用回路基板構造を提供すること。 【構成】 符号1a,1bは多層基板である高速信号伝
送用回路基板の層間を電気的に接続するためのVIA、
符号2a,2b,2cはそれぞれ第1層、第2層、第3
層の概ね十字形をしたVIAランドである。各層のVI
Aランド2の形状をこのように十字型とすることによ
り、VIAランドの面積が減少し、高速信号伝送用回路
基板内に高周波信号を伝送させた場合でも、キャパシタ
ンス成分が抑えられ、インピーダンスの不連続点の発生
を減少させることができる。
ンスの不連続点での影響を抑え、信号の反射の少ない高
速信号伝送用回路基板構造を提供すること。 【構成】 符号1a,1bは多層基板である高速信号伝
送用回路基板の層間を電気的に接続するためのVIA、
符号2a,2b,2cはそれぞれ第1層、第2層、第3
層の概ね十字形をしたVIAランドである。各層のVI
Aランド2の形状をこのように十字型とすることによ
り、VIAランドの面積が減少し、高速信号伝送用回路
基板内に高周波信号を伝送させた場合でも、キャパシタ
ンス成分が抑えられ、インピーダンスの不連続点の発生
を減少させることができる。
Description
【0001】
本考案は、高速信号を伝送する回路基板の構造に関するものである。
【0002】
従来の高速信号伝送用回路基板の構造を図6に示す。図6(a),(b)は上 面図、(c)は多層基板である高速信号伝送用回路基板の断面図である。
【0003】 同図において、符号7a,7bは多層基板である高速信号伝送用回路基板の層 間を電気的に接続するためのVIAで、Au,Cu,W等の金属で埋められてい る。また、符号8a,8b,8cはVIAランドである。
【0004】 これらVIAランドは、誘電体層11a,11b,11cを積層する上で、V IA7a,7bと信号線10とを電気的に確実に接続する必要がある。このため 、各層のVIAランド8は多層基板の製造過程おいて積層ずれを生じた場合でも 、確実に電気的接続ができる大きさに設計されている。
【0005】 図6(a)のVIAランド8aは円形、図6(b)のVIAランド8aは正方 形の形状をしている。符号9は第1層の信号線、符号10は第3層の信号線で、 符号12a,12bは電源またはアース層である。信号線9,10はストリップ ライン構造をしており、電源またはGND層12a,12b、誘電体層11a, 11bで、インピーダンスコントロールされている。
【0006】
しかしながら、図6に示すような高速信号伝送用回路基板に高周波信号を伝送 させた場合、VIAランドの面積が大きいためにキャパシタンス成分が大きくな る。このため、信号線とVIAランド間でインピーダンスの不連続点が発生し、 信号が反射するという問題がおこり、伝送特性が著しく劣化する。したがって、 従来の高速信号伝送用回路基板の構造では、伝送特性が劣化しない範囲での高速 化しか行えず、より高速に安定した信号伝送を行うことが出来なかった。
【0007】 本考案はこのような従来技術の欠点を解消し、信号線とVIAランド間におけ るインピーダンスの不連続点での影響を抑え、信号の反射の少ない高速信号伝送 用回路基板を提供することを目的とする。
【0008】
本考案は上記目的を達成するために、2層以上の信号伝送用導体層と2層以上 の電源またはアース層とにより回路基板が形成される高速信号伝送用回路基板に おいて、信号伝送用導体層間を接続するVIAのVIAランドは、積層ずれが生 じた場合でもVIAと電気的接続が行える大きさおよび形状を有するとともに、 VIAとの電気的接続が十分得られる範囲内でVIAランドの面積が等価的に少 なくなる形状を有する。
【0009】
本考案による高速信号伝送用回路基板によれば、高速信号伝送を行ってもVI Aランドの面積が実質的に小さいため、キャパシタンス成分が抑えられる。した がって、信号線とVIAランド間のインピーダンスの不連続点での影響を少なく でき、信号劣化の無い安定した信号伝送を行うことができる。
【0010】
以下、添付図面を参照して本考案による高速信号伝送用回路基板を詳細に説明 する。
【0011】 図1は、本考案における高速信号伝送用回路基板の一実施例を示しており、( a)は上面図、(b)は多層基板である高速信号伝送用回路基板の断面図である 。
【0012】 同図において、符号1a,1bは多層基板である高速信号伝送用回路基板の層 間を電気的に接続するためのVIAで、Au,Cu,W等の金属で埋められてい る。符号2a,2b,2cはそれぞれ第1層、第2層、第3層のVIAランドで あり、各層のVIAランド2は概ね十字形をしている。符号3,4はそれぞれ第 1層、第3層の信号線であり、符号5a,5bはそれぞれ第2層、第4層の電源 またはアース層である。符号6aは第1層と第2層間の第1の誘電体層、符号6 bは第2層と第3層間の第2の誘電体層、符号6cは第3層と第4層間の第3の 誘電体層である。
【0013】 各層のVIAランド2の形状をこのように十字型とすることにより、VIAラ ンドの面積が減少し、高速信号伝送用回路基板内に高周波信号を伝送させた場合 でも、キャパシタンス成分が抑えられ、インピーダンスの不連続点の発生を減少 させることができる。
【0014】 図2(a),(b)は、図1の高速信号伝送用回路基板における誘電体層6a ,6b間の積層ずれ、または信号線3の印刷ずれが生じた場合を示しており、( a)は上面図、(b)はその断面図である。このようにVIAランドの形状を十 字形にしても、積層ずれによる電気的オープンは生じることがなく、本実施例の 形状にしたことによる問題は発生しない。
【0015】 また、VIAランド2aの形状は特に十字形に限定されるものではなく、積層 ずれが生じた場合でもVIA1aと電気的接続が行える大きさおよび形状で、か つVIA1aとの電気的接続が十分得られる形状であれば良い。
【0016】 すなわち、VIAランド2aの面積を減少させてキャパシタンス成分を抑え、 インピーダンスの不連続点の発生を減少させる形状として、たとえば図3に示す ような×字形でも良い。また、特に図示していないが*字形、人字形または円形 及び正方形のVIAランドに放射状に少ない本数のスリットを設けたものなど、 従来と最大長は変えないで面積を減少させる形状も考えられる。
【0017】 次に、図4を用いてVIAランド2aの形状を決める際の注意点について述べ る。図4(a)は図3に示したランド形状が、また(b)には(a)と比べて細 い線が放射状に形成されたランド形状がそれぞれ示されている。
【0018】 図4では、ランド面積は(b)より(a)の方が大きいように見えるが、電界 の分布により、(b)では隣接した線にカップリング効果が生じ、一本の線のよ うにはたらく。このため、(b)では等価的に見て(a)より大面積になる。し たがって、VIAランドの形状は、あまり繊細でない図1または図3のようなパ ターンが適している。
【0019】 また、VIAが少々ずれてもインピーダンスを一定に保ためには、中心からV IAの直径分の長さが導通部として少なくとも必要である。すなわち、図4の点 線で囲まれた範囲内を導通部とする。
【0020】 次に、従来のVIAと本実施例のVIAについて、3次元電磁界解析シミュレ ータを用いて解析を行なった結果を示す。図5は、その時の高速信号伝送用回路 基板のシミュレーションモデルである。すなわち、図5(a),(b)は従来の 高速信号伝送用回路基板のシミュレーションモデルであり、(a)は上面図、( b)は断面図である。また、図3(c),(d)は本考案の一実施例の高速信号 伝送用回路基板のシミュレーションモデルであり、(c)は上面図、(d)は断 面図である。 このシミュレーションにより得られた結果を表1に示す。
【0021】
【表1】
【0022】 このシミュレーション結果から従来のVIAと本考案のVIAのリターンロス を比べてみると、1GHz以上の周波数から差が現れ、高周波になるほど本考案 のVIAの方が良い特性であることがわかる。
【0023】 なお、本出願人は、先に特願平3−179237において、信号伝送用導体層 内の導体が電源またはアース層との距離、信号伝送用導体層内の導体幅、信号伝 送用導体層と電源またはアース層の間の誘電体の厚さによってインピーダンスが コントロールされる高速信号伝送用回路基板を提案している。本考案とこの提案 技術とを併せれば、さらに信頼性の高い、高速信号伝送用回路基板を提供するこ とが出来る。
【0024】
以上詳細に説明したように本考案によれば、VIAランドの面積を等価的に見 て狭くすることにより、キャパシタンス成分が減少し、信号線とVIAランド間 のインピーダンスの不連続点の影響が抑えられ、高周波信号の反射特性を向上さ せることができる。
【図1】本考案における高速信号伝送用回路基板の実施
例を示す上面および断面図。
例を示す上面および断面図。
【図2】図1の実施例においてVIAがずれた場合の一
例を示す上面および断面図。
例を示す上面および断面図。
【図3】本考案における高速信号伝送用回路基板の他の
実施例を示す上面図。
実施例を示す上面図。
【図4】本考案におけるVIAランドの形状の比較例を
示す説明図。
示す説明図。
【図5】従来技術と本実施例とにおけるシュミレーショ
ンモデルを示した説明図。
ンモデルを示した説明図。
【図6】従来技術におけるVIAランドの形状を示す上
面および断面図である。
面および断面図である。
1a,1b VIA 2a,2b,2c VIAランド 3,4 信号線 5a,5b,5c 電源またはアース層 6a,6b,6c 誘電体層
Claims (2)
- 【請求項1】 2層以上の信号伝送用導体層と2層以上
の電源またはアース層とにより回路基板が形成される高
速信号伝送用回路基板において、 前記信号伝送用導体層間を接続するVIAのVIAラン
ドは、積層ずれが生じた場合でも前記VIAと電気的接
続が行える大きさおよび形状を有するとともに、前記V
IAとの電気的接続が十分得られる範囲内で前記VIA
ランドの面積が等価的に少なくなる形状を有することを
特徴とする高速信号伝送用回路基板。 - 【請求項2】 請求項1に記載の高速信号伝送用回路基
板において、前記VIAランドの形状は概ね十字形であ
ることを特徴とする高速信号伝送用回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114692U JPH0613181U (ja) | 1992-07-21 | 1992-07-21 | 高速信号伝送用回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114692U JPH0613181U (ja) | 1992-07-21 | 1992-07-21 | 高速信号伝送用回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613181U true JPH0613181U (ja) | 1994-02-18 |
Family
ID=12878689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114692U Pending JPH0613181U (ja) | 1992-07-21 | 1992-07-21 | 高速信号伝送用回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613181U (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004266180A (ja) * | 2003-03-04 | 2004-09-24 | Kyocera Corp | 配線基板 |
| JP2008211240A (ja) * | 1998-10-16 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 多層回路基板、その製造方法、および、その特性インピーダンス調整方法 |
| JP2009239185A (ja) * | 2008-03-28 | 2009-10-15 | Toppan Printing Co Ltd | ビルドアップ多層配線基板およびその製造方法 |
| KR20120038440A (ko) * | 2009-06-12 | 2012-04-23 | 3디 플러스 | 재구성된 웨이퍼의 제조 동안 칩들을 포지셔닝하는 방법 |
| JP2019021793A (ja) * | 2017-07-19 | 2019-02-07 | 京セラ株式会社 | 配線基板、電子部品用パッケージおよび電子装置 |
-
1992
- 1992-07-21 JP JP5114692U patent/JPH0613181U/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008211240A (ja) * | 1998-10-16 | 2008-09-11 | Matsushita Electric Ind Co Ltd | 多層回路基板、その製造方法、および、その特性インピーダンス調整方法 |
| JP2004266180A (ja) * | 2003-03-04 | 2004-09-24 | Kyocera Corp | 配線基板 |
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| JP2012529762A (ja) * | 2009-06-12 | 2012-11-22 | トロワデー、プリュ | 再構築ウエハの生産中にチップを位置付けするための方法 |
| JP2019021793A (ja) * | 2017-07-19 | 2019-02-07 | 京セラ株式会社 | 配線基板、電子部品用パッケージおよび電子装置 |
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