JPH06132319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06132319A JPH06132319A JP30629792A JP30629792A JPH06132319A JP H06132319 A JPH06132319 A JP H06132319A JP 30629792 A JP30629792 A JP 30629792A JP 30629792 A JP30629792 A JP 30629792A JP H06132319 A JPH06132319 A JP H06132319A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- effect transistor
- field effect
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】リセス構造のＦＥＴを含むＭＭＩＣにおいて、
所望のドレイン電流が得られる集積回路を再現性よく製
造するに好適な方法を提供する。 【構成】電界効果トランジスタと、該電界効果トランジ
スタのバイアス条件を決定する抵抗とを同一の半導体基
板上に配置してなる半導体装置の製造方法において、前
記電界効果トランジスタのゲート電極を形成する領域お
よび前記抵抗を形成する部分の少なくとも一部分を露出
する領域からなる開口を有するマスクを形成し、該開口
の部分を同時にエッチングする。
所望のドレイン電流が得られる集積回路を再現性よく製
造するに好適な方法を提供する。 【構成】電界効果トランジスタと、該電界効果トランジ
スタのバイアス条件を決定する抵抗とを同一の半導体基
板上に配置してなる半導体装置の製造方法において、前
記電界効果トランジスタのゲート電極を形成する領域お
よび前記抵抗を形成する部分の少なくとも一部分を露出
する領域からなる開口を有するマスクを形成し、該開口
の部分を同時にエッチングする。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジス
タ、抵抗などを集積化した半導体装置の製造方法に関す
るもので、とりわけ、ＧａＡｓ等の化合物半導体を基板
構成材料とするマイクロ波用モノリシック集積回路の製
造方法に関する。
タ、抵抗などを集積化した半導体装置の製造方法に関す
るもので、とりわけ、ＧａＡｓ等の化合物半導体を基板
構成材料とするマイクロ波用モノリシック集積回路の製
造方法に関する。
【０００２】
【従来の技術】マイクロ波用モノリシック集積回路（Ｍ
ＭＩＣ）は、ＧａＡｓなどの半導体基板上に電界効果ト
ランジスタ（ＦＥＴ）、マイクロストリップラインなど
からなる入出力整合回路、ＦＥＴのゲートに適切なバイ
アス電圧を印加するバイアス回路などから構成される。
このようなＭＭＩＣは、高周波特性に優れたＧａＡｓ−
ＦＥＴを用いたマイクロ波回路を小型化・集積化できる
ため、携帯電話、衛星放送、マイクロ波通信などに多く
の用途が期待されている。
ＭＩＣ）は、ＧａＡｓなどの半導体基板上に電界効果ト
ランジスタ（ＦＥＴ）、マイクロストリップラインなど
からなる入出力整合回路、ＦＥＴのゲートに適切なバイ
アス電圧を印加するバイアス回路などから構成される。
このようなＭＭＩＣは、高周波特性に優れたＧａＡｓ−
ＦＥＴを用いたマイクロ波回路を小型化・集積化できる
ため、携帯電話、衛星放送、マイクロ波通信などに多く
の用途が期待されている。
【０００３】このようなＭＭＩＣに用いられるバイアス
回路は、半導体基板にイオン注入を行って形成した不純
物領域により、あるいは、ＴａＮ膜などの抵抗体を絶縁
体上に形成することにより設けられた抵抗を含み、外部
電圧をこれらの抵抗により分割してゲートにバイアス電
圧として印加している。
回路は、半導体基板にイオン注入を行って形成した不純
物領域により、あるいは、ＴａＮ膜などの抵抗体を絶縁
体上に形成することにより設けられた抵抗を含み、外部
電圧をこれらの抵抗により分割してゲートにバイアス電
圧として印加している。
【０００４】また、ＭＭＩＣに用いられるＧａＡｓ−Ｆ
ＥＴにおいては、高周波性能の向上のため、ソース・ゲ
ート電極間抵抗の低減・ドレイン耐圧の向上をねらっ
て、ゲート電極付近のＧａＡｓチャンネル層を堀り込ん
だ、いわゆるリセス構造が多く採用されている。
ＥＴにおいては、高周波性能の向上のため、ソース・ゲ
ート電極間抵抗の低減・ドレイン耐圧の向上をねらっ
て、ゲート電極付近のＧａＡｓチャンネル層を堀り込ん
だ、いわゆるリセス構造が多く採用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、リセス
構造はエッチングにより形成されるため、エッチング工
程での制御性が十分でない。堀り込み部（リセス部）に
残ったＧａＡｓチャンネル層の厚さがバラツキ、所定ゲ
ート電圧におけるＦＥＴのドレイン電流の再現性が乏し
い。このため、バイアス回路によりゲート電圧を再現性
よく設定できるとしても、ＦＥＴの動作に最適なドレイ
ン電流を再現性よく得ることができず、所望のＭＭＩＣ
の高周波性能が得られないという問題があった。
構造はエッチングにより形成されるため、エッチング工
程での制御性が十分でない。堀り込み部（リセス部）に
残ったＧａＡｓチャンネル層の厚さがバラツキ、所定ゲ
ート電圧におけるＦＥＴのドレイン電流の再現性が乏し
い。このため、バイアス回路によりゲート電圧を再現性
よく設定できるとしても、ＦＥＴの動作に最適なドレイ
ン電流を再現性よく得ることができず、所望のＭＭＩＣ
の高周波性能が得られないという問題があった。
【０００６】例えば、チャンネル層が薄い場合を曲線
ａ、また厚い場合を曲線ｂとして、ゲート電圧Ｖgs−ド
レイン電流Ｉd特性の変化を図４に示す。堀り込み部の
深さが深いほど（すなわち、チャンネル層の残り厚さが
薄いほど）ドレイン電流はＩd少なくなる。したがっ
て、所望のドレイン電流Ｉd0を得るためには、堀り込み
部の深さのバラツキに対応してゲート電圧Ｖgsを個別に
調整する必要があった。
ａ、また厚い場合を曲線ｂとして、ゲート電圧Ｖgs−ド
レイン電流Ｉd特性の変化を図４に示す。堀り込み部の
深さが深いほど（すなわち、チャンネル層の残り厚さが
薄いほど）ドレイン電流はＩd少なくなる。したがっ
て、所望のドレイン電流Ｉd0を得るためには、堀り込み
部の深さのバラツキに対応してゲート電圧Ｖgsを個別に
調整する必要があった。
【０００７】本発明は上述の問題点に鑑みてなされたも
ので、リセス構造のＦＥＴを含むＭＭＩＣにおいて、所
望のドレイン電流が得られる集積回路を再現性よく製造
するのに好適な方法を提供することを目的とする。
ので、リセス構造のＦＥＴを含むＭＭＩＣにおいて、所
望のドレイン電流が得られる集積回路を再現性よく製造
するのに好適な方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、電界効果トラ
ンジスタと、該電界効果トランジスタのバイアス条件を
決定する抵抗とを同一の半導体基板上に配置してなる半
導体装置の製造方法において、前記電界効果トランジス
タのゲート電極を形成する領域および前記抵抗を形成す
る部分の少なくとも一部分を露出する領域からなる開口
を有するマスクを形成し、該開口の部分を同時にエッチ
ングすることを特徴とする。
ンジスタと、該電界効果トランジスタのバイアス条件を
決定する抵抗とを同一の半導体基板上に配置してなる半
導体装置の製造方法において、前記電界効果トランジス
タのゲート電極を形成する領域および前記抵抗を形成す
る部分の少なくとも一部分を露出する領域からなる開口
を有するマスクを形成し、該開口の部分を同時にエッチ
ングすることを特徴とする。
【０００９】
【作用および効果】本発明によれば、ゲート電極を形成
する部分を堀り込むのと同時にバイアス条件を決定する
抵抗の少なくとも一部分に堀り込み部を形成するため、
ゲート電極形成部分の堀り込み深さに適合した値に抵抗
を補償することができる。このため、堀り込み深さが正
確に制御できなくても、所望のドレイン電流値にバイア
スを設定することができ、半導体装置の特性の再現性を
著しく向上させることができ、その製造工程のバラツキ
に関係なく一定した半導体装置の特性を得ることができ
る。
する部分を堀り込むのと同時にバイアス条件を決定する
抵抗の少なくとも一部分に堀り込み部を形成するため、
ゲート電極形成部分の堀り込み深さに適合した値に抵抗
を補償することができる。このため、堀り込み深さが正
確に制御できなくても、所望のドレイン電流値にバイア
スを設定することができ、半導体装置の特性の再現性を
著しく向上させることができ、その製造工程のバラツキ
に関係なく一定した半導体装置の特性を得ることができ
る。
【００１０】
【実施例】以下、本発明の実施例であるマイクロ波モノ
リシック集積回路（ＭＭＩＣ）の製造方法について図面
を参照しながら説明する。
リシック集積回路（ＭＭＩＣ）の製造方法について図面
を参照しながら説明する。
【００１１】まず、ＧａＡｓ基板上に形成されマイクロ
波増幅回路を構成するＭＭＩＣの回路について図１を用
いて説明する。ＧａＡｓＭＥＳＦＥＴ（ショットキー接
合型電界効果トランジスタ）Ｑ１を増幅素子として用
い、ＦＥＴＱ１のソースＳは接地され、ＦＥＴＱ１のゲ
ートＧおよびドレインＤはマイクロストリップラインか
らなる入力整合回路Ｍｉおよび出力整合回路Ｍｏを介し
て入力端子Ｉおよび出力端子Ｏに接続されている。ドレ
イン電圧Ｖｄは、高周波阻止用のインダクタンス分Ｌｄ
を介してＦＥＴＱ１のドレインＤに接続される。バイア
ス用の負電圧Ｖggは、抵抗Ｒ１、Ｒ２からなるバイアス
回路により電圧分割された後、高周波阻止用のインダク
タンス分Ｌｇを介してＦＥＴＱ１のゲートＧに接続され
る。
波増幅回路を構成するＭＭＩＣの回路について図１を用
いて説明する。ＧａＡｓＭＥＳＦＥＴ（ショットキー接
合型電界効果トランジスタ）Ｑ１を増幅素子として用
い、ＦＥＴＱ１のソースＳは接地され、ＦＥＴＱ１のゲ
ートＧおよびドレインＤはマイクロストリップラインか
らなる入力整合回路Ｍｉおよび出力整合回路Ｍｏを介し
て入力端子Ｉおよび出力端子Ｏに接続されている。ドレ
イン電圧Ｖｄは、高周波阻止用のインダクタンス分Ｌｄ
を介してＦＥＴＱ１のドレインＤに接続される。バイア
ス用の負電圧Ｖggは、抵抗Ｒ１、Ｒ２からなるバイアス
回路により電圧分割された後、高周波阻止用のインダク
タンス分Ｌｇを介してＦＥＴＱ１のゲートＧに接続され
る。
【００１２】次に、ＭＭＩＣの製造工程について、ＦＥ
ＴＱ１および抵抗Ｒ１部分の断面構造を示している図２
を用いて説明する。図２（ａ）に示すように、半絶縁性
ＧａＡｓ単結晶からなる基板１上に所定のマスクを形成
してＳｉをイオン注入することでｎ型導電性を有するＦ
ＥＴＱ１のチャンネル層２、抵抗Ｒ１の抵抗体部分３、
抵抗Ｒ２の抵抗部分などを形成する。図２（ｂ）に示す
ように、チャンネル層２のゲート電極を形成する部分２
ａ、および、抵抗体部分３の所定の一部分３ａを開口し
たレジストからなるマスク４を基板１上に形成する。基
板１に化学エッチング（または、電解液に浸漬して陽極
酸化エッチング）を行い、ゲート電極を形成する部分２
ａおよび抵抗体部分３の所定の一部分３ａにそれぞれ同
じ深さｄの掘り込み部２ｂ、３ｂを形成する。その後、
マスク４を除去し、図２（ｃ）に示すように、真空蒸着
法などにより掘り込み部２ｂにチャンネル層２とショッ
トキー接合するＦＥＴＱ１のゲート電極５を形成し、Ｆ
ＥＴＱ１のソース、ドレイン電極６、７となる金属層、
抵抗部分３への配線層８となる他の金属層などを周知の
プロセス技術により形成する。
ＴＱ１および抵抗Ｒ１部分の断面構造を示している図２
を用いて説明する。図２（ａ）に示すように、半絶縁性
ＧａＡｓ単結晶からなる基板１上に所定のマスクを形成
してＳｉをイオン注入することでｎ型導電性を有するＦ
ＥＴＱ１のチャンネル層２、抵抗Ｒ１の抵抗体部分３、
抵抗Ｒ２の抵抗部分などを形成する。図２（ｂ）に示す
ように、チャンネル層２のゲート電極を形成する部分２
ａ、および、抵抗体部分３の所定の一部分３ａを開口し
たレジストからなるマスク４を基板１上に形成する。基
板１に化学エッチング（または、電解液に浸漬して陽極
酸化エッチング）を行い、ゲート電極を形成する部分２
ａおよび抵抗体部分３の所定の一部分３ａにそれぞれ同
じ深さｄの掘り込み部２ｂ、３ｂを形成する。その後、
マスク４を除去し、図２（ｃ）に示すように、真空蒸着
法などにより掘り込み部２ｂにチャンネル層２とショッ
トキー接合するＦＥＴＱ１のゲート電極５を形成し、Ｆ
ＥＴＱ１のソース、ドレイン電極６、７となる金属層、
抵抗部分３への配線層８となる他の金属層などを周知の
プロセス技術により形成する。
【００１３】このようにして形成したＦＥＴＱ１におい
ては、所望のドレイン電流を得るためのゲート電圧Ｖ
biasと堀り込み部深さｄの間には、
ては、所望のドレイン電流を得るためのゲート電圧Ｖ
biasと堀り込み部深さｄの間には、
【数１】 Ｖbias＝Ａｄ2＋Ｂｄ＋Ｃ （ただし、Ａ、Ｂ、Ｃは任意の定数）の関係が成り立つ
ことは、ショットキー接合に印加されるゲート電圧と空
乏層厚さの関係式から容易に導出できる。一方、抵抗Ｒ
１に堀り込み部３ｂを形成した場合、負電圧がＶggであ
る時に、抵抗Ｒ１とＲ２で分圧されて、ゲートに印加さ
れる電圧Ｖgは、
ことは、ショットキー接合に印加されるゲート電圧と空
乏層厚さの関係式から容易に導出できる。一方、抵抗Ｒ
１に堀り込み部３ｂを形成した場合、負電圧がＶggであ
る時に、抵抗Ｒ１とＲ２で分圧されて、ゲートに印加さ
れる電圧Ｖgは、
【数２】 Ｖg＝Ｖgg（Ｄ−ｄ）／（Ｅ−Ｆｄ） （ただし、Ｄ、Ｅ、Ｆは任意の定数）のように表わされ
ることも容易で導出できる。
ることも容易で導出できる。
【００１４】数１、数２による所望のドレイン電流を得
るためのゲート電圧Ｖbiasおよびゲートに印加される電
圧Ｖgと堀り込み部深さｄの関係を図３に示す。図から
明らかなように、堀り込み部深さｄの単調減少関数であ
り、抵抗部分の厚さ、堀り込み部面積を適当に選べば、
ある堀り込み深さｄoでＶg＝Ｖbiasとなる。この深さｄ
oの前後で、堀り込み深さがばらついても、実質的にＶg
＝Ｖbiasとみなせることは明白である。したがって、本
実施例の製造方法によれば、目的の堀り込み部深さに正
確に制御できなくても、再現性よく所望のドレイン電流
が得られることになる。
るためのゲート電圧Ｖbiasおよびゲートに印加される電
圧Ｖgと堀り込み部深さｄの関係を図３に示す。図から
明らかなように、堀り込み部深さｄの単調減少関数であ
り、抵抗部分の厚さ、堀り込み部面積を適当に選べば、
ある堀り込み深さｄoでＶg＝Ｖbiasとなる。この深さｄ
oの前後で、堀り込み深さがばらついても、実質的にＶg
＝Ｖbiasとみなせることは明白である。したがって、本
実施例の製造方法によれば、目的の堀り込み部深さに正
確に制御できなくても、再現性よく所望のドレイン電流
が得られることになる。
【００１５】以上の説明では、主として本発明の背景と
なった、イオン注入型のＧａＡｓＭＭＩＣに適用した場
合について説明したが、本発明はこれに限定されるもの
ではなく、例えばエピタキシャルウェハを用いた半導体
装置、抵抗体としてＴａＮ等を用いた場合にも適用でき
ることは明白であり、また、ＩｎＰ等他の半導体を材料
とした場合にも適用できる。また、論理回路を構成する
集積回路に適用することもできる。
なった、イオン注入型のＧａＡｓＭＭＩＣに適用した場
合について説明したが、本発明はこれに限定されるもの
ではなく、例えばエピタキシャルウェハを用いた半導体
装置、抵抗体としてＴａＮ等を用いた場合にも適用でき
ることは明白であり、また、ＩｎＰ等他の半導体を材料
とした場合にも適用できる。また、論理回路を構成する
集積回路に適用することもできる。
【図１】本発明の実施例にかかるマイクロ波モノリシッ
ク集積回路（ＭＭＩＣ）の回路図。
ク集積回路（ＭＭＩＣ）の回路図。
【図２】本発明の実施例にかかるマイクロ波モノリシッ
ク集積回路（ＭＭＩＣ）の製造工程を説明するための断
面図。
ク集積回路（ＭＭＩＣ）の製造工程を説明するための断
面図。
【図３】所望のドレイン電流を得るためのゲート電圧Ｖ
biasおよびゲートに印加される電圧Ｖgと堀り込み部深
さｄの関係を示す特性図。
biasおよびゲートに印加される電圧Ｖgと堀り込み部深
さｄの関係を示す特性図。
【図４】チャンネル層の厚さによるゲート電圧Ｖgs−ド
レイン電流Ｉd特性の変化を示す特性図。
レイン電流Ｉd特性の変化を示す特性図。
１ 半絶縁性ＧａＡｓ単結晶からなる基板 ２ チャンネル層 ２ａ ゲート電極を形成する部分 ２ｂ ゲート電極を形成する部分の掘り込み部 ３ 抵抗体部分 ３ａ 抵抗体部分の所定の一部分 ３ｂ 抵抗体部分の所定の一部分の掘り込み部 ４ レジストからなるマスク ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ 配線層
Claims (1)
- 【請求項１】 電界効果トランジスタと、該電界効果ト
ランジスタのバイアス条件を決定する抵抗とを同一の半
導体基板上に配置してなる半導体装置の製造方法におい
て、 前記電界効果トランジスタのゲート電極を形成する領域
および前記抵抗を形成する部分の少なくとも一部分を露
出する領域からなる開口を有するマスクを形成し、該開
口の部分を同時にエッチングすることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30629792A JPH06132319A (ja) | 1992-10-20 | 1992-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30629792A JPH06132319A (ja) | 1992-10-20 | 1992-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132319A true JPH06132319A (ja) | 1994-05-13 |
Family
ID=17955407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30629792A Pending JPH06132319A (ja) | 1992-10-20 | 1992-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132319A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0867944A3 (en) * | 1997-03-26 | 1999-08-04 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| JP2012048239A (ja) * | 2011-08-23 | 2012-03-08 | Dainippon Printing Co Ltd | 反射防止フィルムの製造方法 |
-
1992
- 1992-10-20 JP JP30629792A patent/JPH06132319A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0867944A3 (en) * | 1997-03-26 | 1999-08-04 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| US6265728B1 (en) | 1997-03-26 | 2001-07-24 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| US6908777B2 (en) | 1997-03-26 | 2005-06-21 | Oki Electric Industry Co., Ltd. | Compound semiconductor device and method for controlling characteristics of the same |
| JP2012048239A (ja) * | 2011-08-23 | 2012-03-08 | Dainippon Printing Co Ltd | 反射防止フィルムの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6670652B2 (en) | Monolithically integrated E/D mode HEMT and method for fabricating the same | |
| US4472872A (en) | Method of fabricating a Schottky gate field effect transistor | |
| US4325181A (en) | Simplified fabrication method for high-performance FET | |
| US5409849A (en) | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes | |
| EP0338251A1 (en) | Method of manufacturing metal-semiconductor field effect transistors | |
| US4507845A (en) | Method of making field effect transistors with opposed source _and gate regions | |
| US5550065A (en) | Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact | |
| US5834802A (en) | Metal semiconductor field effect transistors having improved intermodulation distortion using different pinch-off voltages | |
| US6060402A (en) | Process for selective recess etching of epitaxial field effect transistors with a novel etch-stop layer | |
| US4551904A (en) | Opposed gate-source transistor | |
| US6979871B2 (en) | Semiconductor device having T-shaped gate electrode and method of manufacturing the same | |
| KR100426285B1 (ko) | 단일 집적화된 증가 및 공핍 모드 (ｐ-)ＨＥＭＴ 소자의구조 및 그 제조 방법 | |
| JPH06132319A (ja) | 半導体装置の製造方法 | |
| US5719088A (en) | Method of fabricating semiconductor devices with a passivated surface | |
| US5389807A (en) | Field effect transistor | |
| KR100264963B1 (ko) | 고성능 갈륨 아세나이드 전계 효과 트랜지스터 구조 | |
| KR100230744B1 (ko) | 반도체 소자의 제조방법 | |
| US20080064155A1 (en) | Method for Producing a Multi-Stage Recess in a Layer Structure and a Field Effect Transistor with a Multi-Recessed Gate | |
| US4694563A (en) | Process for making Schottky-barrier gate FET | |
| WO1999027586A2 (en) | INxGa1-xP STOP-ETCH LAYER FOR SELECTIVE RECESS OF GALLIUM ARSENIDE-BASED EPTITAXIAL FIELD EFFECT TRANSISTORS AND PROCESS THEREFOR | |
| US5177026A (en) | Method for producing a compound semiconductor MIS FET | |
| JPH05235056A (ja) | 半導体装置及びその製造方法 | |
| KR950003076Y1 (ko) | 화합물 반도체장치 | |
| KR100220870B1 (ko) | 화합물 반도체 장치의 제조 방법 | |
| JP2663480B2 (ja) | 半導体装置の製造方法 |