JPH06132923A - デジタルデータ受信回路 - Google Patents
デジタルデータ受信回路Info
- Publication number
- JPH06132923A JPH06132923A JP27973092A JP27973092A JPH06132923A JP H06132923 A JPH06132923 A JP H06132923A JP 27973092 A JP27973092 A JP 27973092A JP 27973092 A JP27973092 A JP 27973092A JP H06132923 A JPH06132923 A JP H06132923A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- data
- phase
- received signal
- decoding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011084 recovery Methods 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】時分割多重された信号を受信する際に、多重さ
れたそれぞれのチャネルの位相が異なるときやノイズ等
により位相が乱されたときでも、同期用ビットをほとん
ど必要とせず高速に同期を取り、データ伝送効率を上げ
る。 【構成】クロック再生部１において、復号用クロックを
再生する際に、先に位相記憶部６に記憶しておいた正し
くデータが受信できた時の位相を初期値として用いて新
たにクロック位相を検出して復号用クロックを発生させ
データを復号する。
れたそれぞれのチャネルの位相が異なるときやノイズ等
により位相が乱されたときでも、同期用ビットをほとん
ど必要とせず高速に同期を取り、データ伝送効率を上げ
る。 【構成】クロック再生部１において、復号用クロックを
再生する際に、先に位相記憶部６に記憶しておいた正し
くデータが受信できた時の位相を初期値として用いて新
たにクロック位相を検出して復号用クロックを発生させ
データを復号する。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータ受信回路
に関し、特にクロック位相再生方法に関する。
に関し、特にクロック位相再生方法に関する。
【０００２】
【従来の技術】図３は従来のデジタルデータ受信回路の
一例を示すブロック図で、受信信号からクロック位相を
検出する位相検出部４と、この位相情報から復号用クロ
ックを発生するクロック発生部５とを有するクロック再
生部１と、クロック発生部５からの復号用クロックによ
り受信信号を復号する復号部２と、復号部２からの復号
データを解析，認識するデータ認識部３とで構成されて
いる。
一例を示すブロック図で、受信信号からクロック位相を
検出する位相検出部４と、この位相情報から復号用クロ
ックを発生するクロック発生部５とを有するクロック再
生部１と、クロック発生部５からの復号用クロックによ
り受信信号を復号する復号部２と、復号部２からの復号
データを解析，認識するデータ認識部３とで構成されて
いる。
【０００３】受信信号がクロック再生部１に入力される
と、まず位相検出部４で受信信号のデータクロック位相
を検出し、この情報を基にクロック発生部５で受信信号
のデータクロックの位相に同期した復号用クロックを発
生する。一方復号部２では、復号用クロックを用いて受
信信号を復号して復号データを出力する。データ認識部
３では、復号データを解析，認識することにより通信が
行われる。
と、まず位相検出部４で受信信号のデータクロック位相
を検出し、この情報を基にクロック発生部５で受信信号
のデータクロックの位相に同期した復号用クロックを発
生する。一方復号部２では、復号用クロックを用いて受
信信号を復号して復号データを出力する。データ認識部
３では、復号データを解析，認識することにより通信が
行われる。
【０００４】
【発明が解決しようとする課題】この従来のデジタルデ
ータ受信回路では、複数チャネルが時分割多重された受
信信号で各チャネルの位相が異なっている場合は、ある
チャネルのタイムスロットの先頭では、位相の異なる直
前の別のチャネルのクロック位相が初期値として用いら
れてしまう。また各チャネルの位相が同一だとしても、
ノイズ等で直前の受信信号が正しく受信できなかったと
きなどには、この正しくない受信信号による正しくない
クロック位相が初期値として用いられてしまう。このた
め、位相検出部においてそのチャネルの正しいクロック
位相を検出するまでに時間が掛かるので、ビット同期用
のプリアンブルを長くしなければならず、データ伝送効
率が悪くなるか、プリアンブルを長くとれないときはデ
ータの先頭部分を誤認識するという問題点があった。
ータ受信回路では、複数チャネルが時分割多重された受
信信号で各チャネルの位相が異なっている場合は、ある
チャネルのタイムスロットの先頭では、位相の異なる直
前の別のチャネルのクロック位相が初期値として用いら
れてしまう。また各チャネルの位相が同一だとしても、
ノイズ等で直前の受信信号が正しく受信できなかったと
きなどには、この正しくない受信信号による正しくない
クロック位相が初期値として用いられてしまう。このた
め、位相検出部においてそのチャネルの正しいクロック
位相を検出するまでに時間が掛かるので、ビット同期用
のプリアンブルを長くしなければならず、データ伝送効
率が悪くなるか、プリアンブルを長くとれないときはデ
ータの先頭部分を誤認識するという問題点があった。
【０００５】
【課題を解決するための手段】本発明のデジタルデータ
受信回路は、受信信号からクロックを再生するクロック
再生部と、このクロックを用いて前記受信信号を復号す
るデータ復号部と、この復号されたデータを認識するデ
ータ認識部とを備え時分割多重され且つ多重されたそれ
ぞれのチャネルの位相が必ずしも同一でないデジタルデ
ータ受信回路において、前記データ認識部は前記復号デ
ータの誤り率とスロットタイミングを検出して前記クロ
ック再生部に入力し、前記クロック再生部は前記データ
誤り率情報と前記スロットタイミングとによりクロック
の位相情報を記憶するとともにこのクロック位相情報の
読出し制御を行うことを特徴とする。
受信回路は、受信信号からクロックを再生するクロック
再生部と、このクロックを用いて前記受信信号を復号す
るデータ復号部と、この復号されたデータを認識するデ
ータ認識部とを備え時分割多重され且つ多重されたそれ
ぞれのチャネルの位相が必ずしも同一でないデジタルデ
ータ受信回路において、前記データ認識部は前記復号デ
ータの誤り率とスロットタイミングを検出して前記クロ
ック再生部に入力し、前記クロック再生部は前記データ
誤り率情報と前記スロットタイミングとによりクロック
の位相情報を記憶するとともにこのクロック位相情報の
読出し制御を行うことを特徴とする。
【０００６】そして、前記クロック再生部は前記受信信
号からクロック位相を検出する位相検出部と、そのクロ
ック位相情報により復号クロックを発生するクロック発
生部と、前記データ認識部からの前記データ誤り率情報
により前記位相検出部からの前記クロック位相情報を前
記スロットタイミングで記憶するとともにこのクロック
位相情報の読出し制御を行う位相記憶部とを備えてい
る。
号からクロック位相を検出する位相検出部と、そのクロ
ック位相情報により復号クロックを発生するクロック発
生部と、前記データ認識部からの前記データ誤り率情報
により前記位相検出部からの前記クロック位相情報を前
記スロットタイミングで記憶するとともにこのクロック
位相情報の読出し制御を行う位相記憶部とを備えてい
る。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のデジタルデータ受信回路の一実施例
を示すブロック図である。
る。図１は本発明のデジタルデータ受信回路の一実施例
を示すブロック図である。
【０００８】受信信号から復号用クロックを再生するク
ロック再生部１は受信信号からクロック位相を検出する
位相検出部４と、その位相情報により復号用クロックを
発生するクロック発生部５と、位相記憶部６とを備え
る。復号部２は受信信号をクロック再生部１からの復号
用クロックにより復号する。データ認識部３は復号部２
による復号データを解析，認識して通信処理を行うとと
もに、データの誤り率情報とスロットタイミングとを出
力する。位相記憶部６はデータ認識部３からのデータ誤
り率情報により位相検出部４からのクロック位相情報を
データ認識部３からのスロットタイミングで記憶すると
ともに読出し制御を行う。
ロック再生部１は受信信号からクロック位相を検出する
位相検出部４と、その位相情報により復号用クロックを
発生するクロック発生部５と、位相記憶部６とを備え
る。復号部２は受信信号をクロック再生部１からの復号
用クロックにより復号する。データ認識部３は復号部２
による復号データを解析，認識して通信処理を行うとと
もに、データの誤り率情報とスロットタイミングとを出
力する。位相記憶部６はデータ認識部３からのデータ誤
り率情報により位相検出部４からのクロック位相情報を
データ認識部３からのスロットタイミングで記憶すると
ともに読出し制御を行う。
【０００９】図２は図１における受信信号と動作タイミ
ングの一例を示す図である。ここでは時分割３多重した
受信信号を表しており、それぞれのチャネル１，２，３
のタイムスロットをＴ1 ，Ｔ2 ，Ｔ3 としている。チャ
ネル１を例にとって本実施例の動作について説明する。
ングの一例を示す図である。ここでは時分割３多重した
受信信号を表しており、それぞれのチャネル１，２，３
のタイムスロットをＴ1 ，Ｔ2 ，Ｔ3 としている。チャ
ネル１を例にとって本実施例の動作について説明する。
【００１０】チャネル１でタイムスロットＴ1-1 からデ
ータ通信が始まったとする。タイムスロットＴ3-0 のク
ロック位相を初期値としたとしても、通常はデータの初
期スロットでは、同期をとるために後のスロットよりも
ビット同期用のプリアンブルが長いことが一搬的であ
り、これにより正しいクロック位相が検出でき、正しい
復号用クロックが再生され、タイムスロットＴ1-1 では
正しいデータが得られる。このときデータ認識部３から
はデータ誤り率が良好であるとのデータ誤り率情報と位
相を記憶すべきスロットタイミングＳ1-1 が位相記憶部
６に送られる。位相記憶部６ではデータ誤り率が良好で
あることで、スロットタイミングＳ1-1 で位相情報をチ
ャネル１用として記憶する。次にタイムスロットＴ1-2
では、位相検出部４は直前のタイムスロットＴ3-1 のク
ロック位相を用いずに、データ認識部３からのタイムス
ロットＴ1-2 の先頭のタイミングＬ1-2 で、スロットタ
イミングＳ1-1 で位相記憶部６に記憶していたチャネル
１用の位相を読み出し、これをクロック位相として用い
る。同一チャネルならばタイムスロットが異なってもク
ロック位相はほぼ同じであると考えられるので、たとえ
タイムスロットＴ1-2でビット同期用のプリアンブルが
なくとも正しくデータを復号できる。同様に、タイムス
ロットＴ1-3 ではスロットタイミングＳ1-2 で記憶した
位相をタイムスロットＴ1-3 の先頭のタイミングＬ1-3
で読み出して用いている。
ータ通信が始まったとする。タイムスロットＴ3-0 のク
ロック位相を初期値としたとしても、通常はデータの初
期スロットでは、同期をとるために後のスロットよりも
ビット同期用のプリアンブルが長いことが一搬的であ
り、これにより正しいクロック位相が検出でき、正しい
復号用クロックが再生され、タイムスロットＴ1-1 では
正しいデータが得られる。このときデータ認識部３から
はデータ誤り率が良好であるとのデータ誤り率情報と位
相を記憶すべきスロットタイミングＳ1-1 が位相記憶部
６に送られる。位相記憶部６ではデータ誤り率が良好で
あることで、スロットタイミングＳ1-1 で位相情報をチ
ャネル１用として記憶する。次にタイムスロットＴ1-2
では、位相検出部４は直前のタイムスロットＴ3-1 のク
ロック位相を用いずに、データ認識部３からのタイムス
ロットＴ1-2 の先頭のタイミングＬ1-2 で、スロットタ
イミングＳ1-1 で位相記憶部６に記憶していたチャネル
１用の位相を読み出し、これをクロック位相として用い
る。同一チャネルならばタイムスロットが異なってもク
ロック位相はほぼ同じであると考えられるので、たとえ
タイムスロットＴ1-2でビット同期用のプリアンブルが
なくとも正しくデータを復号できる。同様に、タイムス
ロットＴ1-3 ではスロットタイミングＳ1-2 で記憶した
位相をタイムスロットＴ1-3 の先頭のタイミングＬ1-3
で読み出して用いている。
【００１１】次に、タイムスロットＴ1-3 でノイズ等に
より正しい受信信号が受信できなかった時は、データ認
識部３からデータ誤り率悪化の情報が出力される。位相
記憶部６ではデータ誤り率が良好であればスロットタイ
ミングＳ1-3 で位相を記憶するが、この場合のようにデ
ータ誤り率悪化の時は、位相を記憶せずにスロットタイ
ミングＳ1-2 での位相情報を保存する。この場合のスロ
ットタイミングＳ1-3での位相はノイズ等による影響を
受けて正しく復号できなかった受信信号から検出された
ものであるので、誤っている可能性が高い。従ってこの
ままこれを記憶して次のタイムスロットＴ1-4 の先頭の
タイミングＬ1-4 で用いると、同期プリアンブルが短い
ときはこのタイムスロットＴ1-4 のデータも誤ってしま
う可能性が高く、誤りが波及してしまう。しかし、スロ
ットタイミングＳ1-2 での位相をタイムスロットＴ1-4
の先頭のタイミングＬ1-4 で用いれば、タイムスロット
Ｔ1-4 で既にノイズ等の影響がなければ正しくデータを
復号することができる。
より正しい受信信号が受信できなかった時は、データ認
識部３からデータ誤り率悪化の情報が出力される。位相
記憶部６ではデータ誤り率が良好であればスロットタイ
ミングＳ1-3 で位相を記憶するが、この場合のようにデ
ータ誤り率悪化の時は、位相を記憶せずにスロットタイ
ミングＳ1-2 での位相情報を保存する。この場合のスロ
ットタイミングＳ1-3での位相はノイズ等による影響を
受けて正しく復号できなかった受信信号から検出された
ものであるので、誤っている可能性が高い。従ってこの
ままこれを記憶して次のタイムスロットＴ1-4 の先頭の
タイミングＬ1-4 で用いると、同期プリアンブルが短い
ときはこのタイムスロットＴ1-4 のデータも誤ってしま
う可能性が高く、誤りが波及してしまう。しかし、スロ
ットタイミングＳ1-2 での位相をタイムスロットＴ1-4
の先頭のタイミングＬ1-4 で用いれば、タイムスロット
Ｔ1-4 で既にノイズ等の影響がなければ正しくデータを
復号することができる。
【００１２】
【発明の効果】以上説明したように本発明は、クロック
再生のためのクロック位相の各スロットの初期値とし
て、同一チャネルの、且つデータ誤り率が良好なタイム
スロットで時間経過の少ないもののクロック位相を用い
ることとしたので、データ復号用クロックの再生に要す
る時間を短縮でき、ビット同期用のプリアンブルを長く
しなくてもよくなる。従って、データ伝送効率を上げる
ことができるという効果を有する。
再生のためのクロック位相の各スロットの初期値とし
て、同一チャネルの、且つデータ誤り率が良好なタイム
スロットで時間経過の少ないもののクロック位相を用い
ることとしたので、データ復号用クロックの再生に要す
る時間を短縮でき、ビット同期用のプリアンブルを長く
しなくてもよくなる。従って、データ伝送効率を上げる
ことができるという効果を有する。
【図１】本発明のデジタルデータ受信回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１における受信信号と動作タイミングの一例
を示す図である。
を示す図である。
【図３】従来のデジタルデータ受信回路の一例を示す図
である。
である。
１ クロック再生部 ２ 復号部 ３ データ認識部 ４ 位相検出部 ５ クロック発生部 ６ 位相記憶部
Claims (2)
- 【請求項１】 受信信号からクロックを再生するクロッ
ク再生部と、このクロックを用いて前記受信信号を復号
するデータ復号部と、この復号されたデータを認識する
データ認識部とを備え時分割多重され且つ多重されたそ
れぞれのチャネルの位相が必ずしも同一でないデジタル
データ受信回路において、前記データ認識部は前記復号
データの誤り率とスロットタイミングを検出して前記ク
ロック再生部に入力し、前記クロック再生部は前記デー
タ誤り率情報と前記スロットタイミングとによりクロッ
クの位相情報を記憶するとともにこのクロック位相情報
の読出し制御を行うことを特徴とするデジタルデータ受
信回路。 - 【請求項２】 前記クロック再生部は前記受信信号から
クロック位相を検出する位相検出部と、そのクロック位
相情報により復号クロックを発生するクロック発生部
と、前記データ認識部からの前記データ誤り率情報によ
り前記位相検出部からの前記クロック位相情報を前記ス
ロットタイミングで記憶するとともにこのクロック位相
情報の読出し制御を行う位相記憶部とを備えることを特
徴とする請求項１記載のデジタルデータ受信回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27973092A JP2867814B2 (ja) | 1992-10-19 | 1992-10-19 | デジタルデータ受信回路 |
| CA002108640A CA2108640C (en) | 1992-10-19 | 1993-10-18 | Receiver having clock phase memory for receiving short preamble time slots |
| AU49098/93A AU660902B2 (en) | 1992-10-19 | 1993-10-19 | Receiver having clock phase memory for receiving short preamble time slots |
| US08/138,006 US5383188A (en) | 1992-10-19 | 1993-10-19 | Receiver having clock phase memory for receiving short preamble time slots |
| EP93308309A EP0594402B1 (en) | 1992-10-19 | 1993-10-19 | Apparatus for and method of clock timing recovery in a receiver |
| DE69329095T DE69329095T2 (de) | 1992-10-19 | 1993-10-19 | Anordnung und Verfahren zur empfangsseitigen Taktrückgewinnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27973092A JP2867814B2 (ja) | 1992-10-19 | 1992-10-19 | デジタルデータ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132923A true JPH06132923A (ja) | 1994-05-13 |
| JP2867814B2 JP2867814B2 (ja) | 1999-03-10 |
Family
ID=17615090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27973092A Expired - Fee Related JP2867814B2 (ja) | 1992-10-19 | 1992-10-19 | デジタルデータ受信回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5383188A (ja) |
| EP (1) | EP0594402B1 (ja) |
| JP (1) | JP2867814B2 (ja) |
| AU (1) | AU660902B2 (ja) |
| CA (1) | CA2108640C (ja) |
| DE (1) | DE69329095T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654989A (en) * | 1995-11-03 | 1997-08-05 | Motorola, Inc. | Method and apparatus for symbol timing tracking |
| US6338145B1 (en) | 1998-08-21 | 2002-01-08 | International Business Machines Corporation | Input/output recovery system which is based upon an error rate and a current state of the computer environment |
| US6336193B1 (en) | 1998-08-21 | 2002-01-01 | International Business Machines Corporation | Input/output recovery method which is based upon an error rate and a current state of the computer environment |
| US6338151B1 (en) | 1998-08-21 | 2002-01-08 | International Business Machines Corporation | Input/output recovery which is based an error rate and a current state of the computer environment |
| GB2350756B (en) * | 1999-06-03 | 2001-05-09 | Marconi Comm Ltd | Signal processor circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404680A (en) * | 1980-11-03 | 1983-09-13 | Telex Computer Products, Inc. | Digital phase synchronizer |
| FR2537363B1 (fr) * | 1982-12-02 | 1988-09-02 | Nippon Telegraph & Telephone | Dispositif de retablissement de signal d'horloge pour un systeme de telecommunication par satellite a acces multiple par repartition dans le temps |
| JPS61105143A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | バ−スト信号検出装置 |
| CA1220833A (en) * | 1985-05-13 | 1987-04-21 | Carmine A. Ciancibello | Frame synchronization circuit for digital transmission system |
| US4975929A (en) * | 1989-09-11 | 1990-12-04 | Raynet Corp. | Clock recovery apparatus |
| JPH03102939A (ja) * | 1989-09-14 | 1991-04-30 | Toshiba Corp | セル同期方式 |
| JPH0583225A (ja) * | 1991-09-19 | 1993-04-02 | Fujitsu Ltd | 時多重ハイウエイ回線指定方式 |
-
1992
- 1992-10-19 JP JP27973092A patent/JP2867814B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-18 CA CA002108640A patent/CA2108640C/en not_active Expired - Fee Related
- 1993-10-19 US US08/138,006 patent/US5383188A/en not_active Expired - Fee Related
- 1993-10-19 DE DE69329095T patent/DE69329095T2/de not_active Expired - Fee Related
- 1993-10-19 EP EP93308309A patent/EP0594402B1/en not_active Expired - Lifetime
- 1993-10-19 AU AU49098/93A patent/AU660902B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| US5383188A (en) | 1995-01-17 |
| EP0594402A3 (en) | 1995-01-18 |
| CA2108640A1 (en) | 1994-04-20 |
| CA2108640C (en) | 1998-02-10 |
| EP0594402A2 (en) | 1994-04-27 |
| EP0594402B1 (en) | 2000-07-26 |
| DE69329095T2 (de) | 2000-12-14 |
| AU660902B2 (en) | 1995-07-06 |
| DE69329095D1 (de) | 2000-08-31 |
| AU4909893A (en) | 1994-05-05 |
| JP2867814B2 (ja) | 1999-03-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4353130A (en) | Device for processing serial information which includes synchronization words | |
| CA1318004C (en) | Single track orthogonal error correction system | |
| GB2038593A (en) | Apparatus for extracting a synchronizing signal | |
| US6272194B1 (en) | Synchronous signal detecting circuit, method, and information storage medium | |
| JP3282180B2 (ja) | 磁気記録再生装置 | |
| JPS6215946B2 (ja) | ||
| JP2867814B2 (ja) | デジタルデータ受信回路 | |
| US5625505A (en) | Method of and apparatus for regenerating partial-response record signal | |
| US6038274A (en) | Apparatus for decoding a channel signal into an information signal and reproducing arrangement provided with the apparatus | |
| JPH04117672A (ja) | ディジタル情報信号のための同期方法および同期回路 | |
| JP3956525B2 (ja) | 同期信号の検出保護回路 | |
| JP3060742B2 (ja) | 符号化信号復号化装置 | |
| JPS6052505B2 (ja) | Ｐｃｍ信号復調装置 | |
| KR0148176B1 (ko) | 디지탈재생시스템의 데이타처리방법 및 장치 | |
| JPH06132924A (ja) | デジタルデータ受信回路 | |
| JPS6213747B2 (ja) | ||
| JP2817803B2 (ja) | シンク発生方法 | |
| JP2630150B2 (ja) | 符号化信号復号化装置 | |
| JPH10134515A (ja) | 同期回路 | |
| JPS58194117A (ja) | デイジタル信号記録の同期方式 | |
| JP3271073B2 (ja) | 磁気再生装置 | |
| JPH0646485B2 (ja) | デイジタルデ−タ記録再生装置 | |
| JPH1055627A (ja) | 同期回路 | |
| JPH07169200A (ja) | ディジタル情報信号の再生装置 | |
| JPH07105632A (ja) | 同期信号検出方式および回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |
|
| LAPS | Cancellation because of no payment of annual fees |