JPH0613590A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0613590A JPH0613590A JP19337092A JP19337092A JPH0613590A JP H0613590 A JPH0613590 A JP H0613590A JP 19337092 A JP19337092 A JP 19337092A JP 19337092 A JP19337092 A JP 19337092A JP H0613590 A JPH0613590 A JP H0613590A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000013459 approach Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 配線の長距離化に伴う配線遅延時間の増大を
抑制し、半導体集積回路装置の高速化をはかる。 【構成】 多層配線構造においては、上層の配線層ほど
配線ピッチ及び配線幅等の基準はゆるくなっている。こ
の配線基準の差により、上層にいくほど配線抵抗が小さ
くなる。配線層１はセル（基本回路を構成するもの）内
の配線に用い、配線層２、３をセル間の配線に用い、配
線層４を電源配線に用いる。セル間の距離が規定値以下
のときは配線層２を用い、セル間の距離が規定値を超え
る場合には配線層３を用いて配線を行う。
抑制し、半導体集積回路装置の高速化をはかる。 【構成】 多層配線構造においては、上層の配線層ほど
配線ピッチ及び配線幅等の基準はゆるくなっている。こ
の配線基準の差により、上層にいくほど配線抵抗が小さ
くなる。配線層１はセル（基本回路を構成するもの）内
の配線に用い、配線層２、３をセル間の配線に用い、配
線層４を電源配線に用いる。セル間の距離が規定値以下
のときは配線層２を用い、セル間の距離が規定値を超え
る場合には配線層３を用いて配線を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に基本回路のセルが複数個搭載されたマスタス
ライス方式の半導体集積回路装置に関する。
関し、特に基本回路のセルが複数個搭載されたマスタス
ライス方式の半導体集積回路装置に関する。
【０００２】
【従来の技術】マスタスライス方式の半導体集積回路装
置では、基本回路を構成するセルが複数個配置され、セ
ル間が複数層の配線によって接続されている。これらの
配線層については各配線層毎にそれぞれ配線ピッチ、配
線幅および配線膜厚の基準が定められている。一般に配
線基準は下層では細かく上層にいく程広くなっている。
それは、上層にいく程下層の配線層の影響を受けて平坦
化されなくなるため、微細加工が困難になるからであ
る。
置では、基本回路を構成するセルが複数個配置され、セ
ル間が複数層の配線によって接続されている。これらの
配線層については各配線層毎にそれぞれ配線ピッチ、配
線幅および配線膜厚の基準が定められている。一般に配
線基準は下層では細かく上層にいく程広くなっている。
それは、上層にいく程下層の配線層の影響を受けて平坦
化されなくなるため、微細加工が困難になるからであ
る。
【０００３】従来の半導体集積回路装置においては、セ
ル間の配線は、配線が最短距離になるように配線層を選
び、上記配線基準に従って敷設されていた。
ル間の配線は、配線が最短距離になるように配線層を選
び、上記配線基準に従って敷設されていた。
【０００４】
【発明が解決しようとする課題】近年の半導体集積回路
装置では、回路の大規模化のため、チップ面積が増大し
て最大配線長が長くなる傾向にある。一方で、高集積化
の要請に応えるため、配線は一層微細化されつつあり、
そのため単位長当たりの配線抵抗は増加傾向にある。
装置では、回路の大規模化のため、チップ面積が増大し
て最大配線長が長くなる傾向にある。一方で、高集積化
の要請に応えるため、配線は一層微細化されつつあり、
そのため単位長当たりの配線抵抗は増加傾向にある。
【０００５】これらの理由により近年、配線遅延が顕著
になってきているが、このような状況下にあって、従来
は配線経路を最短距離にとることのみで、有効な配線遅
延対策は立てられていなかったため、配線長が長い場合
には、極端な配線遅延を伴う個所が生じ、最悪の場合に
は回路が駆動しきれなくなるという問題が起る。而し
て、半導体集積回路を高速動作させるためには、最大配
線遅延を短縮し、部分的に極端な遅延の生じるのを回避
することが有効である。
になってきているが、このような状況下にあって、従来
は配線経路を最短距離にとることのみで、有効な配線遅
延対策は立てられていなかったため、配線長が長い場合
には、極端な配線遅延を伴う個所が生じ、最悪の場合に
は回路が駆動しきれなくなるという問題が起る。而し
て、半導体集積回路を高速動作させるためには、最大配
線遅延を短縮し、部分的に極端な遅延の生じるのを回避
することが有効である。
【０００６】よって、本発明の目的とするところは、配
線長の長い部分での配線遅延を短縮して集積回路内全体
の配線遅延を平準化することにより、半導体集積回路の
高速動作を可能ならしめることである。
線長の長い部分での配線遅延を短縮して集積回路内全体
の配線遅延を平準化することにより、半導体集積回路の
高速動作を可能ならしめることである。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
は、各々異なる基準を有する複数配線層でセル間の配線
を行うものであって、その際規定値を超える長さの配線
には上層にある配線層を用い、規定値以下の長さの配線
には下層にある配線層を用いるものである。
は、各々異なる基準を有する複数配線層でセル間の配線
を行うものであって、その際規定値を超える長さの配線
には上層にある配線層を用い、規定値以下の長さの配線
には下層にある配線層を用いるものである。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１、図２は、本発明の実施例を説明する
ための断面図である。図１には配線方向が交互に変わる
例が、また、図２には配線方向が同一方向である例が示
されている。
て説明する。図１、図２は、本発明の実施例を説明する
ための断面図である。図１には配線方向が交互に変わる
例が、また、図２には配線方向が同一方向である例が示
されている。
【０００９】図１、図２に示されるように、半導体基板
５上に、絶縁膜６、７を介して配線層１、２、３、４が
形成されている。各配線層１、２、３、４は、各々ピッ
チｐ1 、ｐ2 、ｐ3 、ｐ4 、配線幅ｗ1 、ｗ2 、ｗ3 、
ｗ4 、配線膜厚ｔ1 、ｔ2 、ｔ3 、ｔ4 の配線基準に従
って形成されている。ここに示されるように、配線基準
は下層で細かく、上層にいく程粗くなっている。
５上に、絶縁膜６、７を介して配線層１、２、３、４が
形成されている。各配線層１、２、３、４は、各々ピッ
チｐ1 、ｐ2 、ｐ3 、ｐ4 、配線幅ｗ1 、ｗ2 、ｗ3 、
ｗ4 、配線膜厚ｔ1 、ｔ2 、ｔ3 、ｔ4 の配線基準に従
って形成されている。ここに示されるように、配線基準
は下層で細かく、上層にいく程粗くなっている。
【００１０】ここで、配線層１はセル内配線用に、また
配線層４は電源層として用意されている。従って、セル
間配線には、配線層２、３が、それぞれ下層配線層、上
層配線層として用いられている。表１は、図１、図２の
配線層２、３の配線基準、単位線長当たりの抵抗・容量
の見積り値を示した表である。
配線層４は電源層として用意されている。従って、セル
間配線には、配線層２、３が、それぞれ下層配線層、上
層配線層として用いられている。表１は、図１、図２の
配線層２、３の配線基準、単位線長当たりの抵抗・容量
の見積り値を示した表である。
【００１１】
【表１】
【００１２】図３は、基本回路をＥＣＬ回路で構成した
場合の配線距離と配線遅延の関係を示したグラフであ
る。ここで、曲線は、配線を下層配線層２のみ使用し
た場合で、配線距離１ｍｍのときの配線遅延時間を１と
している（以下、この遅延時間を基準遅延時間と呼
ぶ）。曲線は、上層配線層３のみを使用した場合の遅
延時間を示している。また、曲線は、曲線とを平
均したもので、下層の配線層２と上層配線層３を各々５
０％使用した場合に相当している。従来のように使用配
線層を特定しない場合、セル間配線の平均的配線遅延時
間は、曲線に近くなる。
場合の配線距離と配線遅延の関係を示したグラフであ
る。ここで、曲線は、配線を下層配線層２のみ使用し
た場合で、配線距離１ｍｍのときの配線遅延時間を１と
している（以下、この遅延時間を基準遅延時間と呼
ぶ）。曲線は、上層配線層３のみを使用した場合の遅
延時間を示している。また、曲線は、曲線とを平
均したもので、下層の配線層２と上層配線層３を各々５
０％使用した場合に相当している。従来のように使用配
線層を特定しない場合、セル間配線の平均的配線遅延時
間は、曲線に近くなる。
【００１３】図４は、あるマスタスライス方式半導体集
積回路装置におけるセル間配線の配線距離分布を示した
図である。同図に示されるように、通常の半導体集積回
路装置では、０．５ｍｍ以下の配線距離の短いところに
分布のピークが存在する。そこで、本発明では、セル間
距離に例えば３ｍｍの規定値を設け、大多数の配線が含
まれるこれ以下の配線長の配線は、微細で多くの配線を
収容できる下層配線層２を使用し、少数の規定値以上の
距離の配線は、配線抵抗が低い上層配線層３を使用す
る。
積回路装置におけるセル間配線の配線距離分布を示した
図である。同図に示されるように、通常の半導体集積回
路装置では、０．５ｍｍ以下の配線距離の短いところに
分布のピークが存在する。そこで、本発明では、セル間
距離に例えば３ｍｍの規定値を設け、大多数の配線が含
まれるこれ以下の配線長の配線は、微細で多くの配線を
収容できる下層配線層２を使用し、少数の規定値以上の
距離の配線は、配線抵抗が低い上層配線層３を使用す
る。
【００１４】配線長が短い場合、単位長当たりの抵抗値
の高い下層配線を使用しても配線遅延はそれ程増加する
ことはない。例えば規定値を３ｍｍと設定した場合、最
大配線遅延は、図３に示されるように基準遅延時間の
１．１６倍程度にとどまる。一方、長距離の配線は、単
位長当たりの抵抗値が低い上層配線を使用しているため
距離が延びても遅延時間の増加は低く、例えば配線長が
１０ｍｍの場合でも基準遅延時間の１．０６倍程度にな
るにすぎない。このことは、従来法での遅延時間が基準
遅延時間の１．３７倍であったのに比較して１割強の改
善がなされたことになる。よって、本発明により、配線
遅延を所定の範囲内に抑えることができ、高速動作が可
能な半導体集積回路装置を提供することができる。
の高い下層配線を使用しても配線遅延はそれ程増加する
ことはない。例えば規定値を３ｍｍと設定した場合、最
大配線遅延は、図３に示されるように基準遅延時間の
１．１６倍程度にとどまる。一方、長距離の配線は、単
位長当たりの抵抗値が低い上層配線を使用しているため
距離が延びても遅延時間の増加は低く、例えば配線長が
１０ｍｍの場合でも基準遅延時間の１．０６倍程度にな
るにすぎない。このことは、従来法での遅延時間が基準
遅延時間の１．３７倍であったのに比較して１割強の改
善がなされたことになる。よって、本発明により、配線
遅延を所定の範囲内に抑えることができ、高速動作が可
能な半導体集積回路装置を提供することができる。
【００１５】以上、好ましい実施例について説明した
が、本発明はこの実施例に限定されるものではなく、各
種の変更が可能である。例えば、セル間を接続するため
の配線層を３以上とすることができる。配線層が３層の
場合、下層配線層を短距離用に、中間配線層を中間距
離用に、上層配線層を長距離配線用に用いる、短距離
配線には下層配線層と中間配線層を用い、長距離配線に
は上層配線層と中間配線層とを用いる、等の手段を採る
ことができる。また、４層を用いる場合、下層の２層を
短距離用に、上層の２層を長距離用配線に用い、下層の
２層および上層の２層のそれぞれにＸ方向配線とＹ方向
配線に専用化された配線層を設けるようにすることがで
きる。
が、本発明はこの実施例に限定されるものではなく、各
種の変更が可能である。例えば、セル間を接続するため
の配線層を３以上とすることができる。配線層が３層の
場合、下層配線層を短距離用に、中間配線層を中間距
離用に、上層配線層を長距離配線用に用いる、短距離
配線には下層配線層と中間配線層を用い、長距離配線に
は上層配線層と中間配線層とを用いる、等の手段を採る
ことができる。また、４層を用いる場合、下層の２層を
短距離用に、上層の２層を長距離用配線に用い、下層の
２層および上層の２層のそれぞれにＸ方向配線とＹ方向
配線に専用化された配線層を設けるようにすることがで
きる。
【００１６】
【発明の効果】以上説明したように、本発明は、接続す
るセル間の距離に規定値を設け、規定値以下の場合には
下層の、また規定値以上の場合には上層の配線層を用い
てセル間の配線を行うようにしたものであるので、本発
明によれば、数の多い短距離の配線は、微細で配線密度
の高い下層配線層を用いて面積当たりの配線効率向上を
図ることができ、また、少数の長距離の配線について
は、配線抵抗の低い上層配線層を用いることにより遅延
時間を効果的に短縮することができる。従って、本発明
によれば、大規模化された半導体集積回路装置の高集積
化・高性能化を実現することができる。
るセル間の距離に規定値を設け、規定値以下の場合には
下層の、また規定値以上の場合には上層の配線層を用い
てセル間の配線を行うようにしたものであるので、本発
明によれば、数の多い短距離の配線は、微細で配線密度
の高い下層配線層を用いて面積当たりの配線効率向上を
図ることができ、また、少数の長距離の配線について
は、配線抵抗の低い上層配線層を用いることにより遅延
時間を効果的に短縮することができる。従って、本発明
によれば、大規模化された半導体集積回路装置の高集積
化・高性能化を実現することができる。
【図１】 本発明の一実施例を説明するための断面図。
【図２】 本発明の一実施例を説明するための断面図。
【図３】 配線距離と配線遅延時間との関係を示すグラ
フ。
フ。
【図４】 セル間配線の配線距離分布図。
１、４ 配線層 ２ 下層配線層 ３ 上層配線層 ５ 半導体基板 ６、７ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7514−4Ｍ Ｈ０１Ｌ 21/88 Ｚ
Claims (1)
- 【請求項１】 基本回路がセル単位で用意され、複数の
配線層でセル間を接続することにより所定の機能を実現
するマスタスライス方式の半導体集積回路装置におい
て、 接続を行うべきセル間の距離が予め設定した規定値以上
の場合には上層の配線層を用い、規定値以下の場合には
下層の配線層を用いてセル間を接続したことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19337092A JPH0613590A (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19337092A JPH0613590A (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613590A true JPH0613590A (ja) | 1994-01-21 |
Family
ID=16306788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19337092A Pending JPH0613590A (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613590A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205570B1 (en) | 1997-06-06 | 2001-03-20 | Matsushita Electronics Corporation | Method for designing LSI circuit pattern |
| US6483176B2 (en) | 1999-12-22 | 2002-11-19 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer wiring structure that offer high speed performance |
| JP2004207602A (ja) * | 2002-12-26 | 2004-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7132474B2 (en) | 2004-09-08 | 2006-11-07 | Lg Chem. Ltd. | Method for preparing styrenic resin having high impact strength and gloss |
| JP2007288215A (ja) * | 1999-06-25 | 2007-11-01 | Toshiba Corp | Ｌｓｉの配線構造の設計方法 |
| WO2009104391A1 (ja) * | 2008-02-20 | 2009-08-27 | 日本電気株式会社 | 小型低損失インダクタ素子 |
| JP2010123847A (ja) * | 2008-11-21 | 2010-06-03 | Oki Semiconductor Co Ltd | 半導体素子 |
| JP2010199386A (ja) * | 2009-02-26 | 2010-09-09 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2010283373A (ja) * | 2010-08-05 | 2010-12-16 | Renesas Electronics Corp | 半導体装置 |
| JP2011199225A (ja) * | 2010-03-24 | 2011-10-06 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| US8080831B2 (en) | 2002-09-27 | 2011-12-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing the same |
-
1992
- 1992-06-26 JP JP19337092A patent/JPH0613590A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6504237B2 (en) | 1999-12-22 | 2003-01-07 | Kabushiki Kaisha Toshiba | Semiconductor with multilayer metal structure using copper that offer high speed performance |
| US8080831B2 (en) | 2002-09-27 | 2011-12-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing the same |
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| US9042117B2 (en) | 2010-03-24 | 2015-05-26 | Renesas Electronics Corporation | Semiconductor device |
| JP2010283373A (ja) * | 2010-08-05 | 2010-12-16 | Renesas Electronics Corp | 半導体装置 |
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