JPH06138183A - Ｌｓｉ故障診断用テストパタン作成方式 - Google Patents
Ｌｓｉ故障診断用テストパタン作成方式Info
- Publication number
- JPH06138183A JPH06138183A JP4289732A JP28973292A JPH06138183A JP H06138183 A JPH06138183 A JP H06138183A JP 4289732 A JP4289732 A JP 4289732A JP 28973292 A JP28973292 A JP 28973292A JP H06138183 A JPH06138183 A JP H06138183A
- Authority
- JP
- Japan
- Prior art keywords
- fault
- test pattern
- signal line
- failure
- stuck
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ＥＢテスタを用いたＬＳＩの故障診断におい
て、故障被疑箇所とそのゲートのファンイン信号線を０
と１に振る短周期のテストパタンを作成する作業を自動
化することによって、テストパタン作成時間の短縮を図
る。 【構成】故障被疑箇所Ｐに対して、Ｐとそのゲートのフ
ァンイン信号線Ｙ，Ｚ，Ｖ，Ｗに０，１両方の短縮故障
を定義する。その中の一つに対してテストパタンを作成
する。そのテストパタンで論理シミュレーションを行
い、故障定義箇所の内、０に振れた箇所については１縮
退故障を削除し、１に振れた箇所については０縮退故障
を削除する。未検出故障がなくなるまで、順次テストパ
タン作成以降の処理を繰り返すことにより必要とするテ
ストパタンを作成できる。
て、故障被疑箇所とそのゲートのファンイン信号線を０
と１に振る短周期のテストパタンを作成する作業を自動
化することによって、テストパタン作成時間の短縮を図
る。 【構成】故障被疑箇所Ｐに対して、Ｐとそのゲートのフ
ァンイン信号線Ｙ，Ｚ，Ｖ，Ｗに０，１両方の短縮故障
を定義する。その中の一つに対してテストパタンを作成
する。そのテストパタンで論理シミュレーションを行
い、故障定義箇所の内、０に振れた箇所については１縮
退故障を削除し、１に振れた箇所については０縮退故障
を削除する。未検出故障がなくなるまで、順次テストパ
タン作成以降の処理を繰り返すことにより必要とするテ
ストパタンを作成できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ故障診断用テス
トパタン作成方式、特に、ＥＢテスタを用いたＬＳＩ故
障診断用テストパタン作成方式に関する。
トパタン作成方式、特に、ＥＢテスタを用いたＬＳＩ故
障診断用テストパタン作成方式に関する。
【０００２】
【従来の技術】従来のＬＳＩ故障診断用テストパタン作
成方式は、人手で故障診断用のテストパタンを作成す
る方法、および自動テストパタン作成プログラムを使
用して作成する方法の二つがあった。
成方式は、人手で故障診断用のテストパタンを作成す
る方法、および自動テストパタン作成プログラムを使
用して作成する方法の二つがあった。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＬＳＩ故障診断用テストパタン作成方式は、
の方式では、人手作成のため、回路の内部論理を熟知
している必要があるうえに非常に作成時間がかかるとと
もに、の方式では、被疑箇所に対するテストパタンは
容易に作成できるが、故障診断の場合、被疑箇所が０と
１のどちらかに固定されていることを確認した場合で
も、次にそのゲートのファンイン信号線の値を確認し、
正常に０と１の両方ともに振れることをいう必要があ
り、この確認が必要な理由は、実際に被疑箇所に故障が
あるのか、そのファンインの信号線に故障があって被疑
箇所が固定値になってしまうのかの、特定できないため
である。従来のＬＳＩ故障診断用テストパタン作成方式
は、自動作成プログラムを用いる場合、このファンイン
信号線が０と１の両方ともに振れるかどうか確認するた
めのテストパタンは、新たに作成し直さなければならな
いという欠点があった。
うな従来のＬＳＩ故障診断用テストパタン作成方式は、
の方式では、人手作成のため、回路の内部論理を熟知
している必要があるうえに非常に作成時間がかかるとと
もに、の方式では、被疑箇所に対するテストパタンは
容易に作成できるが、故障診断の場合、被疑箇所が０と
１のどちらかに固定されていることを確認した場合で
も、次にそのゲートのファンイン信号線の値を確認し、
正常に０と１の両方ともに振れることをいう必要があ
り、この確認が必要な理由は、実際に被疑箇所に故障が
あるのか、そのファンインの信号線に故障があって被疑
箇所が固定値になってしまうのかの、特定できないため
である。従来のＬＳＩ故障診断用テストパタン作成方式
は、自動作成プログラムを用いる場合、このファンイン
信号線が０と１の両方ともに振れるかどうか確認するた
めのテストパタンは、新たに作成し直さなければならな
いという欠点があった。
【０００４】
【課題を解決するための手段】本発明のＬＳＩ故障診断
用テストパタン作成方式は、故障ＬＳＩについてその論
理回路モデルと故障被疑箇所が与えられた時に被疑箇所
とそのゲートのファンイン信号線にのみ故障を定義する
故障定義手段と、定義された故障中の一つに対して故障
を検出するテストパタンを作成するテストパタン作成手
段と、作成されたテストパタンで回路のシミュレーショ
ンを行い故障定義箇所が０および１のいずれに振れたか
を記憶する論理シミュレーション手段と、０にふれた信
号線に対して故障定義情報からその信号線の１縮退故障
を削除し１に振れた信号線に対して０縮退故障を削除す
る故障削除手段とを含んで構成される。
用テストパタン作成方式は、故障ＬＳＩについてその論
理回路モデルと故障被疑箇所が与えられた時に被疑箇所
とそのゲートのファンイン信号線にのみ故障を定義する
故障定義手段と、定義された故障中の一つに対して故障
を検出するテストパタンを作成するテストパタン作成手
段と、作成されたテストパタンで回路のシミュレーショ
ンを行い故障定義箇所が０および１のいずれに振れたか
を記憶する論理シミュレーション手段と、０にふれた信
号線に対して故障定義情報からその信号線の１縮退故障
を削除し１に振れた信号線に対して０縮退故障を削除す
る故障削除手段とを含んで構成される。
【０００５】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００６】図１は、本発明の一実施例を示すシステム
構成図である。
構成図である。
【０００７】故障定義手段１は、故障ＬＳＩについて、
ＬＳＩ論理回路モデル５と被疑箇所情報６が与えられた
時に、被疑箇所の０と１両方の縮退故障と、被疑箇所の
ゲートのファンイン信号線全ての０と１両方の縮退故障
を定義し故障情報７に出力する。
ＬＳＩ論理回路モデル５と被疑箇所情報６が与えられた
時に、被疑箇所の０と１両方の縮退故障と、被疑箇所の
ゲートのファンイン信号線全ての０と１両方の縮退故障
を定義し故障情報７に出力する。
【０００８】テストパタン作成手段２は、ＬＳＩ論理回
路モデル５と故障情報７を入力し、定義された故障のう
ちどれか一つについて、それを検出するためのテストパ
タンを作成し、テストパタン８に出力する手段である。
但し、通常考案されている自動テストパタン作成アルゴ
リズムでは、故障信号線を故障値の逆の値に設定す
る，故障の影響を値の観測できる箇所まで（出力ピ
ン，スキャンフリップフロップ等）伝搬する、という２
つのステップからなるが、ＥＢテスタを使用する場合に
は、対象となる信号線の値を直接観測できるのでの機
能のみ持たせてある。
路モデル５と故障情報７を入力し、定義された故障のう
ちどれか一つについて、それを検出するためのテストパ
タンを作成し、テストパタン８に出力する手段である。
但し、通常考案されている自動テストパタン作成アルゴ
リズムでは、故障信号線を故障値の逆の値に設定す
る，故障の影響を値の観測できる箇所まで（出力ピ
ン，スキャンフリップフロップ等）伝搬する、という２
つのステップからなるが、ＥＢテスタを使用する場合に
は、対象となる信号線の値を直接観測できるのでの機
能のみ持たせてある。
【０００９】論理シミュレーション手段３は、作成され
たテストパタン８を用いてＬＳＩ論理回路モデル５のシ
ミュレーションを行い、故障定義を行った箇所の常態値
を状態値情報９に出力する。
たテストパタン８を用いてＬＳＩ論理回路モデル５のシ
ミュレーションを行い、故障定義を行った箇所の常態値
を状態値情報９に出力する。
【００１０】故障削除手段４は状態値情報９と故障情報
７を入力し、０に振れている信号線の１縮退故障を削除
し、１に振れている信号線の０の縮退故障を削除する。
７を入力し、０に振れている信号線の１縮退故障を削除
し、１に振れている信号線の０の縮退故障を削除する。
【００１１】この結果、未検出故障がまだ残っているな
らば、テストパタン作成手段２に戻り、テストパタン作
成を続ける。未検出故障がなくなれば処理を終了する。
らば、テストパタン作成手段２に戻り、テストパタン作
成を続ける。未検出故障がなくなれば処理を終了する。
【００１２】図２は、図１に示す実施例の一適用例を示
す論理回路図である。
す論理回路図である。
【００１３】ＬＳＩ１０に対して、信号線Ｐを故障被疑
箇所とする。故障定義手段１により定義された故障の一
覧を図５に示す。信号線ＰとそのゲートＥ５のファンイ
ン信号線に対して、各々１縮退故障と０縮退故障を定義
する。図５中のＹ，Ｚ，Ｖ，ＷはゲートＥ５のファンイ
ン信号線である。
箇所とする。故障定義手段１により定義された故障の一
覧を図５に示す。信号線ＰとそのゲートＥ５のファンイ
ン信号線に対して、各々１縮退故障と０縮退故障を定義
する。図５中のＹ，Ｚ，Ｖ，ＷはゲートＥ５のファンイ
ン信号線である。
【００１４】このうち、信号線Ｐの１縮退故障に対して
テストパタン作成手段２によってテストパタンを作成す
る。テストパタン作成手段は、故障信号線に故障値と逆
の値を設定する機能を持つものである。従って、信号線
Ｐの１縮退故障に対して作成されたテストパタンは信号
線Ｐを０にするようにできる。このテストパタンを図３
に示す。
テストパタン作成手段２によってテストパタンを作成す
る。テストパタン作成手段は、故障信号線に故障値と逆
の値を設定する機能を持つものである。従って、信号線
Ｐの１縮退故障に対して作成されたテストパタンは信号
線Ｐを０にするようにできる。このテストパタンを図３
に示す。
【００１５】作成されたテストパタンで、論理シミュレ
ーション手段３を用いて論理シミュレーションを行った
結果を図４に示す。信号線Ｗはの値Ｘは、不安定であ
ることを示す。
ーション手段３を用いて論理シミュレーションを行った
結果を図４に示す。信号線Ｗはの値Ｘは、不安定であ
ることを示す。
【００１６】この論理シミュレーションの結果を見て、
定義された故障から故障削除手段４によって故障削除を
行う。信号線Ｐは、値０をとるので、その反対値の故
障、即ち信号線Ｐの１縮退故障を削除する。信号線Ｙも
値０をとるので、信号線Ｙの１縮退故障を削除する。信
号線Ｚは値１をとるので０縮退故障を削除し、信号線Ｖ
は１縮退故障を削除する信号線Ｗについては、不定であ
るので故障を削除することはできない。この結果の故障
を図６に示す。
定義された故障から故障削除手段４によって故障削除を
行う。信号線Ｐは、値０をとるので、その反対値の故
障、即ち信号線Ｐの１縮退故障を削除する。信号線Ｙも
値０をとるので、信号線Ｙの１縮退故障を削除する。信
号線Ｚは値１をとるので０縮退故障を削除し、信号線Ｖ
は１縮退故障を削除する信号線Ｗについては、不定であ
るので故障を削除することはできない。この結果の故障
を図６に示す。
【００１７】まだ未検出故障があるので、その故障に対
してテストパタン作成を繰り返す。まず、信号線Ｐの０
縮退故障に対してテストパタンを作成する。作成された
テストパタンを図３に示す。またそのテストパタンに
よる論理シミュレーションの結果を図４のに示す。こ
の結果から、信号線Ｐは値１をとるので、０縮退故障が
削除される。同様に信号線Ｙの０縮退故障，信号線Ｖの
０縮退故障，信号線Ｗの０縮退故障が削除される。この
結果を図７に示す。
してテストパタン作成を繰り返す。まず、信号線Ｐの０
縮退故障に対してテストパタンを作成する。作成された
テストパタンを図３に示す。またそのテストパタンに
よる論理シミュレーションの結果を図４のに示す。こ
の結果から、信号線Ｐは値１をとるので、０縮退故障が
削除される。同様に信号線Ｙの０縮退故障，信号線Ｖの
０縮退故障，信号線Ｗの０縮退故障が削除される。この
結果を図７に示す。
【００１８】残った故障中、信号線Ｗの１縮退故障に対
して作成したテストパタンが、図３のである。このパ
タンを用いて論理シミュレーションした結果が図４の
である。この結果、信号線Ｗの１縮退故障のみ削除でき
る（図８）。最後に残った信号線Ｚの１縮退故障に対し
て作成したテストパタンが図３で示されるものであ
る。このテストパタンで論理シミュレーションを行った
結果が図４であり、信号線Ｚは値０をとるので、信号
線Ｚの１縮退故障が削除される。
して作成したテストパタンが、図３のである。このパ
タンを用いて論理シミュレーションした結果が図４の
である。この結果、信号線Ｗの１縮退故障のみ削除でき
る（図８）。最後に残った信号線Ｚの１縮退故障に対し
て作成したテストパタンが図３で示されるものであ
る。このテストパタンで論理シミュレーションを行った
結果が図４であり、信号線Ｚは値０をとるので、信号
線Ｚの１縮退故障が削除される。
【００１９】図３は、そのようにしてできた全パタンを
表している。このパタンによって、被疑箇所の信号線Ｐ
とそのファンイン信号線であるＹ，Ｚ，Ｖ，Ｗの全ての
１，０縮退故障を検出することができる。即ち、信号線
Ｐ，Ｙ，Ｚ，Ｗを０と１の両方に振ることが可能にな
る。
表している。このパタンによって、被疑箇所の信号線Ｐ
とそのファンイン信号線であるＹ，Ｚ，Ｖ，Ｗの全ての
１，０縮退故障を検出することができる。即ち、信号線
Ｐ，Ｙ，Ｚ，Ｗを０と１の両方に振ることが可能にな
る。
【００２０】
【発明の効果】本発明のＬＳＩ故障診断用テストパタン
作成方式は、被疑箇所が与えられた時に、自動でテスト
パタンを作成することと、被疑箇所のファンイン信号線
を０と１の両方に振るテストパタンを一度に作成するた
めに、人手作成に比べて作成時間が少なくてすみ、従来
の自動作成ツールに比べてテストパタン数が少なくてす
むという効果がある。
作成方式は、被疑箇所が与えられた時に、自動でテスト
パタンを作成することと、被疑箇所のファンイン信号線
を０と１の両方に振るテストパタンを一度に作成するた
めに、人手作成に比べて作成時間が少なくてすみ、従来
の自動作成ツールに比べてテストパタン数が少なくてす
むという効果がある。
【図１】本発明の一実施例を示すシステム構成図
【図２】図２に示す適用例における故障被疑箇所を信号
線Ｐとして作成されたテストパタン図
線Ｐとして作成されたテストパタン図
【図３】図２に示す適用例における故障被疑箇所を信号
線Ｐとして作成されたテストパタン図
線Ｐとして作成されたテストパタン図
【図４】図２に示す適用例におけて図３に示すテストパ
タンで回路をシミュレーションした結果の状態値の情報
レイアウト図
タンで回路をシミュレーションした結果の状態値の情報
レイアウト図
【図５】図２に示す適用例における故障被疑箇所を信号
線Ｐとして定義された故障状態図
線Ｐとして定義された故障状態図
【図６】図５に示す故障状態図において信号線Ｐの１縮
退故障を検出するパタンで検出される故障を削除した後
の故障群状態図
退故障を検出するパタンで検出される故障を削除した後
の故障群状態図
【図７】図６に示す故障群状態図において信号線Ｐの０
縮退故障を検出するパタンで検出される故障を削除した
後の故障群状態図
縮退故障を検出するパタンで検出される故障を削除した
後の故障群状態図
【図８】図７に示す故障群状態図において信号線Ｗの１
縮退故障を検出するパタンで検出される故障を削除した
後の故障群状態図
縮退故障を検出するパタンで検出される故障を削除した
後の故障群状態図
１ 故障定義手段 ２ テストパタン作成手段 ３ 論理シミュレーション手段 ４ 故障削除手段 ５ ＬＳＩ論理回路モデル ６ 被疑箇所情報 ７ 故障情報 ８ テストパタン ９ 状態値情報 １０ ＬＳＩ Ａ〜Ｅ 入力信号線 Ｅ１，Ｅ２ インバータゲート Ｅ３，Ｅ５ ＡＮＤゲート Ｅ４ フリップフロップ Ｐ，Ｙ，Ｚ，Ｖ，Ｗ 信号線
Claims (1)
- 【請求項１】 故障ＬＳＩについてその論理回路モデル
と故障被疑箇所が与えられた時に被疑箇所とそのゲート
のファンイン信号線にのみ故障を定義する故障定義手段
と、定義された故障中の一つに対して故障を検出するテ
ストパタンを作成するテストパタン作成手段と、作成さ
れたテストパタンで回路のシミュレーションを行い故障
定義箇所が０および１のいずれに振れたかを記憶する論
理シミュレーション手段と、０にふれた信号線に対して
故障定義情報からその信号線の１縮退故障を削除し１に
振れた信号線に対して０縮退故障を削除する故障削除手
段とを含むことを特徴とするＬＳＩ故障診断用テストパ
タン作成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289732A JPH06138183A (ja) | 1992-10-28 | 1992-10-28 | Ｌｓｉ故障診断用テストパタン作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289732A JPH06138183A (ja) | 1992-10-28 | 1992-10-28 | Ｌｓｉ故障診断用テストパタン作成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138183A true JPH06138183A (ja) | 1994-05-20 |
Family
ID=17747041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289732A Withdrawn JPH06138183A (ja) | 1992-10-28 | 1992-10-28 | Ｌｓｉ故障診断用テストパタン作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06138183A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996101A (en) * | 1995-11-17 | 1999-11-30 | Nec Corporation | Test pattern generating method and test pattern generating system |
-
1992
- 1992-10-28 JP JP4289732A patent/JPH06138183A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996101A (en) * | 1995-11-17 | 1999-11-30 | Nec Corporation | Test pattern generating method and test pattern generating system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |