JPH06139069A - マイクロプロセッサの内部レジスタ - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、マイクロプロセッサの内部レジス
タにおいて、内部レジスタを構成するレジスタの本数に
制約を受けることなく、より多くのレジスタ領域を有効
に活用することを目的とする。 【構成】 例えば８本の３２ビットレジスタ２２(0) 〜
２２(7) を、それぞれ８ビット毎に４分割し、各レジス
タ２２(0) 〜２２(7) における第１分割部２３ａ〜第４
分割部２３ｄのそれぞれの出力線をゲートＧ0 〜Ｇ3 を
介して３２ビットデータバス１１に接続し、アドレス発
生器２４からのレジスタ指定信号Ｒ0 〜Ｒ3 により第１
〜第８レジスタ２２(0) 〜２２(7) を選択指定すると共
に、上記各ゲートＧ0 〜Ｇ3 に対する出力イネーブル信
号Ｓ0 〜Ｓ3 により各レジスタ２２(0) 〜２２(7) にお
ける第１〜第４分割部２３ａ〜２３ｄの出力を選択する
構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器に用いられる
マイクロプロセッサの内部レジスタに関する。

【０００２】

【従来の技術】例えばマイクロプロセッサの内部レジス
タには、様々なコマンドデータが格納され、予め設定さ
れたマイクロプログラムに従ってアドレス指定されるこ
とにより、該アドレス指定位置に対応するレジスタ上に
格納されたコマンドデータが読出され、目的とする制御
が実行される。

【０００３】図４は従来のマイクロプロセッサにおける
内部レジスタ周囲の構成を示すブロック図であり、デー
タバス１１よりフェッチされた実行アドレスフィールド
を含むインストラクションデータがインストラクション
ラッチ部１２にラッチされると、その実行アドレスフィ
ールドがアドレス発生器１３に転送され、内部レジスタ
１４に対するアドレスが生成される。

【０００４】ここで、上記内部レジスタ１４は、例えば
３２ビット×８本の構成であり、データ長は、バイト
「８ビット」，ワード「１６ビット」，ロングワード
「３２ビット」で指定される。

【０００５】図５は上記インストラクションデータに含
まれる実行アドレスフィールドの構成を示す図であり、
上位２桁がデータ長指定エリア、下位３桁がレジスタ指
定エリアである。

【０００６】つまり、レジスタ指定エリア“０００”〜
“１１１”により８本のレジスタの何れかが指定され、
また、データ長指定エリア“０１”“１１”“１０”に
より、それぞれその指定レジスタからの読出しデータ長
がバイトかワードかロングワードかに指定される。

【０００７】図６はマイクロプロセッサの内部レジスタ
に対する従来のアドレス指定回路の構成を示す図であ
り、３２ビット×８本の内部レジスタ１４に対して、ア
ドレス発生器１３からは、上記実行アドレスフィールド
のレジスタ指定情報に応じた３ビットのレジスタ指定信
号Ｒが発生されると共に、データバス１１との間に介在
された下位８ビット出力バッファＧ1 ，下位１６ビット
出力バッファＧ2 ，３２ビット出力バッファＧ3 に対し
て、それぞれ上記実行アドレスフィールドのデータ長指
定情報に応じた下位８ビット出力イネーブル信号Ｓ1 ，
下位１６ビット出力イネーブル信号Ｓ2 ，３２ビット出
力イネーブル信号Ｓ3 が発生される。

【０００８】すなわち、アドレス発生器１３に与えられ
た実行アドレスフィールドのデータ長指定エリアに“０
１”、レジスタ指定エリアに“０００”がセットされて
いた場合には、上記レジスタ指定信号Ｒは“０００”と
なって内部レジスタ１４(0)が指定されると共に、上記
下位８ビット出力イネーブル信号Ｓ1 が出力され、内部
レジスタ１４(0) における下位８ビットのバイトデータ
が下位８ビット出力バッファＧ1 を介しデータバス１１
に読出される。

【０００９】また、アドレス発生器１３に与えられた実
行アドレスフィールドのデータ長指定エリアに“１
１”、レジスタ指定エリアに“０１０”がセットされて
いた場合には、上記レジスタ指定信号Ｒは“０１０”と
なって内部レジスタ１４(2) が指定されると共に、上記
下位１６ビット出力イネーブル信号Ｓ2 が出力され、内
部レジスタ１４(2) における下位１６ビットのワードデ
ータが下位１６ビット出力バッファＧ2 を介しデータバ
ス１１に読出される。

【００１０】さらに、アドレス発生器１３に与えられた
実行アドレスフィールドのデータ長指定エリアに“１
０”、レジスタ指定エリアに“１１１”がセットされて
いた場合には、上記レジスタ指定信号Ｒは“１１１”と
なって内部レジスタ１４(7) が指定されると共に、上記
３２ビット出力イネーブル信号Ｓ3 が出力され、内部レ
ジスタ１４(7) における３２ビットのロングワードデー
タが３２ビット出力バッファＧ3 を介しデータバス１１
に読出される。

【００１１】ここで、上記マイクロプロセッサの内部レ
ジスタに対する従来のアドレス指定回路の場合には、指
定データ長がバイトあるいはワード共に、下位側から８
ビットあるいは１６ビットのみ指定されて読出されるの
で、バイト指定の場合には、同一レジスタ内において残
る２４ビットのエリアが指定できない状態となり、ワー
ド指定の場合には、同一レジスタ内において残る１６ビ
ットのエリアが指定できない状態となる。

【００１２】図７は上記マイクロプロセッサの内部レジ
スタに対する従来のアドレス指定状態を示すもので、同
図（Ａ）は全レジスタＤ0 〜Ｄ7 に対するバイト指定状
態を示し、同図（Ｂ）は全レジスタＤ0 〜Ｄ7 に対する
ワード指定状態を示し、同図（Ｃ）は全レジスタＤ0 〜
Ｄ7 に対するロングワード指定状態を示している。

【００１３】

【発明が解決しようとする課題】したがって、従来のマ
イクロプロセッサの内部レジスタでは、該内部レジスタ
１４を構成する８本のレジスタＤ0 〜Ｄ7 のそれぞれに
対し１データずつのアドレス指定しか行なえないため、
例えばマイクロプログラム上でバイトで８個あるいはワ
ードで８個のレジスタ領域を確保すると、斜線ｘで示す
ような未使用領域が残されることになる。

【００１４】このため、例えばバイトで４個分、ワード
で４個分、ロングワードで４個分のレジスタ領域を確保
したい場合等、容量的には問題ないものの、何れか４個
分のレジスタ領域を同時確保できないことなり、一時的
なデータ退避処理を行なう等、効率のよいプログラムを
組むことができない問題がある。

【００１５】本発明は上記課題に鑑みなされたもので、
内部レジスタを構成するレジスタの本数に制約を受ける
ことなく、より多くのレジスタ領域を有効に活用するこ
とが可能になるマイクロプロセッサの内部レジスタを提
供することを目的とする。

【００１６】

【課題を解決するための手段】すなわち、本発明に係わ
るマイクロプロセッサの内部レジスタは、インストラク
ションデータに含まれる実行アドレスフィールドに応じ
てアドレス指定されるもので、Ｍビット毎にＮ分割され
たＬ本のレジスタと、上記Ｌ本のレジスタのＭビット毎
の出力線に設けられたＮ個のゲート手段と、上記実行ア
ドレスフィールドのレジスタ指定情報及びデータ長指定
情報に応じて上記Ｌ本のレジスタに対するレジスタ指定
信号を発生すると共に、上記Ｎ個のゲート手段に対する
ゲート選択信号を発生するアドレス発生手段とを備えて
構成したものである。

【００１７】

【作用】つまり、上記Ｌ本のレジスタのうち、１本のレ
ジスタに対してもＮ分割されたそれぞれのＭビットデー
タがゲート手段を介して選択的に読出せるので、例えば
３２ビットのレジスタであれば、１本のレジスタでバイ
ト４個分あるいはワード２個分のレジスタ領域が確保さ
れることになる。

【００１８】

【実施例】以下図面により本発明の一実施例について説
明する。

【００１９】図１はマイクロプロセッサの内部レジスタ
の構成を示す図であり、内部レジスタ２１には、１本３
２ビットで８本のレジスタ２２(0) 〜２２(7) が備えら
れ、このレジスタ２２(0) 〜２２(7) は８ビット毎に４
分割される。

【００２０】上記レジスタ２２(0) 〜２２(7) の第１分
割部２３ａ〜第４分割部２３ｄには、アドレス発生器２
４からそれぞれ３ビットのレジスタ指定信号Ｒ0 〜Ｒ3
が与えられ、そのそれぞれの分割部２３ａ〜２３ｄにお
けるレジスタ２２(0) 〜２２(7) が指定される。

【００２１】また、上記レジスタ２２(0) 〜２２(7) に
おける第１分割部２３ａ〜第４分割部２３ｄそれぞれの
８ビット出力線には、個々に出力ゲートＧ0 〜Ｇ3 が介
在され、３２ビットデータバス１１に接続される。

【００２２】そして、上記アドレス発生器２４から個々
の出力ゲートＧ0 〜Ｇ3 に対しては、第１分割部２３ａ
に対する出力イネーブル信号Ｓ0 ，第２分割部２３ｂに
対する出力イネーブル信号Ｓ1 ，第３分割部２３ｃに対
する出力イネーブル信号Ｓ2，第４分割部２３ｄに対す
る出力イネーブル信号Ｓ3 が出力される。

【００２３】ここで、上記アドレス発生器２４からの各
レジスタ指定信号Ｒ0 〜Ｒ3 及び出力イネーブル信号Ｓ
0 〜Ｓ3 は、インストラクションデータに含まれる実行
アドレスフィールドに応じて設定出力されるもので、レ
ジスタ指定信号Ｒ0 〜Ｒ3 において、第１レジスタ２２
(0) 指定の場合には“０００”、第２レジスタ２２(1)
指定の場合には“００１”、第３レジスタ２２(2) 指定
の場合には“０１０”、第４レジスタ２２(3) 指定の場
合には“０１１”、第５レジスタ２２(4) 指定の場合に
は“１００”、第６レジスタ２２(5) 指定の場合には
“１０１”、第７レジスタ２２(6) 指定の場合には“１
１０”、第８レジスタ２２(7) 指定の場合には“１１
１”が出力される。

【００２４】また、上記レジスタ指定信号Ｒ0 〜Ｒ3 に
よる指定レジスタ２２(0) 〜２２(7) に伴うバイト指定
の際には、４つの出力イネーブル信号Ｓ0 〜Ｓ3 の何れ
かが出力され、ワード指定の際には、出力イネーブル信
号（Ｓ0 ，Ｓ1 ）又は（Ｓ2，Ｓ3 ）の何れかが出力さ
れ、また、ロングワード指定の際には、出力イネーブル
信号（Ｓ0 〜Ｓ3 ）が共に出力される。次に、上記構成
によるマイクロプロセッサの内部レジスタの動作につい
て説明する。

【００２５】図２は上記マイクロプロセッサの内部レジ
スタのアドレス発生器２４におけるバイト，ワード，ロ
ングワード指定それぞれの各レジスタ指定アドレスＲ0
〜Ｒ3 に対する出力イネーブル信号Ｓ0 〜Ｓ3 の真理値
状態を示す図である。

【００２６】図３は上記マイクロプロセッサの内部レジ
スタに対するアドレス指定状態を示すもので、同図
（Ａ）はバイト指定状態を示し、同図（Ｂ）はワード指
定状態を示し、同図（Ｃ）はロングワード指定状態を示
している。

【００２７】すなわち、インストラクションデータの実
行アドレスフィールドにおいて、レジスタ“０”のバイ
ト指定が与えられた場合には、アドレス発生器２４から
のレジスタ指定信号Ｒ0 〜Ｒ3 は“０００”となり、第
１レジスタ２２(0) が指定されると共に、第１分割部２
３ａに対する出力イネーブル信号Ｓ0 のみ出力され、第
１レジスタ２２(0) の第１分割部２３ａからバイトデー
タＤ0BがゲートＧ0 を介しデータバス１１に読出され
る。

【００２８】また、インストラクションデータの実行ア
ドレスフィールドにおいて、レジスタ“１”のバイト指
定が与えられた場合には、アドレス発生器２４からのレ
ジスタ指定信号Ｒ0 〜Ｒ3 は上記同様“０００”とな
り、第１レジスタ２２(0) が指定されると共に、第２分
割部２３ｂに対する出力イネーブル信号Ｓ1 のみ出力さ
れ、第１レジスタ２２(0) の第２分割部２３ｂからバイ
トデータＤ1BがゲートＧ1 を介しデータバス１１に読出
される。

【００２９】さらに、インストラクションデータの実行
アドレスフィールドにおいて、レジスタ“４”のバイト
指定が与えられた場合には、アドレス発生器２４からの
レジスタ指定信号Ｒ0 〜Ｒ3 は“００１”となり、第２
レジスタ２２(1) が指定されると共に、第１分割部２３
ａに対する出力イネーブル信号Ｓ0 のみ出力され、第２
レジスタ２２(1) の第１分割部２３ａからバイトデータ
Ｄ4BがゲートＧ0 を介しデータバス１１に読出される。

【００３０】つまり、実行アドレスフィールドのレジス
タ指定“０”〜“７”におけるバイトデータは、第１レ
ジスタ２２(0) 及び第２レジスタ２２(1) において４分
割されて確保され、ゲートＧ0 〜Ｇ3 の何れかから読出
されるようになる。

【００３１】一方、インストラクションデータの実行ア
ドレスフィールドにおいて、レジスタ“０”のワード指
定が与えられた場合には、アドレス発生器２４からのレ
ジスタ指定信号Ｒ0 〜Ｒ3 は“０００”となり、第１レ
ジスタ２２(0) が指定されると共に、第１分割部２３ａ
及び第２分割部２３ｂに対する出力イネーブル信号Ｓ0
，Ｓ1 のみ出力され、第１レジスタ２２(0) の第１及
び第２分割部２３ａ，２３ｂからワードデータＤ0Wがゲ
ートＧ0 ，Ｇ1 を介しデータバス１１に読出される。

【００３２】また、インストラクションデータの実行ア
ドレスフィールドにおいて、レジスタ“１”のワード指
定が与えられた場合には、アドレス発生器２４からのレ
ジスタ指定信号Ｒ0 〜Ｒ3 は上記同様“０００”とな
り、第１レジスタ２２(0) が指定されると共に、第３分
割部２３ｃ及び第４分割部２３ｄに対する出力イネーブ
ル信号Ｓ2 ，Ｓ3 のみ出力され、第１レジスタ２２(0)
の第３及び第４分割部２３ｃ，２３ｄからワードデータ
Ｄ1WがゲートＧ2 ，Ｇ3 を介しデータバス１１に読出さ
れる。

【００３３】さらに、インストラクションデータの実行
アドレスフィールドにおいて、レジスタ“４”のバイト
指定が与えられた場合には、アドレス発生器２４からの
レジスタ指定信号Ｒ0 〜Ｒ3 は“０１０”となり、第３
レジスタ２２(2) が指定されると共に、第１分割部２３
ａ及び第２分割部２３ｂに対する出力イネーブル信号Ｓ
0 ，Ｓ1 のみ出力され、第３レジスタ２２(2) の第１及
び第２分割部２３ａ，２３ｂからワードデータＤ4Wがゲ
ートＧ0 ，Ｇ1 を介しデータバス１１に読出される。

【００３４】つまり、実行アドレスフィールドのレジス
タ指定“０”〜“７”におけるワードデータは、第１レ
ジスタ２２(0) 〜第４レジスタ２２(3) においてそれぞ
れ２分割されて確保され、ゲートＧ0 ，Ｇ1 又はＧ2 ，
Ｇ3 の何れかから読出されるようになる。

【００３５】次に、インストラクションデータの実行ア
ドレスフィールドにおいて、レジスタ“０”のロングワ
ード指定が与えられた場合には、アドレス発生器２４か
らのレジスタ指定信号Ｒ0 〜Ｒ3 は“０００”となり、
第１レジスタ２２(0) が指定されると共に、第１分割部
２３ａ〜第４分割部２３ｄに対する出力イネーブル信号
Ｓ0 〜Ｓ3 が出力され、第１レジスタ２２(0) の第１〜
第４分割部２３ａ〜２３ｄからロングワードデータＤ0L
がゲートＧ0 〜Ｇ3 を介しデータバス１１に読出され
る。

【００３６】また、インストラクションデータの実行ア
ドレスフィールドにおいて、レジスタ“１”のロングワ
ード指定が与えられた場合には、アドレス発生器２４か
らのレジスタ指定信号Ｒ0 〜Ｒ3 は“００１”となり、
第２レジスタ２２(1) が指定されると共に、第１分割部
２３ａ〜第４分割部２３ｄに対する出力イネーブル信号
Ｓ0 〜Ｓ3 が出力され、第２レジスタ２２(1) の第１〜
第４分割部２３ａ〜２３ｄからロングワードデータＤ1L
W がゲートＧ0 〜Ｇ3 を介しデータバス１１に読出され
る。

【００３７】さらに、インストラクションデータの実行
アドレスフィールドにおいて、レジスタ“４”のロング
ワード指定が与えられた場合には、アドレス発生器２４
からのレジスタ指定信号Ｒ0 〜Ｒ3 は“１００”とな
り、第５レジスタ２２(4) が指定されると共に、第１分
割部２３ａ〜第４分割部２３ｄに対する出力イネーブル
信号Ｓ0 〜Ｓ3 が出力され、第５レジスタ２２(4) の第
１〜第４分割部２３ａ〜２３ｄからロングワードデータ
Ｄ4LがゲートＧ0 〜Ｇ3 を介しデータバス１１に読出さ
れる。

【００３８】つまり、実行アドレスフィールドのレジス
タ指定“０”〜“７”におけるロングワードデータは、
第１レジスタ２２(0) 〜第８レジスタ２２(7) において
それぞれ確保され、ゲートＧ0 〜Ｇ3 から読出されるよ
うになる。

【００３９】したがって、上記構成のマイクロプロセッ
サの内部レジスタによれば、例えば８本の３２ビットレ
ジスタ２２(0) 〜２２(7) を、それぞれ８ビット毎に４
分割し、各レジスタ２２(0) 〜２２(7) における第１分
割部２３ａ〜第４分割部２３ｄのそれぞれの出力線をゲ
ートＧ0 〜Ｇ3 を介して３２ビットデータバス１１に接
続し、アドレス発生器２４からのレジスタ指定信号Ｒ0
〜Ｒ3 により第１〜第８レジスタ２２(0) 〜２２(7) を
選択指定すると共に、上記各ゲートＧ0 〜Ｇ3に対する
出力イネーブル信号Ｓ0 〜Ｓ3 により各レジスタ２２
(0) 〜２２(7) における第１〜第４分割部２３ａ〜２３
ｄの出力を選択するようにしたので、例えば３２ビット
のレジスタ２本でバイト８個分あるいはワード４個分あ
るいはロングワード２個分のレジスタ領域が確保される
ようになり、実質的なレジスタ領域を拡張することな
く、必要なレジスタ領域を有効に確保し、効率のよいプ
ログラムを組むことができる。

【００４０】

【発明の効果】以上のように本発明によれば、インスト
ラクションデータに含まれる実行アドレスフィールドに
応じてアドレス指定されるもので、Ｍビット毎にＮ分割
されたＬ本のレジスタと、上記Ｌ本のレジスタのＭビッ
ト毎の出力線に設けられたＮ個のゲート手段と、上記実
行アドレスフィールドのレジスタ指定情報及びデータ長
指定情報に応じて上記Ｌ本のレジスタに対するレジスタ
指定信号を発生すると共に、上記Ｎ個のゲート手段に対
するゲート選択信号を発生するアドレス発生手段とを備
えて構成したので、内部レジスタを構成するレジスタの
本数に制約を受けることなく、より多くのレジスタ領域
を有効に活用することが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるマイクロプロセッサ
の内部レジスタの構成を示す図。

【図２】上記マイクロプロセッサの内部レジスタのアド
レス発生器におけるバイト，ワード，ロングワード指定
それぞれの各レジスタ指定アドレスＲ0 〜Ｒ3 に対する
出力イネーブル信号Ｓ0 〜Ｓ3 の真理値状態を示す図。

【図３】上記マイクロプロセッサの内部レジスタに対す
るアドレス指定状態を示すもので、同図（Ａ）はバイト
指定状態を示す図、同図（Ｂ）はワード指定状態を示す
図、同図（Ｃ）はロングワード指定状態を示す図。

【図４】マイクロプロセッサにおける内部レジスタ周囲
の構成を示すブロック図。

【図５】インストラクションデータに含まれる実行アド
レスフィールドの構成を示す図。

【図６】マイクロプロセッサの内部レジスタに対する従
来のアドレス指定回路の構成を示す図。

【図７】マイクロプロセッサの内部レジスタに対する従
来のアドレス指定状態を示すもので、同図（Ａ）はバイ
ト指定状態を示す図、同図（Ｂ）はワード指定状態を示
す図、同図（Ｃ）はロングワード指定状態を示す図。

【符号の説明】

１１…３２ビットデータバス、２１…内部レジスタ、２
２(0) 〜２２(7) …レジスタ、２３ａ〜２３ｄ…第１〜
第４分割部、２４…アドレス発生器、Ｒ0 〜Ｒ3 …レジ
スタ指定信号、Ｓ0 〜Ｓ3 …出力イネーブル信号、Ｇ0
〜Ｇ3 …ゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 インストラクションデータに含まれる実
   行アドレスフィールドに応じてアドレス指定されるマイ
   クロプロセッサの内部レジスタにおいて、 Ｍビット毎にＮ分割されたＬ本のレジスタと、 上記Ｌ本のレジスタのＭビット毎の出力線に設けられた
   Ｎ個のゲート手段と、 上記実行アドレスフィールドのレジスタ指定情報及びデ
   ータ長指定情報に応じて上記Ｌ本のレジスタに対するレ
   ジスタ指定信号を発生すると共に、上記Ｎ個のゲート手
   段に対するゲート選択信号を発生するアドレス発生手段
   と、を具備したことを特徴とするマイクロプロセッサの
   内部レジスタ。