JPH06140391A

JPH06140391A - 半導体装置の製造方法

Info

Publication number: JPH06140391A
Application number: JP4287622A
Authority: JP
Inventors: Isao Tottori; 功鳥取
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-26
Filing date: 1992-10-26
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】層間絶縁膜の表面段差を小さくすることによ
り、微細化に伴う接続口や金属配線層のパターニングに
よる形成などを容易にし、かつ電気的信頼性の高い半導
体装置を効率よく製造する方法を提供する。【構成】半導体基板１の表面上に多結晶シリコン膜４
が形成され、さらにその上にシリコン窒化膜５０が形成
される。この多結晶シリコン膜４およびシリコン窒化膜
５０を被覆するように、シリコン窒化膜５０より低い硬
度を有するシリコン酸化膜８が形成される。シリコン酸
化膜８は、シリコン窒化膜５０の表面が露出するよう
に、平坦化される。平坦化されたシリコン酸化膜８の上
に、シリコン酸化膜３９が形成される。さらに、シリコ
ン酸化膜３９の上に、第１の配線層１２が形成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、絶縁層の表面が平坦性に富む半導体装置
の製造方法に関するものである。

【０００２】

【従来の技術】まず、従来の半導体装置の構成について
説明する。

【０００３】図２２は、従来の半導体装置の一例を示す
断面図である。図２２を参照して、シリコンからなる半
導体基板１上の表面には、膜厚３００〜８００ｎｍ程度
の分離酸化膜２が形成されている。この分離酸化膜２に
よって分離された領域には、ＭＯＳＦＥＴなどの素子が
形成されている。

【０００４】このＭＯＳＦＥＴは、ソース・ドレインを
なす不純物拡散層６、ゲート酸化膜３およびゲートをな
す多結晶シリコン膜４から構成されている。ソース・ド
レインをなす不純物拡散層６は、半導体基板１の表面に
形成されている。この不純物拡散層６をまたぐように、
半導体基板１の表面上には、ゲート酸化膜３が形成され
ている。このゲート酸化膜３の表面上には、ゲートをな
す多結晶シリコン膜４が形成されている。この多結晶シ
リコン膜４の表面上には、シリコン酸化膜５が形成され
ている。この多結晶シリコン膜４とシリコン酸化膜５の
側壁には、サイドウォール７が形成されている。

【０００５】このようにＭＯＳＦＥＴが形成された半導
体基板１の表面全面に、ボロンとリンを含んだシリコン
酸化膜（以下、「ＢＰＳＧ膜」と略す）からなる第１の
層間絶縁膜３８が形成されている。この第１の層間絶縁
膜３８には、接続口が形成され、タングステンプラグ１
１が埋込まれている。

【０００６】第１の層間絶縁膜３８上には、第１の配線
層１２が形成されている。この第１の配線層１２は、タ
ングステンプラグ１１によって、不純物拡散層６および
多結晶シリコン膜４に接続されている。

【０００７】第１の配線層１２が形成された第１の層間
絶縁膜３８の表面全面には、第１の配線層１２を被覆す
るように、第２の層間絶縁膜４０が形成されている。こ
の第２の層間絶縁膜４０には、接続口が形成され、タン
グステンプラグ２１が埋込まれている。

【０００８】第２の層間絶縁膜４０上には、第２の配線
層２２が形成されている。この第２の配線層２２は、タ
ングステンプラグ２１によって、第１の配線層１２に接
続されている。

【０００９】第２の配線層２２が形成された第２の層間
絶縁膜４０の表面全面には、第２の配線層２２を被覆す
るように、パッシベーション膜１３が形成されている。

【００１０】次に、上述のように構成される半導体装置
の製造方法について説明する。図９〜図２２は、従来の
半導体装置の製造方法を示す断面図である。

【００１１】図９を参照して、シリコンからなる半導体
基板１の表面に、局所酸化法によって、膜厚３００〜８
００ｎｍ程度の分離酸化膜２が形成される。

【００１２】図１０を参照して、半導体基板１の分離酸
化膜２から露出した部分には、熱酸化法によって膜厚５
〜３０ｎｍのゲート酸化膜３が形成される。次に、半導
体基板１の表面上に、リンや砒素を含んだ多結晶シリコ
ン膜４およびシリコン酸化膜５が、気相成長法によって
堆積される。これらのゲート酸化膜３、多結晶シリコン
膜４およびシリコン酸化膜５は、フォトリソグラフィー
法とＲＩＥ法によってパターニングされる。

【００１３】図１１を参照して、多結晶シリコン膜４、
シリコン酸化膜５および分離酸化膜２をマスクとして、
不純物イオンが半導体基板１に注入される。このイオン
注入により、半導体基板１の露出している表面に、不純
物拡散層６が形成される。

【００１４】図１２を参照して、半導体基板１の表面上
には、気相成長法によって、５０〜３００ｎｍのシリコ
ン酸化膜１５が形成される。

【００１５】図１３を参照して、このシリコン酸化膜１
５は、ＲＩＥ法でエッチングされる。このエッチングに
より、サイドウォール７が多結晶シリコン膜４とシリコ
ン酸化膜５の側壁部に形成される。半導体基板１に、サ
イドウォール７、シリコン酸化膜５および分離酸化膜２
をマスクとして、不純物イオンが注入される。このイオ
ン注入により、不純物濃度の濃い部分と薄い部分の２層
構造からなる不純物拡散層６が形成される。また、この
不純物拡散層の形成によって、不純物拡散層６、ゲート
酸化膜３および多結晶シリコン膜４からなるＭＯＳトラ
ンジスタが形成される。

【００１６】図１４を参照して、半導体基板１の表面上
に形成されたＭＯＳトランジスタ等の素子を覆うよう
に、ＢＰＳＧ膜からなる第１の層間絶縁膜３８が堆積さ
れる。

【００１７】図１５を参照して、堆積された第１の層間
絶縁膜に、８００℃〜１０００℃の温度での熱処理が施
される。この熱処理により、平滑な表面形状を有する第
１の層間絶縁膜３８が得られる。

【００１８】図１６を参照して、平滑な表面形状を有す
る第１の層間絶縁膜３８に、フォトリソグラフィー法と
ＲＩＥ法によって、接続口１４が形成される。この接続
口１４からは、不純物拡散層６または多結晶シリコン膜
４の一部表面が露出する。なお、多結晶シリコン膜４を
露出させる際には、シリコン酸化膜５もエッチングされ
る。

【００１９】図１７を参照して、第１の層間絶縁膜３８
の表面全面には、気相成長法によって、タングステン薄
膜１１ａが被着される。

【００２０】図１８を参照して、タングステン薄膜１１
ａは、ＲＩＥ法によってエッチングされる。このエッチ
ングにより、接続口１４の中以外の部分のタングステン
薄膜１１ａは除去され、接続口１４の中にタングステン
プラグ１１が形成される。

【００２１】図１９を参照して、第１の層間絶縁膜３８
の表面上に、たとえばアルミニウム銅合金膜がスパッタ
リング法によって堆積された後、フォトリソグラフィー
法とＲＩＥ法によってパターニングされる。このパター
ニングによって、第１の配線層１２が形成される。この
段階で、第１の配線層１２は、不純物拡散層６および多
結晶シリコン膜４と、電気的に接続される。

【００２２】図２０を参照して、第１の層間絶縁膜３８
の表面上に形成された第１の配線層１２を覆うように、
第２の層間絶縁膜４０が形成される。ここで、第２の層
間絶縁膜４０は、低融点のアルミニウム銅合金からなる
第１の配線層１２の上に形成されるため、第１の層間絶
縁膜３８を形成する際に用いたような高温の熱処理によ
る平坦化は不可能である。そこで、第２の層間絶縁膜４
０の平坦化の際には、第１の層間絶縁膜３８の平坦化の
際とは異なる方法が用いられるが、その詳しい説明は後
述する。

【００２３】図２１を参照して、平坦化された第２の層
間絶縁膜４０に、フォトリソグラフィー法とＲＩＥ法に
よって接続口が形成され、前述のタングステンプラグ１
１の形成と同様の方法で、タングステンプラグ２１が形
成される。

【００２４】図２２を参照して、第２の層間絶縁膜４０
の表面上に、第１の配線層１２と同様に、第２の配線層
２２が形成される。この段階で、第２の配線層２２は、
第１の配線層１２と電気的に接続される。さらに、第２
の層間絶縁膜４０の表面上に形成された第２の配線層２
２を覆うように、シリコン窒化膜からなるパッシベーシ
ョン膜１３が、プラズマ気相成長法によって形成され
る。

【００２５】以上の工程により、シリコンウエハ上にＭ
ＯＳＦＥＴが集積された半導体装置が製造される。

【００２６】ここで、第２の絶縁膜４０の形成方法を、
図を用いて説明する。図２３〜図２７は、従来の第２の
絶縁膜４０の形成方法を示す断面図である。

【００２７】図２３を参照して、第１の層間絶縁膜３８
の上に、第１の配線層１２が形成されている。

【００２８】図２４を参照して、第１の配線層１２が形
成された第１の層間絶縁膜３８の表面上に、プラズマ気
相成長法によって３００〜４５０℃の形成温度で、１０
０〜８００ｎｍ程度のシリコン酸化膜３０が被着され
る。

【００２９】図２５を参照して、シリコン酸化膜３０の
上に、ＳｐｉｎＯｎＧｌａｓｓ（ＳＯＧ）法を２〜
２０回繰返すことにより、ＳＯＧ法によるシリコン酸化
膜３１が形成される。このＳＯＧ法によるシリコン酸化
膜３１は、平滑な表面形状を有している。

【００３０】図２６を参照して、シリコン酸化膜３０お
よびシリコン酸化膜３１は、ＲＩＥ法によってエッチバ
ックされる。このエッチバックにより、最適な膜厚を有
するシリコン酸化膜３２が得られる。

【００３１】図２７を参照して、シリコン酸化膜３２の
上に、プラズマ気相成長法によって、シリコン酸化膜３
３が堆積される。

【００３２】以上のように、平滑な平面形状を有する第
２の層間絶縁膜が得られる。第２の層間絶縁膜の形成に
際し、上述のように、シリコン酸化膜３２の上にプラズ
マ気相成長法によるシリコン酸化膜３３が形成されるの
は、次の理由による。すなわち、アルミニウム銅合金か
らなる配線層に接する絶縁膜は、その信頼性を保証する
ために、押し付け応力を有し、かつ吸湿性が少ないこと
が要求される。しかしながら、ＳＯＧ法によって形成さ
れるシリコン酸化膜は、通常引張り応力を有し、かつ吸
湿性もプラズマ気相成長法によって形成されるシリコン
酸化膜よりも高い。そこで、配線層に広く接する領域
は、プラズマ気相成長法によるシリコン酸化膜で覆われ
る必要があるためである。

【００３３】

【発明が解決しようとする課題】このように製造される
従来の半導体装置において、第１および第２の層間絶縁
膜３８，４０の表面が平坦性に乏しいと、以下の弊害が
生じる。

【００３４】まず、図３４は、レジストを露光させる状
態を模式的に示す断面図である。図３４を参照して、下
層２０１の表面上にはレジスト２０２が塗布されてい
る。このレジスト２０２は、マスク２０３を用いて所望
の形状にパターニングされる。この際、露光光はマスク
２０３によって露光されるべき領域２０２ａにのみ矢印
Ａ方向から入射される。しかしながら、下層２０１に段
差が存在すると、露光光は段差によって矢印Ｂ方向へ反
射される。この矢印Ｂ方向への反射により、本来露光さ
れない領域２０２ｂが露光させられる。すなわち、下層
２０１に段差が存在すると所望の形状にレジスト２０２
を露光させることは難しい。このため、レジスト２０２
を所望の形状に正確にパターニングすることは困難であ
る。

【００３５】特に、下層２０１がＡｌのような反射性基
板の場合、矢印Ｂ方向への反射は、より一層激しくな
る。この反射を防ぐために、たとえば、露光光がｉ線
（３６５ｎｍ）の場合には、スパッタリング法によって
Ａｌの表面にＴｉＮ薄膜を形成し、反射防止（Ａｎｔｉ
ｒｅｆｌｅｃｔｉｏｎ、以下、「ＡＲＣ」と略す）膜と
して作用させ、矢印Ｂ方向への反射を抑制する手法が用
いられている。

【００３６】また、図３５は、レジストを露光する際の
最適焦点位置を模式的に示す断面図である。図３５を参
照して、下層２０１の表面上にレジスト２０２が塗布さ
れている。この下層２０１の表面上に段差があると、レ
ジスト２０２の厚みが部分によって異なる。厚みが異な
ると、レジスト２０２を露光する露光光の最適焦点位置
が異なる。すなわち、Ｃ，Ｄの位置における露光光の最
適焦点位置はそれぞれｃ，ｄとなる。このため、Ｃの位
置に焦点を合わせて露光を行なう場合は、図３６に示す
ように、Ｄの位置のパターンが形状不良となる。また、
Ｄの位置に焦点を合わせて露光を行なう場合は、図３７
に示すように、Ｃの位置のパターンが形状不良となる。
よって、レジスト２０２を所望の形状に正確にパターニ
ングすることは難しい。

【００３７】上記のように下層２０１に段差があると、
レジスト２０２を所望の形状に正確にパターニングでき
ない。このような形状不良のレジストをマスクとしてエ
ッチングを施した場合、仕上り寸法の狂いが生じる。仕
上り寸法の狂いが生じるため、微細化に対応できず、微
細化を図る場合、接続口や金属配線層のパターンの形成
などが困難になるという問題点があった。

【００３８】さらに、層間絶縁膜の表面が平坦性に乏し
いと、接続口をプラグで埋込む際に、以下の弊害が生じ
る。

【００３９】図３８、図３９は、接続口をプラグで埋込
むことによって弊害が生じた状態を模式的に示す断面図
およびその平面図である。こららの図を参照して、接続
口２０１にプラグ２０２が形成されている。このプラグ
２０２により、上層の導電層２０３と下層の導電層２０
４が、電気的に接続されている。このプラグ２０２は、
絶縁層２０５の表面全面に堆積された導電層をエッチン
グすることにより形成される。しかしながら、絶縁層２
０５の表面が平坦性に乏しいと、絶縁層２０５の表面段
差部にプラグ形成時の残渣２０２ａ，２０２ｂが残留す
る。この残渣２０２ａによって、他の配線層２０６ａと
２０６ｂが短絡されるおそれがある。このように、層間
絶縁膜の表面が平坦性に乏しいと、その表面残渣部に残
渣が生じ、配線層のショートなど電気的信頼性に劣ると
いう問題点があった。

【００４０】以上の弊害を防ぐために、第１の層間絶縁
膜３８の表面の平坦性を向上させる方法として、熱処理
温度を上げる方法、または第１の層間絶縁膜をなすＢＰ
ＳＧ膜中のボロンおよびリン等の不純物濃度を上げる方
法が考えられる。しかしながら、熱処理温度を上げる
と、不純物拡散層６の深さが必要以上に深くなり、近年
の高度に微細化された半導体装置において、ＭＯＳＦＥ
Ｔとしての性能を損なうことになる。また、不純物濃度
を上げると、耐湿性の劣化を招くため、第１の層間絶縁
膜３８をなすＢＰＳＧ膜中の不純物濃度には上限があ
る。

【００４１】一方、第２の層間絶縁膜４０を平坦に形成
するためには、前述のように多くの工程を必要とする。

【００４２】このような問題を解決し、層間絶縁膜を低
温で平坦化する方法として、たとえば化学的機械的研磨
法（以下、「ＣＭＰ法」と略す）が、Ｊｏｕｒｎａｌ
ｏｆＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔ
ｙ．１３８巻１７７８ページに報告されている。以
下、ＣＭＰ法による層間絶縁膜の平坦化方法を、図を用
いて説明する。

【００４３】図２８〜図３３は、ＣＭＰ法による層間絶
縁膜の平坦化方法を用いた、半導体装置の製造方法を示
す断面図である。

【００４４】図２８を参照して、図９〜図１４で説明し
たのと同様の工程を経て、半導体基板１の表面上に形成
されたＭＯＳトランジスタ等の素子を覆うように、ＢＰ
ＳＧ膜からなる第１の層間絶縁膜３８が堆積される。

【００４５】図２９を参照して、コロイダルシリカを主
成分とする研磨剤を流しながら、第１の層間絶縁膜３８
の表面が機械的に研磨される。表面に凹凸を有する場合
には、凸部から研磨されるため、第１の層間絶縁膜３８
は平坦化される。

【００４６】図３０を参照して、図１６〜図１９で説明
したのと同様の工程を経て、平坦化された第１の層間絶
縁膜３８に、タングステンプラグ１１および第１の配線
層１２が形成される。

【００４７】図３１を参照して、第１の層間絶縁膜３８
の表面上に形成された第１の配線層１２を覆うように、
第２の層間絶縁膜４０が、プラズマ気相成長法によって
厚めに形成される。

【００４８】図３２を参照して、第２の層間絶縁膜４０
は、第１の層間絶縁膜３８の平坦化と同様のＣＭＰ法に
よって、平坦化される。さらに、同様に、平坦化された
第２の層間絶縁膜４０に、タングステンプラグ２１およ
び第２の配線層２２が形成される。

【００４９】このようなＣＭＰ法による層間絶縁膜の平
坦化は、平坦性が極めて良好な層間絶縁膜が得られるこ
とに加えて、低温での平坦化処理が可能であるという優
れた特徴を備えている。しかしながら、ＣＭＰ法におけ
る研磨速度は、研磨剤の温度や被研磨物の表面形状に強
く依存するため、研磨量の管理が困難であるという問題
がある。そのため、研磨量が不足した場合には、下地の
凹凸が残り、フォトリソグラフィーやタングステンプラ
グの形成に悪影響を及ぼす。一方、研磨量が多すぎた場
合には、層間絶縁膜の下部に位置する構造物、たとえば
多結晶シリコン膜４や第１の配線層１２を破損する。さ
らに、ＣＭＰ法は、その研磨剤の成分として、カリウム
やナトリウム等のアルカリ金属を含んでいる場合があ
る。このようなアルカリ金属は、ゲート酸化膜３の中で
可動イオンとなり、ＭＯＳＦＥＴの性能を劣化させると
いう問題も生じる。

【００５０】上述の従来の技術では、層間絶縁膜に十分
な平坦性をもたせることが困難であるため、半導体装置
の集積度は制限され、良品率も低下していた。一方、Ｃ
ＭＰ法は、平坦性に優れた層間絶縁膜が得られるもの
の、制御性に乏しく、またアルカリ金属汚染の問題もあ
り、半導体装置の生産性を上げることができなかった。

【００５１】本発明の目的は、上述の問題点を解決し、
層間絶縁膜の表面段差を小さくすることにより、微細化
に伴う接続口や金属配線層のパターニングによる形成な
どを容易にし、かつ電気的信頼性の高い半導体装置を効
率よく製造する方法を提供することにある。

【００５２】

【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板の表面上に第１の導電層を形
成するステップと、第１の導電層上に、第１の硬度を有
する第１の絶縁層を形成するステップと、第１の導電層
および第１の絶縁層をパターニングするステップと、半
導体基板ならびにパターニングされた第１の導電層およ
び第１の絶縁層をすべて被覆するように、第１の硬度よ
り低い第２の硬度を有する第２の絶縁層を形成するステ
ップと、第１の絶縁層の表面が露出するように、第２の
絶縁層を平坦化するステップと、平坦化された表面上に
第３の絶縁層を形成するステップと、第３の絶縁層上に
第２の導電層を形成するステップとを備えている。

【００５３】好ましくは、第２の絶縁層を平坦化するス
テップは、化学的機械的研磨法を用いて行なわれてもよ
い。

【００５４】また、他の好ましい例として、第２の絶縁
層としてシリコン酸化膜が用いられ、第１の絶縁層とし
て有機膜、ＴｉＮ膜およびシリコン窒化膜のうちから選
ばれる１つの反射防止膜が用いられてもよい。

【００５５】

【作用】この発明による半導体装置の製造方法において
は、第１の硬度を有する第１の絶縁層と、第１の硬度よ
り低い第２の硬度を有する第２の絶縁層とを形成し、第
１の絶縁層の表面が露出するように、第２の絶縁層を平
坦化する。また、平坦化は、化学的機械的研磨法を用い
て行なわれる。そのため、化学的機械的研磨法を用いて
第２の絶縁層を研磨していくと、第１の絶縁層が露出し
た時点で、研磨速度が遅くなる。したがって、制御性よ
く研磨を終了することができる。

【００５６】また、有機膜、ＴｉＮ膜およびシリコン窒
化膜のうちから選ばれる１つの反射防止膜の研磨速度
は、シリコン酸化膜の研磨速度の２５％程度以下であ
る。そのため、第１の絶縁層として、有機膜、ＴｉＮ膜
およびシリコン窒化膜のうちから選ばれる１つの反射防
止膜を形成し、第２の絶縁層としてシリコン酸化膜を形
成し、化学的機械的研磨法を用いてシリコン酸化膜を研
磨していくと、反射防止膜が露出した時点で研磨速度が
遅くなる。したがって、制御性よく研磨を終了すること
ができる。

【００５７】

【実施例】図１は、本発明の一実施例により製造された
半導体装置の構成を示す断面図である。

【００５８】図１を参照して、この半導体装置は、図２
２に示した従来の半導体装置と同様に、シリコンからな
る半導体基板１上の表面に、分離酸化膜２が形成され、
この分離酸化膜２によって分離された領域には、ＭＯＳ
ＦＥＴなどの素子が形成されている。

【００５９】このＭＯＳＦＥＴは、不純物拡散層６、ゲ
ート酸化膜３および多結晶シリコン膜４から構成されて
いる。ゲートをなす多結晶シリコン膜４の表面上には、
図２２に示す従来例ではシリコン酸化膜５が形成されて
いたが、この実施例ではシリコン窒化膜５０が形成され
ている。

【００６０】このようにＭＯＳＦＥＴが形成された半導
体基板１の表面全面に、シリコン酸化膜８が、シリコン
窒化膜５０の表面が露出するように形成されている。シ
リコン酸化膜８の上には、さらにシリコン酸化膜３９が
形成されている。このシリコン酸化膜８とシリコン酸化
膜３９とで構成される第１の層間絶縁膜の表面は、極め
て平坦性が高い。

【００６１】シリコン酸化膜３９上には、第１の配線層
１２が形成され、この第１の配線層１２は、タングステ
ンプラグ１１によって、不純物拡散層６および多結晶シ
リコン膜４に接続されている。

【００６２】第１の配線層１２の表面上には、従来例で
は形成されていなかったシリコン窒化膜５１が形成され
ている。

【００６３】第１の配線層１２が形成されたシリコン酸
化膜３９の表面全面に、シリコン酸化膜９が、シリコン
窒化膜５１の表面が露出するように形成されている。シ
リコン酸化膜９の上には、さらにシリコン酸化膜４１が
形成されている。このシリコン酸化膜９とシリコン酸化
膜４１とで構成される第２の層間絶縁膜の表面は、第１
の層間絶縁膜と同様に、極めて平坦性が高い。

【００６４】シリコン酸化膜４１上には、第２の配線層
２２が形成され、この第２の配線層２２は、タングステ
ンプラグ２１によって、第１の配線層１２に接続されて
いる。

【００６５】第２の配線層２２が形成されたシリコン酸
化膜４１の表面全面には、第２の配線層２２を被覆する
ように、パッシベーション膜１３が形成されている。

【００６６】次に、上述のように構成される半導体装置
の製造方法について説明する。図２〜図８、および図１
は、上述の実施例の半導体装置の製造方法を示す断面図
である。

【００６７】図２を参照して、シリコンからなる半導体
基板１の表面に、局所酸化法によって、膜厚３００〜８
００ｎｍ程度の分離酸化膜２が形成される。半導体基板
１の分離酸化膜２から露出した部分には、熱酸化法によ
って膜厚５〜３０ｎｍのゲート酸化膜が形成される。次
に、半導体基板１の表面上に、リンや砒素を含んだ多結
晶シリコン膜４およびシリコン窒化膜５０が、気相成長
法によって堆積される。これらのゲート酸化膜３、多結
晶シリコン膜４およびシリコン窒化膜５０は、フォトリ
ソグラフィー法とＲＩＥ法によってパターニングされ
る。この多結晶シリコン膜４がパターニングされる際、
シリコン窒化膜５０は、ＡＲＣ膜として作用する。次
に、多結晶シリコン膜４、シリコン窒化膜５０および分
離酸化膜２をマスクとして、不純物イオンが半導体基板
１に注入される。このイオン注入により、半導体基板１
の露出している表面に、不純物拡散層６が形成される。
さらに、５０〜３００ｎｍのシリコン酸化膜が気相成長
法で形成され、ＲＩＥ法でのエッチングにより、サイド
ウォール７が多結晶シリコン膜４とシリコン窒化膜５０
の側壁部に形成される。また、不純物イオンの注入によ
り、不純物濃度の濃い部分と薄い部分の２層構造からな
る不純物拡散層６が形成される。このようにして、ＭＯ
ＳＦＥＴが形成される。

【００６８】図３を参照して、半導体基板１の表面上に
形成されたＭＯＳＦＥＴ等の素子を覆うように、ＰＨ₃
とＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）等を原料とする減
圧気相成長法によって、Ｐ₂Ｏ₅を重量換算で７％程度
含むシリコン酸化膜８が、１００ｎｍ程度堆積される。

【００６９】図４を参照して、堆積されたシリコン酸化
膜８の表面に対して、コロイダルシリカ等の研磨剤を含
む研磨液を流しながら、約５分程度、機械的な研磨が施
される。シリコン窒化膜５０の一部が露出されるまで研
磨され、堆積されたシリコン酸化膜８の表面は平坦化さ
れる。このとき、研磨面がシリコン窒化膜５０に達する
と、研磨速度が急激に低下するため、研磨量の制御を容
易に行なうことができる。

【００７０】図５を参照して、平坦化されたシリコン酸
化膜８の上に、ＴＥＯＳ（Ｓｉ（ＯＣ₂Ｈ₅）₄）等を
原料とする減圧気相成長法によって、５０ｎｍ程度のシ
リコン酸化膜３９が形成される。このシリコン酸化膜８
およびシリコン酸化膜３９からなる第１の層間絶縁膜
に、フォトリソグラフィー法とＲＩＥ法によって、接続
口が形成される。さらに、ＷＦ₆などを原料とする気相
成長法により、タングステン薄膜が形成され、ＲＩＥ法
でのエッチングによって、タングステンプラグ１１が形
成される。次に、シリコン酸化膜３９上に、スパッタ法
によってアルミニウム銅合金膜１２ａが被着され、さら
にその上に、ＳｉＨ₄とＮＨ₃を原料とする気相成長法
によって、５０ｎｍのシリコン窒化膜５１が形成され
る。

【００７１】図６を参照して、アルミニウム銅合金膜１
２ａおよびシリコン窒化膜５１は、フォトリソグラフィ
ー法とＲＩＥ法によってパターニングされ、第１の配線
層１２が形成される。このアルミニウム銅合金膜１２ａ
がパターニングされる際、シリコン窒化膜５１は、ＡＲ
Ｃ膜として作用する。

【００７２】図７を参照して、シリコン酸化膜３９の表
面上に形成された第１の配線層１２を覆うように、ＴＥ
ＯＳを原料とするプラズマ気相成長法によって、シリコ
ン酸化膜９が、２００〜５００ｎｍ程度堆積される。

【００７３】図８を参照して、堆積されたシリコン酸化
膜９の表面に対して、図４で説明したのと同様に、ＣＭ
Ｐ法による研磨が施され、平坦化される。このときも、
研磨面がシリコン窒化膜５１に達すると、研磨速度が急
激に低下するため、研磨量の制御を容易に行なうことが
できる。

【００７４】図９を参照して、平坦化されたシリコン酸
化膜９の上に、プラズマ気相成長法によって、２００ｎ
ｍ程度のシリコン酸化膜４１が形成される。このシリコ
ン酸化膜９およびシリコン酸化膜４１からなる第２の層
間絶縁膜に、従来例と同様に、タングステンプラグ２１
が形成される。さらに、第２の配線層２２が形成された
後、この第２の配線層２２を覆うように、シリコン窒化
膜等からなるパッシベーション膜１３が形成される。

【００７５】以上の工程により、この半導体装置のウエ
ハプロセスが完了する。なお、上記実施例で述べた膜の
膜厚ならびにリンの濃度は、上記に示す値に限定されな
い。ＣＭＰ法による研磨時間は研磨剤の種類、研磨パッ
ドの種類などに強く依存するので、上記実施例に述べた
値に限定されないのはいうまでもない。また、リンを含
んだシリコン酸化膜８は、リンと同時にボロンを含んだ
ＢＰＳＧ膜でも構わない。シリコン酸化膜、シリコン窒
化膜、配線層やプラグの形成方法は、上記実施例で説明
した方法以外のものでも構わない。また、プラグの材質
として、本実施例ではタングステンの例を説明したが、
多結晶シリコンやアルミニウムなどでもよい。パターニ
ングする際のＡＲＣ膜として、シリコン窒化膜を実施例
では用いたが、その他、ＴｉＮ、アモルファスシリコ
ン、有機膜等の露光光を吸収する光学特性を有する膜で
あればよい。上記実施例で説明した装置は２層の配線を
有するものであるが、３層以上の配線層を持つ半導体装
置について、それらの配線層間に用いる層間絶縁膜の構
造に応用してもよい。また、ＣＭＰ法は、シリコン酸化
膜の研磨以外に、ＲＩＥ法の代わりとして、タングステ
ン膜のエッチングに用いてもよい。

【００７６】

【発明の効果】以上のように、本発明によれば、従来よ
りも少ない工程数で、表面が極めて平坦な層間絶縁膜を
有する半導体装置が得られる。

【００７７】また、本発明によれば、研磨量の制御が容
易となるため、ＣＭＰ法による層間絶縁膜の平坦化が可
能になる。

【００７８】さらに、平坦性の高い層間絶縁膜を形成す
ることにより、フォトリソグラフィー法による導電層の
パターニングやエッチングによる導電層の除去が容易と
なり、半導体装置の生産性、信頼性を向上させることが
できる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体装置の構成を示
す断面図である。

【図２】本発明の一実施例による半導体装置の製造方法
の第１工程を示す断面図である。

【図３】本発明の一実施例による半導体装置の製造方法
の第２工程を示す断面図である。

【図４】本発明の一実施例による半導体装置の製造方法
の第３工程を示す断面図である。

【図５】本発明の一実施例による半導体装置の製造方法
の第４工程を示す断面図である。

【図６】本発明の一実施例による半導体装置の製造方法
の第５工程を示す断面図である。

【図７】本発明の一実施例による半導体装置の製造方法
の第６工程を示す断面図である。

【図８】本発明の一実施例による半導体装置の製造方法
の第７工程を示す断面図である。

【図９】従来の半導体装置の一例の製造方法の第１工程
を示す断面図である。

【図１０】従来の半導体装置の一例の製造方法の第２工
程を示す断面図である。

【図１１】従来の半導体装置の一例の製造方法の第３工
程を示す断面図である。

【図１２】従来の半導体装置の一例の製造方法の第４工
程を示す断面図である。

【図１３】従来の半導体装置の一例の製造方法の第５工
程を示す断面図である。

【図１４】従来の半導体装置の一例の製造方法の第６工
程を示す断面図である。

【図１５】従来の半導体装置の一例の製造方法の第７工
程を示す断面図である。

【図１６】従来の半導体装置の一例の製造方法の第８工
程を示す断面図である。

【図１７】従来の半導体装置の一例の製造方法の第９工
程を示す断面図である。

【図１８】従来の半導体装置の一例の製造方法の第１０
工程を示す断面図である。

【図１９】従来の半導体装置の一例の製造方法の第１１
工程を示す断面図である。

【図２０】従来の半導体装置の一例の製造方法の第１２
工程を示す断面図である。

【図２１】従来の半導体装置の一例の製造方法の第１３
工程を示す断面図である。

【図２２】従来の半導体装置の一例の製造方法の第１４
工程を示す断面図である。

【図２３】従来の層間絶縁膜の形成方法の第１工程を示
す断面図である。

【図２４】従来の層間絶縁膜の形成方法の第２工程を示
す断面図である。

【図２５】従来の層間絶縁膜の形成方法の第３工程を示
す断面図である。

【図２６】従来の層間絶縁膜の形成方法の第４工程を示
す断面図である。

【図２７】従来の層間絶縁膜の形成方法の第５工程を示
す断面図である。

【図２８】従来の半導体装置の他の例の製造方法の第１
工程を示す断面図である。

【図２９】従来の半導体装置の他の例の製造方法の第２
工程を示す断面図である。

【図３０】従来の半導体装置の他の例の製造方法の第３
工程を示す断面図である。

【図３１】従来の半導体装置の他の例の製造方法の第４
工程を示す断面図である。

【図３２】従来の半導体装置の他の例の製造方法の第５
工程を示す断面図である。

【図３３】従来の半導体装置の他の例の製造方法の第６
工程を示す断面図である。

【図３４】レジストを露光させる状態を模式的に示す断
面図である。

【図３５】レジストを露光させる際の最適焦点位置を模
式的に示す断面図である。

【図３６】レジストを露光させる際の焦点位置によって
弊害が生じた状態を模式的に示す断面図である。

【図３７】レジストを露光させる際の焦点位置によって
弊害が生じた状態を模式的に示す断面図である。

【図３８】接続口をプラグで埋込むことによって弊害が
生じた状態を模式的に示した断面図である。

【図３９】接続口をプラグで埋込むことによって弊害が
生じた状態を模式的に示した平面図である。

【符号の説明】

１半導体基板４多結晶シリコン膜８シリコン酸化膜９シリコン酸化膜１２アルミニウム銅合金からなる第１の配線層２２第２の配線層３９シリコン酸化膜４１シリコン酸化膜５０シリコン窒化膜５１シリコン窒化膜なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面上に第１の導電層を形
成するステップと、前記第１の導電層上に、第１の硬度を有する第１の絶縁
層を形成するステップと、前記第１の導電層および前記第１の絶縁層をパターニン
グするステップと、前記半導体基板ならびに前記パターニングされた前記第
１の導電層および前記第１の絶縁層をすべて被覆するよ
うに、前記第１の硬度より低い第２の硬度を有する第２
の絶縁層を形成するステップと、前記第１の絶縁層の表面が露出するように、前記第２の
絶縁層を平坦化するステップと、前記平坦化された表面上に第３の絶縁層を形成するステ
ップと、前記第３の絶縁層上に第２の導電層を形成するステップ
とを備えた、半導体装置の製造方法。
【請求項２】前記第２の絶縁層を平坦化するステップ
は、化学的機械的研磨法を用いて行なわれる、請求項１
記載の半導体装置の製造方法。
【請求項３】前記第２の絶縁層はシリコン酸化膜であ
り、前記第１の絶縁層は有機膜、ＴｉＮ膜およびシリコ
ン窒化膜のうちから選ばれる１つの反射防止膜である、
請求項１または請求項２記載の半導体装置の製造方法。