JPH06140579A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06140579A JPH06140579A JP4291582A JP29158292A JPH06140579A JP H06140579 A JPH06140579 A JP H06140579A JP 4291582 A JP4291582 A JP 4291582A JP 29158292 A JP29158292 A JP 29158292A JP H06140579 A JPH06140579 A JP H06140579A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- resistor
- resistors
- striped
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5453—Dispositions of bond wires connecting between multiple bond pads on a chip, e.g. daisy chain
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高周波用途に好適な、静電容量の低減された
半導体チップに搭載された抵抗体素子を提供する。 【構成】 半導体基板３上に複数のストライプ状の抵抗
体５を設け、該複数のストライプ状の抵抗体５の間に
は、前記半導体基板３上に溝７が備えられており、該複
数のストライプ状の抵抗体５は接続部材９により相互に
接続されていることを特徴とする半導体装置。
半導体チップに搭載された抵抗体素子を提供する。 【構成】 半導体基板３上に複数のストライプ状の抵抗
体５を設け、該複数のストライプ状の抵抗体５の間に
は、前記半導体基板３上に溝７が備えられており、該複
数のストライプ状の抵抗体５は接続部材９により相互に
接続されていることを特徴とする半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は抵抗体を搭載した半導体
装置に係り、特に高周波用の混成集積回路等への利用に
好適な、シリコンチップに搭載された抵抗体素子に関す
る。
装置に係り、特に高周波用の混成集積回路等への利用に
好適な、シリコンチップに搭載された抵抗体素子に関す
る。
【０００２】
【従来の技術】混成集積回路において、例えば厚膜ペー
ストにより抵抗体を形成しようとすると、セラミック基
板上に大きな面積が必要となる。このような面積の大き
な抵抗体は、混成集積回路が比較的低い周波数領域を取
り扱う場合には問題は生じないが、ＶＨＦ帯以上の高周
波数領域を取り扱う場合には、厚膜ペーストで形成され
た抵抗体自体の容量が問題となってくる。そこで、厚膜
ペーストによる抵抗体と比較してはるかに小さな面積で
抵抗体を形成できる、シリコンチップに搭載された抵抗
体素子が高周波用の混成集積回路に用いられる。
ストにより抵抗体を形成しようとすると、セラミック基
板上に大きな面積が必要となる。このような面積の大き
な抵抗体は、混成集積回路が比較的低い周波数領域を取
り扱う場合には問題は生じないが、ＶＨＦ帯以上の高周
波数領域を取り扱う場合には、厚膜ペーストで形成され
た抵抗体自体の容量が問題となってくる。そこで、厚膜
ペーストによる抵抗体と比較してはるかに小さな面積で
抵抗体を形成できる、シリコンチップに搭載された抵抗
体素子が高周波用の混成集積回路に用いられる。
【０００３】図６は、係る従来のシリコンチップに搭載
された抵抗体素子の一例を示すものである。混成集積回
路のセラミック基板１には印刷パッド２が配置されてお
り、抵抗体素子１１が搭載されている。抵抗体素子１１
は、シリコンの半導体基板３上に抵抗体１２を形成した
ものである。抵抗体１２は、シリコンの半導体基板３上
に拡散によって形成された拡散抵抗、または、タングス
テン等のシリサイド抵抗である。
された抵抗体素子の一例を示すものである。混成集積回
路のセラミック基板１には印刷パッド２が配置されてお
り、抵抗体素子１１が搭載されている。抵抗体素子１１
は、シリコンの半導体基板３上に抵抗体１２を形成した
ものである。抵抗体１２は、シリコンの半導体基板３上
に拡散によって形成された拡散抵抗、または、タングス
テン等のシリサイド抵抗である。
【０００４】
【発明が解決しようとする課題】このような抵抗体素子
１１も、より高い周波数領域で使用される場合には、よ
り低い抵抗体自体の静電容量が要請される。しかしなが
ら、抵抗体１２自体の静電容量は、抵抗体自体を電極と
してシリコン半導体が誘電体として作用するコンデンサ
と考えられ、シリコン半導体基板の誘電率が１２程度と
比較的高いため、この誘電率を等価的に低減することが
できれば、より低減される可能性がある。
１１も、より高い周波数領域で使用される場合には、よ
り低い抵抗体自体の静電容量が要請される。しかしなが
ら、抵抗体１２自体の静電容量は、抵抗体自体を電極と
してシリコン半導体が誘電体として作用するコンデンサ
と考えられ、シリコン半導体基板の誘電率が１２程度と
比較的高いため、この誘電率を等価的に低減することが
できれば、より低減される可能性がある。
【０００５】本発明は、係る従来技術の問題点に鑑みて
なされたものであり、半導体基板上に搭載された抵抗体
の静電容量を更に低減し、高周波特性のより改善された
半導体チップに搭載された抵抗体素子を提供するもので
ある。
なされたものであり、半導体基板上に搭載された抵抗体
の静電容量を更に低減し、高周波特性のより改善された
半導体チップに搭載された抵抗体素子を提供するもので
ある。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に複数のストライプ状の抵抗体を設
け、該複数のストライプ状の抵抗体の間には、前記半導
体基板上に溝が備えられており、該複数のストライプ状
の抵抗体は接続部材により相互に接続されていることを
特徴とする。
は、半導体基板上に複数のストライプ状の抵抗体を設
け、該複数のストライプ状の抵抗体の間には、前記半導
体基板上に溝が備えられており、該複数のストライプ状
の抵抗体は接続部材により相互に接続されていることを
特徴とする。
【０００７】
【作用】複数のストライプ状の抵抗体の間には、半導体
基板上に溝が備えられているので、溝では誘電率が低く
なることから、ストライプ状の抵抗体の間の静電容量を
低減することができる。即ち、シリコン半導体基板の誘
電率εは、１２程度であるが、半導体基板に溝が設けら
れることにより、溝部分の誘電率ε0 は、略１であり、
溝部分において静電容量が大幅に低減される。
基板上に溝が備えられているので、溝では誘電率が低く
なることから、ストライプ状の抵抗体の間の静電容量を
低減することができる。即ち、シリコン半導体基板の誘
電率εは、１２程度であるが、半導体基板に溝が設けら
れることにより、溝部分の誘電率ε0 は、略１であり、
溝部分において静電容量が大幅に低減される。
【０００８】
【実施例】以下に本発明の実施例を図１乃至図５を参照
しながら説明する。
しながら説明する。
【０００９】図１は、本発明の第１の実施例のシリコン
チップに搭載された抵抗体素子を示すものである。セラ
ミック基板１上の印刷パッド２には抵抗体素子１１が搭
載されており、このセラミック基板１は、混成集積回路
の一部をなしており、他の半導体素子、或いはチップコ
ンデンサ等が搭載されている点は、図６に示す従来の技
術と同様である。
チップに搭載された抵抗体素子を示すものである。セラ
ミック基板１上の印刷パッド２には抵抗体素子１１が搭
載されており、このセラミック基板１は、混成集積回路
の一部をなしており、他の半導体素子、或いはチップコ
ンデンサ等が搭載されている点は、図６に示す従来の技
術と同様である。
【００１０】抵抗体素子１１のシリコン半導体基板３上
には、数個のストライプ状抵抗体５が設けられている。
ストライプ状抵抗体５は、拡散抵抗またはタングステン
等のシリサイド抵抗である。ストライプ状抵抗体５の間
には、溝７が形成されている。溝７は、ダイシングソー
によって機械的に形成されたものである。これは、半導
体基板にストライプ状抵抗体５を形成した後で、ウエハ
をダイシングソーでチップに切断する前に、浅くダイシ
ングソーによって削ることによって形成される。ストラ
イプ状抵抗体５のそれぞれは、接続部材であるワイヤボ
ンド９により相互に接続されている。
には、数個のストライプ状抵抗体５が設けられている。
ストライプ状抵抗体５は、拡散抵抗またはタングステン
等のシリサイド抵抗である。ストライプ状抵抗体５の間
には、溝７が形成されている。溝７は、ダイシングソー
によって機械的に形成されたものである。これは、半導
体基板にストライプ状抵抗体５を形成した後で、ウエハ
をダイシングソーでチップに切断する前に、浅くダイシ
ングソーによって削ることによって形成される。ストラ
イプ状抵抗体５のそれぞれは、接続部材であるワイヤボ
ンド９により相互に接続されている。
【００１１】したがって、各ストライプ状抵抗体５は、
接続部材であるワイヤボンド９により直列に接続されて
おり、全体として１個の抵抗体を形成している。そして
各ストライプ状抵抗体５の間には、シリコン半導体基板
３上に溝７が設けられているので、この溝７においては
誘電率ε0は、略１程度であるのに対して、シリコン半
導体基板３においては、誘電率εは、１２程度であるの
で、この溝７において相互に隣接するストライプ状抵抗
体５間の容量が低減される。
接続部材であるワイヤボンド９により直列に接続されて
おり、全体として１個の抵抗体を形成している。そして
各ストライプ状抵抗体５の間には、シリコン半導体基板
３上に溝７が設けられているので、この溝７においては
誘電率ε0は、略１程度であるのに対して、シリコン半
導体基板３においては、誘電率εは、１２程度であるの
で、この溝７において相互に隣接するストライプ状抵抗
体５間の容量が低減される。
【００１２】図２は、本発明の第２の実施例の半導体チ
ップに搭載された抵抗体素子を示すものである。シリコ
ン半導体基板３には、前述の実施例と同様なストライプ
状抵抗体５が形成されている。そして、隣接するストラ
イプ状抵抗体５の間には、溝７が設けられている。溝７
は前述の実施例とは異なり、ウエハプロセスにおいて、
気相又は液相のエッチングにより形成されている。そし
てストライプ状抵抗体５は、接続部材６により相互に接
続されている。
ップに搭載された抵抗体素子を示すものである。シリコ
ン半導体基板３には、前述の実施例と同様なストライプ
状抵抗体５が形成されている。そして、隣接するストラ
イプ状抵抗体５の間には、溝７が設けられている。溝７
は前述の実施例とは異なり、ウエハプロセスにおいて、
気相又は液相のエッチングにより形成されている。そし
てストライプ状抵抗体５は、接続部材６により相互に接
続されている。
【００１３】図４は、接続部材６と溝７の細部を示すも
のである。溝７は、二酸化シリコン、又はポリイミド樹
脂、又はホトレジスト等の充填部材８により埋められて
いる。そして、アルミ配線が接続部材６として、ストラ
イプ状の抵抗体５間を相互に接続している。このような
構造においては、充填部材８の誘電率εは、４〜５であ
り、大気中の誘電率ε0 、略１と比較して大きいが、シ
リコンの誘電率ε、１２程度と比較して小さくなり、相
隣接するストライプ状の抵抗体５間の容量を低減するこ
とができる。
のである。溝７は、二酸化シリコン、又はポリイミド樹
脂、又はホトレジスト等の充填部材８により埋められて
いる。そして、アルミ配線が接続部材６として、ストラ
イプ状の抵抗体５間を相互に接続している。このような
構造においては、充填部材８の誘電率εは、４〜５であ
り、大気中の誘電率ε0 、略１と比較して大きいが、シ
リコンの誘電率ε、１２程度と比較して小さくなり、相
隣接するストライプ状の抵抗体５間の容量を低減するこ
とができる。
【００１４】係る半導体チップに搭載された抵抗体素子
は、半導体基板３にストライプ状抵抗体５を拡散または
蒸着等により形成し、次にエッチングにより溝７を形成
し、二酸化シリコン又はポリイミド樹脂等の充填部材を
溝７に埋め、アルミ配線を行うことによって通常のウエ
ハプロセス技術によって容易に製造することができる。
は、半導体基板３にストライプ状抵抗体５を拡散または
蒸着等により形成し、次にエッチングにより溝７を形成
し、二酸化シリコン又はポリイミド樹脂等の充填部材を
溝７に埋め、アルミ配線を行うことによって通常のウエ
ハプロセス技術によって容易に製造することができる。
【００１５】図５は、前述の構造から充填部材８を除去
し、溝７を中空としたものである。中空の溝７において
は、誘電率ε0 は略１であるので、相隣接するストライ
プ状抵抗体５間の静電容量をより低減することができ
る。このような中空の溝７にアルミ配線の接続部材６を
設けた構造は、例えば、まずシリコン半導体基板３にス
トライプ状抵抗体５を形成し、次に溝７をエッチングに
より形成し、まず溝７をホトレジストで埋め、アルミ配
線を形成する。次に、溝７に埋められたホトレジストを
除去することによって、溝７を中空にした構造の半導体
チップに搭載された抵抗体素子を製造することができ
る。
し、溝７を中空としたものである。中空の溝７において
は、誘電率ε0 は略１であるので、相隣接するストライ
プ状抵抗体５間の静電容量をより低減することができ
る。このような中空の溝７にアルミ配線の接続部材６を
設けた構造は、例えば、まずシリコン半導体基板３にス
トライプ状抵抗体５を形成し、次に溝７をエッチングに
より形成し、まず溝７をホトレジストで埋め、アルミ配
線を形成する。次に、溝７に埋められたホトレジストを
除去することによって、溝７を中空にした構造の半導体
チップに搭載された抵抗体素子を製造することができ
る。
【００１６】図３は、本発明の第３の実施例の半導体チ
ップに搭載された抵抗体素子を示す。この実施例におい
ては、溝７を接続部材６と交差しないように設けたもの
である。溝７は接続部材６を横切ることがないので、ス
トライプ状抵抗体５の全長を分離するものではない。し
かしながら、ストライプ状抵抗体５の大部分を分離して
いるので、中空の溝７を図示するように設けることによ
り、相隣接するストライプ状抵抗体５間の静電容量を低
減することが可能である。そして、この場合は接続部材
６は溝７を横切ることがないので、通常のアルミ配線に
よる接続としてもよいし、またストライプ状抵抗体５と
同じ構造の拡散抵抗又はシリサイド抵抗としてもよい。
ップに搭載された抵抗体素子を示す。この実施例におい
ては、溝７を接続部材６と交差しないように設けたもの
である。溝７は接続部材６を横切ることがないので、ス
トライプ状抵抗体５の全長を分離するものではない。し
かしながら、ストライプ状抵抗体５の大部分を分離して
いるので、中空の溝７を図示するように設けることによ
り、相隣接するストライプ状抵抗体５間の静電容量を低
減することが可能である。そして、この場合は接続部材
６は溝７を横切ることがないので、通常のアルミ配線に
よる接続としてもよいし、またストライプ状抵抗体５と
同じ構造の拡散抵抗又はシリサイド抵抗としてもよい。
【００１７】このような構造の半導体チップに搭載され
た抵抗体素子は、通常の半導体の製造工程に、溝１７を
エッチングで形成する工程を付加するのみで製造するこ
とができる。従ってほとんどコストの増加を必要とする
ことなく、抵抗体自体の容量の低減された半導体チップ
に搭載された抵抗体素子が実現される。
た抵抗体素子は、通常の半導体の製造工程に、溝１７を
エッチングで形成する工程を付加するのみで製造するこ
とができる。従ってほとんどコストの増加を必要とする
ことなく、抵抗体自体の容量の低減された半導体チップ
に搭載された抵抗体素子が実現される。
【００１８】
【発明の効果】以上に説明したように、本発明は半導体
基板上に複数のストライプ状の抵抗体を設け、該複数の
ストライプ状の抵抗体の間に溝を備えたものである。し
たがって、溝においては誘電率がシリコン半導体基板と
比較して大幅に低いため、ストライプ状抵抗体間の容量
を低減することができる。それ故、特に高周波領域での
使用に好適な半導体チップに搭載された抵抗体素子が実
現される。
基板上に複数のストライプ状の抵抗体を設け、該複数の
ストライプ状の抵抗体の間に溝を備えたものである。し
たがって、溝においては誘電率がシリコン半導体基板と
比較して大幅に低いため、ストライプ状抵抗体間の容量
を低減することができる。それ故、特に高周波領域での
使用に好適な半導体チップに搭載された抵抗体素子が実
現される。
【図１】本発明の第１の実施例の半導体チップに搭載さ
れた抵抗体素子の斜視図。
れた抵抗体素子の斜視図。
【図２】本発明の第２の実施例の半導体チップに搭載さ
れた抵抗体素子の上面図。
れた抵抗体素子の上面図。
【図３】本発明の第３の実施例の半導体チップに搭載さ
れた抵抗体素子の上面図。
れた抵抗体素子の上面図。
【図４】溝と接続部材の細部を示す説明図。
【図５】溝と接続部材の細部を示す説明図。
【図６】従来の半導体チップに搭載された抵抗体素子の
斜視図。
斜視図。
Claims (1)
- 【請求項１】 半導体基板上に複数のストライプ状の抵
抗体を設け、該複数のストライプ状の抵抗体の間には、
前記半導体基板上に溝が備えられており、該複数のスト
ライプ状の抵抗体は接続部材により相互に接続されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291582A JPH06140579A (ja) | 1992-10-29 | 1992-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291582A JPH06140579A (ja) | 1992-10-29 | 1992-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140579A true JPH06140579A (ja) | 1994-05-20 |
Family
ID=17770802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291582A Pending JPH06140579A (ja) | 1992-10-29 | 1992-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140579A (ja) |
-
1992
- 1992-10-29 JP JP4291582A patent/JPH06140579A/ja active Pending
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