JPH0614615B2

JPH0614615B2 - アナログ信号処理装置

Info

Publication number: JPH0614615B2
Application number: JP60129083A
Authority: JP
Inventors: ブルース・ジエイ・ペニイ
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1984-06-13
Filing date: 1985-06-13
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: EP0164748A3; JPS6112124A; EP0164748A2; US4598269A; EP0164748B1; DE3587752T2; DE3587752D1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、アナログ信号処理装置、特にテレビジョン装
置等の映像及び音声信号処理装置に関する。

〔従来例及びその問題点〕

アナログ・デジタル変換器（以下“ＡＤＣ”という）
は、アナログ電気信号の遅延を必要とする場合に、しば
しば用いられる。例えば、入力テレビジョン（ＴＶ）信
号の映像部分を基準映像信号に同期させるために用いる
フレーム同期装置（フレーム・シンクロナイザ、以下
“ＦＳ”という）では、入力映像信号を入力映像信号の
副搬送波バーストに関係するタイミングでサイプリング
し、連続するサンプルをデジタル形式に変換してメモリ
に書き込む。次に、デジタル信号を、メモリから読み出
し、基準信号の副搬送波バーストで制御するタイミング
でアナログ信号に変換する。更に、入力信号の映像と音
声部分とを所望の厳密さで同期させるために、音声部分
を遅延させる必要がある場合があり、これは音声部分を
デジタル形式に変換し、アナログ信号に再変換する前に
デジタル遅延線を用いて選択量だけデジタル信号を遅延
させて行える。デジタル遅延線は本来、アナログ遅延線
より正確であるので、特にこの目的には好ましい。

しかし、アナログ及びデジタル間の変換操作を行う際、
幾つかの問題が起きる。例えば、ＡＤＣが逐次比較レジ
スタ（最終値に逐次近似されていくデジタル値を蓄積す
るレジスタ：Successive approximation register）デ
ジタル・アナログ変換器（以下“ＤＡＣ”という）及び
比較器を含む逐次比較型あっても、デジタル処理手段の
デジタル出力信号をアナログ信号に戻すのに別のＤＡＣ
を必要とした。また逐次比較型ＡＤＣ内のＤＡＣの伝達
関数の非直線性によりデジタル遅延線に供給されるデジ
タル信号がアナログ入力信号を正確に表わさなくなる。
また、デジタル信号を上位ビットに変換する際の非直線
性により、特定のアナログ入力値を表わすことができな
くなる場合がある。即ち、ＤＡＣの伝達関数は、アナロ
グ入力信号値がある大きさになると、不確定であること
がある。

従来の逐次比較型ＡＤＣに起きる他の問題は、サンプル
・ホールド・ドループと呼ばれているものである。ＡＤ
Ｃは、その動作中、比較器への入力信号を一定に保つた
めに入力部にサンプル・ホールド回路を有する。このサ
ンプル・ホールド回路は、蓄積コンデンサを用いている
が、コンデンサの電荷漏洩のため、比較器の入力端子に
印加される電圧は降下する。予想できるように、降下電
圧は漏洩電流の関数となる。逐次比較型ＡＤＣに含まれ
るＤＡＣが、上位（ビット用）ＤＡＣ及び下位（ビット
用）ＤＡＣに別れて構成されている場合、サンプル・ホ
ールド回路が出力する信号を、最上位ビット（ＭＳＢ）
から始まって相次ぐビットでデジタイズし、サンプル・
ホールド回路の出力が安定する以前に、ＭＳＢ変化が行
われ、ドリフトの振幅が上位ＤＡＣの分解能より大きい
とすると、上位ＤＡＣが供給するアナログ出力信号は、
不正確になり（即ち、サンプル・ホールド回路の安定出
力を表わさない）、下位ＤＡＣが供給するデジタル出力
信号は、通常なんの意味も持たなくなる。

〔発明の目的〕従って、本発明の目的は、構成が簡単であると共に正確
なＡＤ変換及びＤＡ変換をするアナログ信号処理装置を
提供することである。

〔問題点を解決するための手段及び作用〕

本発明の第１の特徴によれば、本発明のアナログ信号処
理装置は、アナログ入力信号を供給する入力端子と、ア
ナログ入力信号の値を表わす最終デジタル入力信号を選
択したタイミングでデジタル処理装置に供給する出力端
子とを有するＡＤＣを含む。このＡＤＣは、前述の選択
したタイミングの前に順次ＡＤＣで発生した一連のデジ
タル信号を受け、各デジタル信号に応答して、このデジ
タル信号に対応する中間アナログ信号を出力するＤＡＣ
を含み、この出力は最終デジタル入力信号を発生するた
めのアナログ入力信号と比較するために用いられる。こ
のＤＡＣは、更にデジタル処理装置からデジタル出力信
号を受け取るように接続され、デジタル出力信号に対応
するアナログ出力信号を供給する。

本発明の第２の特徴によれば、アナログ入力信号処理方
法は、(a)アナログ入力信号を第１の選択タイミングで
出力可能となる最終デジタル入力信号に変換し、(b)最
終デジタル入力信号をデジタル処理装置に供給し、最終
デジタル入力信号を処理して、デジタル出力信号を供給
し、(c)所定の伝達特性に応じてデジタル出力信号をア
ナログ入力信号に変換する工程を含む。工程(a)は、上
記第１の選択タイミングより前に、順次、一連のデジタ
ル信号を発生し、一連の次のデジタル信号を発生するた
めアナログ入力信号と比較するため所定の伝達特性に応
じて各デジタル信号をアナログ形式に変換し、連続する
デジタル信号の数を限定し、一連のデジタル信号の最後
の信号が最終デジタル出力信号となる。

本発明の第３の特徴によれば、ＤＡＣは、デジタル信号
の複数の上位桁ビットをアナログ形式に変換する上位桁
ＤＡＣ手段と、デジタル信号の下位桁ビットをアナログ
形式に変換する下位桁ＤＡＣ手段とを含み、下位桁ＤＡ
Ｃ手段の最大分差分アナログ出力は、上位桁ＤＡＣ手段
の最小差分アナログ出力よりも大きい。

〔実施例〕

周知の様に、ＴＶ信号は音声部分及び映像部分を含む。
異なる信号源からの複数のＴＶ信号を円滑に切換えを行
うために、ＴＶ信号の映像部分はＴＶ表示器即ちモニタ
ー又は受像機の動作を制御するための同期情報を含んで
いるので、ＴＶ信号の映像部分間の関係は、音声部分間
の関係よりもクリテイカルである。従って、プロダクシ
ョン・スイッチャで第１ＴＶ信号源の選択から第２ＴＶ
信号源の選択に切換える必要があるとき、又はデジタル
映像効果装置で異なる信号源からの信号の映像部分を合
成するとき、従来第２ＴＶ信号部分を第１ＴＶ信号の映
像部分と同期させるＦＳを使用している。

ＴＶ信号の映像部分がＦＳを通過すると、必然的に、映
像部分は遅延する。遅延が問題にならないこともある
が、しばしば起きるようにもし、遅延が25ｍｓ以上であ
り、ＴＶ信号の音声部分が対応して遅延しないと、特に
ＴＶ信号が表わす音声影像場面は、まず話が聞こえ、そ
の後に対応した口唇の動きが見えるもので、映像部分の
遅延差がＴＶ視聴者に知覚される。従って、ＴＶ信号の
映像部分が遅延するとき、音声部分も対応する量だけ遅
延させることが望ましい。

好適には、ＴＶ信号の音声部分はデジタル処理手段であ
るデジタル遅延線を使って遅延させる。

アナログ音声信号をデジタル形式に変換し、デジタル信
号を所望量だけ遅延させて、アナログ形式に再変換す
る。第２図は、入力ＴＶ信号を基準ＴＶ信号に同期させ
る動作を示す流れ図であり、ＴＶ信号の映像部分は処理
及び付随遅延を受け、音声部分はまずデジタル形式に変
換し、次に所定量だけデジタル信号を遅延して、最終的
にデジタル信号をアナログ信号に変換し直すことにより
対応する遅延を生じさせる。ＴＶ信号の遅延した音声及
び映像部分は、その後再合成する。

デジタル遅延線を使用する際に起きる問題は、ＤＡＣの
伝達関数が非直線性であるので、遅延した音声信号が入
力音声信号と正確に対応しないことである。ここで、Ｄ
ＡＣを含む逐次比較型変換器を用いてＡＤ変換を行う
と、付加的誤差が生じる場合がある。

第１図は、入力ＴＶ信号の音声部分を処理する本発明の
アナログ信号処理装置に関するブロック図である。サン
プル・ホールド回路(20)は、その入力端子(22)は音声入
力信号を受け、その出力端子を比較器(24)の入力端に接
続する。比較器の出力は、スイッチ(29)及びバス(30)に
接続した出力端子を有する逐次比較型レジスタ（以下
“SAR”という）(26)に供給する。スイッチ(29)は、Ｓ
ＡＲ_（２６）の出力端子を電流ＤＡＣ(32)に接続するた
めに使用する。ＤＡＣ(32)の出力は、電流−電圧変換増
幅器(36)に供給し、増幅器(36)の出力は、サンプル・ホ
ールド回路(20)の出力と比較するため比較器(24)に帰還
する。比較器(24)、ＳＡＲ(26)、ＤＡＣ(32)及び増幅器
(36)の組合わせは逐次比較型ＡＤＣとして働き、その動
作原理は、例えば1974年、ハイブリッド・システム・コ
ーポレーション出版のＤ．Ｂ．ブルック著「データ変換
ハンドブック」の３乃至７ページ及びアナログ・デバイ
ス・コーポレーション出版のＤ．Ｐ．バートン及びＡ．
Ｌ．デックスター著「マイクロプロセッサ・システム・
ハンドブック」142及び143ページに記載されている。変
換サイクル中、スイッチ(29)閉状態を保ち、ＳＡＲ(26)
の出力端子をＤＡＣ(32)に接続する。変換サイクルの終
りで、スイッチ(29)は開き、最終デジタル信号がバス(3
0)上に現れる。バス(30)上で出力可能になったデジタル
信号をデジタル遅延線(38)に供給し、遅延デジタル信号
をＤＡＣ(32)及び増幅器(36)によりアナログ形式に再変
換し、生じた遅延アナログ信号は、スイッチ(39)を介し
て出力線(40)に供給する。

バス上に２つの信号が同時に印加されないようにＳＡＲ
(26)及び遅延線(38)によるバス(30)へのアクセスを制御
する必要がある。これを行ない、ＳＡＲ(26)と関連して
スイッチ(29)の動作を制御するためにとられる方法は、
当業者には明らかであろう。

逐次比較型ＡＤ変換動作の伝達関数がＨ_１であるとする
と〔Ｙ_ｎ〕＝Ｈ_１Ｘ（ｔ）……(1) ここで、Ｘ（ｔ）はＡＤＣが受けるアナログ入力信号を
表わし、〔Ｙ_ｎ〕は遅延線(38)に供給するデジタル信号
を表わす。

ＤＡＣ(32)の伝達関数がＨ_２であるとするとＺ（ｔ）＝Ｈ_２〔Ｙ_ｎ〕……(2) ここで、Ｚ（ｔ）はライン(40)に供給するアナログ出力
信号を表わし、デジタル遅延線(38)により生じる遅延
は、単に信号の基準フレームに変化を与え、他の点では
信号に影響を与えないので、無視できる。

しかし、比較器(24)及びＳＡＲ(26)の伝達関数は共に不
変である。従ってＨ_２はＨ_１の逆数であり、よってＺ（ｔ）＝Ｘ（ｔ）……(3) 従って、入力ＡＤＣ及び出力ＤＡＣ間でＤＡＣ(32)を共
有することにより、アナログ及びデジタル間の変換にお
ける非直線性が自己相殺されることが分かる。この結果
を、以下直線性誤差相殺（キャンセレーション）と呼ぶ
ことにする。

音声入力信号をデジタル化し、遅延させ、再生すると
き、この信号に大きな歪が生じないように、音声信号を
16ビットにデジタル化する。16個の位置を有する単一の
ＳＡＲを使用する代わりに、複数の上位ビット（最上位
ワード即ちＭＳＷ）及び複数の下位ビット（最下位ワー
ド即ちＬＳＷ）を夫々割当てた２個の８ビットＳＡＲ(2
8a)及び(28b)を用いて、順次動作させる。同様に、音声
信号を再生するために、単一の16ビットＤＡＣを用いる
代わりに、ＭＳＷ及びＬＳＷに夫々割当てた２個の８ビ
ットＤＡＣ(34a)及び(34b)を用いる。

上位ビットに割当てた１つのＤＡＣ及び下位ビットに割
当てた第２のＤＡＣを用いた従来のＤＡＣ装置におい
て、各ＤＡＣの理想的変換特性は、等間隔の直線的ドッ
ト配列になる。説明を簡単にするため、音声信号を実際
の場合の16ビットに代わり、６ビットでデジタル化する
と仮定する。なお、ビット０を最上位ビットとし、ビッ
ト５を最下位ビットとする。ビット０，１及び２は上位
ＤＡＣ(34a)に供給し、ビット３，４及び５は下位ＤＡ
Ｃ(34b)に供給する。第３ａ図に示す様に、上位ＤＡＣ
の理想的特性は、３個の上位ビットがもつ８個の可能な
デジタル値に相当する８個のドットの直線的配列により
表わされる。ＤＡＣの電流出力は、可能なデジタル入力
信号に対応する不連続アナログ値のうち一つでだけをと
る。同様に、下位ＤＡＣ(34b)の理想特性は、３個の下
位ビットがもつ８個の可能なデジタル値に相当する８個
のドットの直線的配列により表わされる。(000)から(11
1)への下位ビットの変化に対応するＤＡＣ(34b)の最大
差分出力電流が、３個の上位ビットのうちの最下位ビッ
トの変化、例えば(101)から(110)への変化に相当するＤ
ＡＣ(34a)の公称最小差分出力電流に等しくなるよう
に、ＤＡＣ(34a)及び(34b)の電流源を調節する。当然下
位ＤＡＣ(34b)の特性は、上位ビットの可能な値毎に繰
り返す。従って、ＤＡＣ(32)の理想的全体特性は、64個
のドットの直線配列であり、第３ｂ図に示す様に、連続
直線に近似する。

しかし、上述した様に、ＤＡＣ(32)の特性の非直線性
を避けることは、ほとんど不可能である。ＤＡＣ(34b)
の特性の非直線性は普通無視でき、直線性誤差相殺によ
り、どのような現象でも適切に補償できる。従って、Ｄ
ＡＣ(32)実際の全体特性は、第３ｃ図に示す様に得られ
るアナログ出力電流の範囲で間隙Ｒを有する場合があ
る。逐次比較変換では、直線性誤差相殺による補償に必
要な条件は、各可能アナログ入力に対して少なくとも１
つのデジタル信号が存在することであるが、第３ｃ図に
示すものは、この様な間隙は補償されない。

第１図において、ＤＡＣ(34b)の最大差分出力電流が、
ＤＡＣ(34a)の公称最小差分出力電流及び上位ＤＡＣ(34
a)の特性の最大予想差分非直線性に対応する出力電流の
和より大きくなるように、ＤＡＣ(34a)及び(34b)に関連
する電流源を調節する。即ち、この最大値は、ＭＳＷの
２個の隣接する値に関する出力電流の差が、ＤＡＣ(34
a)の公称最小差分出力電流を超えると予想される最大量
である。この様に、ＤＡＣ(34b)の最大差分出力電流
が、ＤＡＣ(34a)の実際（公称に対照して）の最小差分
出力電流の最大値を超えるようにする。好適には、ＤＡ
Ｃ(34b)の最大差分出力電流は、ＤＡＣ(34a)の公称最小
差分出力電流の２倍である。更に、ＤＡＣ(34b)の出力
電流は、(000)から(111)のＬＳＷ値のレンジで大きさが
単純増加する同じ極性のままにとどまらず、むしろ出力
電流は公称直線形式で、ＬＳＷ値と共に変化し、ＬＳＷ
値のレンジ全体の約１／４の点即ちＬＳＷ値(010)の点
で、零を通過する。例えば、ＤＡＣ(34a)の出力電流の
極性が正であり、ＭＳＷ値が(000)から(111)まで変化す
ると、ＤＡＣ(34a)の出力電流はＭＳＷ値の関数として
増加する。すなわち、ＤＡＣ(34a)は電流ソース（電流
を送り出す電流源）として働く。一方、ＤＡＣ(34b)は
ＬＳＷ値が(000)及び(001)のとき、電流シンク（電流を
吸い込む電流源）として働き、ＬＳＷ値が(010)のと
き、その出力電流がゼロであり、ＬＳＷ値が(011)から
(111)までのとき、電流ソースとして働く。合成したＤ
ＡＣ(32)の全体特性を第３ｄ図に示す。ＤＡＣ(34a)の
特性における実施的非直線性は、得られる出力電流のレ
ンジで間隙を生じないことが分かるだろう。

ＤＡＣ(34b)の最大差分出力電流を、ＤＡＣ(34a)の公称
最小差分出力電流より大きくすることはアナログ入力電
圧レベルをデジタル入力信号に変換する際に不確定性を
生じさせ、即ち３個もの異なるデジタル入力信号が第３
ｄ図の電流値レンジにあるアナログ入力電圧の特性レベ
ルに対応する場合がある。２個以上の電流レンジが異な
るところでは、相当する入力電圧レベルをデジタル値に
マッピングする際に、どのレンジを使用するかを決定す
る各電流レンジに関連する確立分布がある。確立分布
は、そのレンジの中心に最大値をもち、レンジの両端で
零になるベル形である。この様に、入力電圧が電流レベ
ルｉ_１（第３ｄ図）に対応すると、レンジＱ_１を使用す
るだろうし、入力電圧がレベルｉ_２に対応すると、レン
ジＱ_２を使用するだろう。

合成したＤＡＣ(32)の伝達関数は、各レンジに関連する
確立分布の合成効果を表わす。従って、レンジの重なり
は必然的に伝達関数を非直線性にする。しかし、この射
直線性は直線性誤差相殺により相殺される。全てのアナ
ログ・レベルが少なくとも１つのデジタル値を有する即
ちＤＡＣの伝達関数が全てのアナログ・レベルに対して
指定されることを保証する機能が、直線性誤差相殺に必
須である。

入力部にサンプル・ホールド回路を有する従来の逐次比
較型ＡＤＣを使用するとき、サンプル・ホールド回路が
供給する電圧信号は、逐次サンプルリング時の間にコン
デンサからの電荷漏洩のためにドリフトする。第４ａ図
は、サンプル・ホールド回路の３つのサンプル電圧に対
する出力電圧と経過時間との関係を示す図であり、その
縦軸がＭＳＷ値との関係で出力電圧を表し、横軸が経過
時間を表す。なお、経過時間は、出力デジタル・データ
の何ビット目を変換しているかを表わすので、横軸の数
字は何番目のビットを変換している時点かを表わす。理
想的には、デジタル化する電圧レベルは、第４ａ図に示
す線(42)，(43)及び(44)の左側の点(42a)，(43a)及び(4
4a)で示す様な、サンプル・ホールド回路が保持を始め
たときに得たレベルである。しかし、逐次比較型ＡＤＣ
では、実際の出力ワールドは変換サイクルの終りのサン
プル・ホールド出力である。従って、第４ａ図の様に
（再び、２個の３ビットＳＡＲ及び２個の３ビットＤＡ
Ｃに簡略化して説明する）、サンプル・ホールド回路の
出力電圧、即ちＤＡＣの入力電圧が線(42)をたどれば、
ＳＡＲから得る最終デジタル信号は、(101ABC)であろ
う。ここで、(ABC)は、ＬＳＷ値であり、電圧(42)のビ
ット５の変換時点の点(42b)のデジタル値とＭＳＷ値(10
1)との差のデジタル値を表わすので、点(42b)のデジタ
ル値は、(101ABC)となる。なお、Ａ，Ｂ及びＣは、１又
は０である。ＤＡＣの入力電圧が線(44)をたどると得ら
れる信号は、点(44b)で(100DEF)である。なお、ＬＳＷ
値である(DEF)は、点(44b)のデジタル値とＭＳＷ値(10
0)との差をデジタル値で表し、Ｄ，Ｅ及びＦは１又は０
である。線(42)及び(44)の間には線(43)がある。従来技
術では、ＭＳＷ値が(101)のとき、点(43b)に対してＤＡ
Ｃ(34b)は出力電流を０以下に減少できないので、ＬＳ
Ｗ値が(000)となるため、点(43b)に対応する最終デジタ
ル信号(101000)になる。ところが実際には、点(43b)に
対する最終デジタル信号は、(100JKL)のはずであり、よ
って、ＭＳＷは誤りであり、ＡＤＣの特性は非直線であ
る。なお、ＬＳＷ値(JKL)は、デジタル値(100)と点(43
b)のデジタル値との差である。第４ｂ図は、上述の点Ｍ
(42b)，(44b)及び(43b)のデジタル値と、ＭＳＷ値及び
ＬＳＷ値との関係を示す。なお、点(43b)及び(GHI)につ
いては、更に後述する。

上述非直線性は、差分非直線性であり、これは、ＡＤＣ
の伝達特性の間隙を意味する。ＭＳＷの各値に対応する
入力電圧レンジに関して、常に(000)として表わされる
入力電圧レベルの帯がある。上述した理由により、この
種の非直線性は、逐次比較型ＡＤＣで用いるＤＡＣと、
このＡＤＣのデジタル出力信号を処理して得たデジタル
信号をアナログ信号に戻すＤＡＣとを共有することでは
簡単に補正できない。しかし、本発明の実施例のように
ＤＡＣ(34b)の最大差分出力電流は、ＤＡＣ(34a)の公称
最小差分出力電流の２倍に相当する第１図及び第３ｄ図
の場合、各電圧レベルに対し、普通、２個の重なるＬＳ
Ｗ量子化レンジがあり、特定の電圧レベルは、そのレベ
ルに近接した中心（最高選択確立）をもつどちらかのレ
ンジに量子化される。従って、第４ｂ図に示すように、
点(42b)は(101ABC)として量子化し、点(44b)は(100DEF)
として量子化し、点(43b)は(101GHI)として量子化す
る。ＬＳＷ(GHI)はＭＳＷの値から減じる量（即ち、デ
ジタル値(101)と点(43b)のデジタル値との差であるマイ
ナスの値）を表す。このＬＳＷ(GHI)に対応する電流の
発生は、ＤＡＣ(34a)が供給するＤＡＣ(34b)の機能によ
り達成される。なお、このように、ＤＡＣ(34b)の出力
値の内、少なくとも最低アナログ出力値が負である部分
は、第３ｄ図における各斜めの線の黒丸印よりも下の部
分に相当する（各斜めの線の黒丸印は、ＭＳＷ変化する
値に対応する）。ＡＤＣの最終特性は、サンプル・ホー
ルド・ドループの量により理想的特性からはずれるが、
直線的である。このはずれは、非直線性よりは問題にな
らず、特に音声応用技術では、ずれは出力アナログ信号
のＡＣカップリングで普通、除去できるので、問題にな
らない。

サンプル・ホールド・ドリフト現象を補償するために
は、ＭＳＷの変換、即ち、上位ビットの内の最下位の変
換からＬＳＷの変換までの期間内にサンプル・ホールド
回路(20)がドリフトする量を、下位ＤＡＣ(34b)の最大
差分出力電流が超える必要がある。例えば、ＳＡＲの変
換のタイミングを決める方法は記載していないが、変換
時間は均一でないことが好ましい。これは、下位ビット
に対する変換時間を短くすることにより、サンプル・ホ
ールド回路の出力がドリフトする問題が短くなるという
利点がある。更に、1983年４月８日出願の米国特許出願
番号483323号（対応日本特許特願昭59−69902号）の明
細書に記載された診断技術を本発明の逐次比較型ＡＤＣ
に応用してもよい。

〔発明の効果〕

本発明のアナログ信号処理装置ではデジタル・アナログ
変換器を有するアナログ・デジタル変換手段でアナログ
入力信号をデジタル信号に変換し、このデジタル信号を
デジタル処理手段で処理した後、アナログ信号に戻すの
にアナログ・デジタル変換手段内のデジタル・アナログ
変換器を用いているので、構成が簡単になる。また本発
明によればアナログ・デジタル変換及びデジタル・アナ
ログ変換の際、同じデジタル・アナログ変換器を用いて
いるので、精度が一定に保たれる。

また、本発明によればＤＡＣは、夫々のアナログ出力値
が加算される上位ビット用ＤＡＣ部分及び下位ビット用
ＤＡＣ部分に別れている。そして、下位ビット用ＤＡＣ
部分の最大差分アナログ出力値が、上位ビット用ＤＡＣ
部分の公称最小差分アナログ出力値よりも単に大きいだ
けでなく、下位ビット用ＤＡＣ部分の少なくとも最小ア
ナログ出力値が負である。よって、第４ａ図の線(43)を
参照して説明したように、上位ビット用ＤＡＣによる上
位ビットが確定した後に、サンプル・ホールド回路の電
荷漏洩により、アナログ入力信号のレベルが上位ビット
の分解能による閾値を横切って低下し、上位ビットに誤
差が生じても、この誤差を下位ビットにより補償でき
る。

また、本発明では、下位ビット用デジタル・アナログ変
換器部分の少なくとも最低アナログ出力値が負である。
よって、アナログ・デジタル変換手段へのアナログ入力
信号を得るために設けたサンプル・ホールド回路の出力
電圧が、第４ａ図に示すように時間経過に伴って低下す
ることにより、ＭＳＷの値が別のレンジに変化しなけれ
ばならないにもかかわらずＭＳＷの値が追従しない場合
でも、ＬＳＷに対応する少なくとも最低アナログ出力値
が負であるため、実質的にＭＳＷの値が変化したのと等
化になり、変換精度を改善できる。

【図面の簡単な説明】

第１図は、本発明のアナログ信号処理装置を示すブロッ
ク図、第２図は入力ＴＶ信号及び基準信号間の同期動作
を示すブロック図、第３図は各ＤＡＣの入力に対するア
ナログ出力を示すグラフ、第４図はアナログ信号及びデ
ジタル値の関係を示すグラフである。図中において、(24)は比較器、(26)は逐次比較レジスタ
手段、(29)及び(39)は夫々スイッチ、(32)はＤＡＣ、(3
8)はデジタル処理手段である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−10919（ＪＰ，Ａ) 特開昭50−54781（ＪＰ，Ａ) 特開昭53−32651（ＪＰ，Ａ) 特開昭56−56039（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】アナログ入力信号とデジタル・アナログ変
換器からのアナログ出力値を比較する比較器と、該比較
器の出力を入力してデジタル値を得る逐次比較型レジス
タと、上記デジタル値を上記アナログ出力値に変換する
上記デジタル・アナログ変換器とから成るアナログ・デ
ジタル変換手段と、該アナログ・デジタル変換手段からのデジタル出力信号
を遅延するデジタル遅延手段と、上記アナログ入力信号に応じた上記逐次比較型レジスタ
からの上記デジタル値又は上記デジタル遅延手段からの
デジタル出力信号を選択的に上記デジタル・アナログ変
換器に供給すると共に、該デジタル・アナログ変換器か
らのアナログ出力値を出力端子に選択的に供給するスイ
ッチ手段とを具え、上記デジタル・アナログ変換器は、夫々のアナログ出力
値が加算される上位ビット用デジタル・アナログ変換器
部分及び下位ビット用デジタル・アナログ変換器部分を
有し、該下位ビット用デジタル・アナログ変換器部分の
最大差分アナログ出力値が上記上位ビット用デジタル・
アナログ変換器部分の公称最小差分アナログ出力値より
大きく、上記下位ビット用デジタル・アナログ変換器部
分の少なくとも最低アナログ出力値が負であることを特
徴とするアナログ信号処理装置。