JPH0614636B2 - 同期タイミング発生回路 - Google Patents
同期タイミング発生回路Info
- Publication number
- JPH0614636B2 JPH0614636B2 JP60249737A JP24973785A JPH0614636B2 JP H0614636 B2 JPH0614636 B2 JP H0614636B2 JP 60249737 A JP60249737 A JP 60249737A JP 24973785 A JP24973785 A JP 24973785A JP H0614636 B2 JPH0614636 B2 JP H0614636B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- input data
- frequency division
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 5
- 238000005070 sampling Methods 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はデータ通信装置の受信部に用いる同期タイミン
グ発生回路に関するものである。
グ発生回路に関するものである。
Ｂ．発明の概要 本発明は、１ビットずつ時系列に入力される入力データ
の各ビットに同期した同期タイミング信号を発生する同
期タイミング発生回路において、 各ビットのデータをほぼ１ビット時間に亘ってサンプリ
ングし、さらにそのサンプル値をシフトレジスタに入力
して順次シフトさせ、該シフトレジスタの前半のステー
ジのサンプル値と後半のステージのサンプル値が不一致
であれば、１ビットの入力データ内に欠落部分やノイズ
が存在しなかったものと判定し、所定周期のクロック信
号を分周して同期タイミング信号を発生する分周カウン
タをリセットし、該分周カウンタの分周動作を入力デー
タの各ビットの入力タイミングに同期させるように構成
したことにより、 入力データに欠落部分があったり、ノイズが重畳してい
た場合に誤って同期タイミング信号が発生されてしまう
のを防止するようにしたものである。
の各ビットに同期した同期タイミング信号を発生する同
期タイミング発生回路において、 各ビットのデータをほぼ１ビット時間に亘ってサンプリ
ングし、さらにそのサンプル値をシフトレジスタに入力
して順次シフトさせ、該シフトレジスタの前半のステー
ジのサンプル値と後半のステージのサンプル値が不一致
であれば、１ビットの入力データ内に欠落部分やノイズ
が存在しなかったものと判定し、所定周期のクロック信
号を分周して同期タイミング信号を発生する分周カウン
タをリセットし、該分周カウンタの分周動作を入力デー
タの各ビットの入力タイミングに同期させるように構成
したことにより、 入力データに欠落部分があったり、ノイズが重畳してい
た場合に誤って同期タイミング信号が発生されてしまう
のを防止するようにしたものである。
Ｃ．従来の技術 データを１ビットずつ時系列に送受するデータ通信にお
いては、各ビットのデータが変化する変化点に該データ
の読込みタイミングを設定すると、データが充分に安定
していないために読込み結果に誤りが生じる。
いては、各ビットのデータが変化する変化点に該データ
の読込みタイミングを設定すると、データが充分に安定
していないために読込み結果に誤りが生じる。
そこで、各ビットのほぼ中間のタイミングで読込むた
め、各ビットの入力タイミングに同期した同期タイミン
グ信号を発生する同期タイミング発生回路が従来から用
いられている。
め、各ビットの入力タイミングに同期した同期タイミン
グ信号を発生する同期タイミング発生回路が従来から用
いられている。
第３図は、従来の同期タイミング発生回路の構成を示す
もので、Ｄ型フリップフロップ11、排他的論理和ゲート
12、分周カウンタ13とから成り、時系列の入力データＤ
は１ビットずつフリップフロップ11において例えば１ビ
ット時間幅の1/2の周期のクロック信号ＣＬＫによって
サンプリングされる。そして、そのサンプル値は排他的
論理和ゲート12において1/2クロック周期後の入力デー
タＤと比較される。比較の結果、両者が異なるレベルで
あれば、入力データＤに変化が生じたものと判定され、
分周カウンタ13がその判定結果の信号によってリセット
される。分周カウンタ13は、この間、クロック信号ＣＬ
Ｋを分周して各ビットの入力タイミングに同期した同期
タイミング信号を出力しているが、入力データＤに変化
があったことによって排他的論理和ゲート12の出力信号
によってリセットされる。このことにより、分周カウン
タ13は新たな入力データの入力タイミングに同期してク
ロック信号ＣＬＫを分周するようになる。
もので、Ｄ型フリップフロップ11、排他的論理和ゲート
12、分周カウンタ13とから成り、時系列の入力データＤ
は１ビットずつフリップフロップ11において例えば１ビ
ット時間幅の1/2の周期のクロック信号ＣＬＫによって
サンプリングされる。そして、そのサンプル値は排他的
論理和ゲート12において1/2クロック周期後の入力デー
タＤと比較される。比較の結果、両者が異なるレベルで
あれば、入力データＤに変化が生じたものと判定され、
分周カウンタ13がその判定結果の信号によってリセット
される。分周カウンタ13は、この間、クロック信号ＣＬ
Ｋを分周して各ビットの入力タイミングに同期した同期
タイミング信号を出力しているが、入力データＤに変化
があったことによって排他的論理和ゲート12の出力信号
によってリセットされる。このことにより、分周カウン
タ13は新たな入力データの入力タイミングに同期してク
ロック信号ＣＬＫを分周するようになる。
このように分周カウンタは入力データに変化がある都
度、リセットされるためにその出力信号である同期タイ
ミング信号は入力データの各ビットに同期したものとな
る。従って、この同期タイミング信号を用いて各ビット
のほぼ中間のタイミングで読込み用のタイミング信号を
発生することにより、時系列のデータを１ビットずつ誤
りなく読込むことができる。
度、リセットされるためにその出力信号である同期タイ
ミング信号は入力データの各ビットに同期したものとな
る。従って、この同期タイミング信号を用いて各ビット
のほぼ中間のタイミングで読込み用のタイミング信号を
発生することにより、時系列のデータを１ビットずつ誤
りなく読込むことができる。
Ｄ．発明が解決しようとする問題点 ところが、上記のような同期タイミング発生回路におい
ては、1/2クロック周期前の入力データと現在の入力デ
ータとを比較することによって入力データに変化が有っ
たか否かを検出しているため、1/2クロック周期前ある
いは現在時刻にノイズが重畳したり、データに部分的な
欠落が生じた場合には、入力データに変化があったもの
と判定されてしまう。このため、同期タイミング信号の
発生タイミングがずれてしまうという問題があった。
ては、1/2クロック周期前の入力データと現在の入力デ
ータとを比較することによって入力データに変化が有っ
たか否かを検出しているため、1/2クロック周期前ある
いは現在時刻にノイズが重畳したり、データに部分的な
欠落が生じた場合には、入力データに変化があったもの
と判定されてしまう。このため、同期タイミング信号の
発生タイミングがずれてしまうという問題があった。
Ｅ．問題点を解決するための手段 本発明は、入力データの１ビットの時間幅の1/n倍の周
期のクロック信号を発生するクロック発生器と、ｎステ
ージの記憶位置を有し、各ビットの入力データを前記ク
ロック信号によってサンプリングしながら各ステージに
順次シフトするシフトレジスタと、前記クロック信号を
分周して入力データの各ビットに同期した周期信号を発
生する分周カウンタと、前記シフトレジスタにおける前
半のステージのサンプル値と後半のステージのサンプル
値とを比較し、不一致であれば前記分周カウンタをリセ
ットし、該分周カウンタの分周動作を入力データの各ビ
ットの入力タイミングに同期させるデータ不一致検出回
路とから構成したものである。
期のクロック信号を発生するクロック発生器と、ｎステ
ージの記憶位置を有し、各ビットの入力データを前記ク
ロック信号によってサンプリングしながら各ステージに
順次シフトするシフトレジスタと、前記クロック信号を
分周して入力データの各ビットに同期した周期信号を発
生する分周カウンタと、前記シフトレジスタにおける前
半のステージのサンプル値と後半のステージのサンプル
値とを比較し、不一致であれば前記分周カウンタをリセ
ットし、該分周カウンタの分周動作を入力データの各ビ
ットの入力タイミングに同期させるデータ不一致検出回
路とから構成したものである。
Ｆ．作用 各ビットの入力データはクロック信号によって1/nの周
期でサンプリングされ、シフトレジスタの各ステージに
順次シフトされる。この時、n/2ステージ分のシフトが
終った時点では、入力データにノイズや欠落がなければ
前半のステージと後半のステージのサンプル値は必ず不
一致となり、逆にノイズや欠落が有った場合にはいずれ
かのステージに一致するものが現われる。従って、いず
れかのステージに一致するものがあった場合には分周カ
ウンタをリセットさせないことにより、分周カウンタが
ノイズ等によって誤ったタイミングで同期タイミング信
号を発生するのを防止でき、前半のステージと後半のス
テージのサンプル値が一致する場合の正常な入力データ
に対してのみ分周カウンタの分周動作を同期させること
ができる。
期でサンプリングされ、シフトレジスタの各ステージに
順次シフトされる。この時、n/2ステージ分のシフトが
終った時点では、入力データにノイズや欠落がなければ
前半のステージと後半のステージのサンプル値は必ず不
一致となり、逆にノイズや欠落が有った場合にはいずれ
かのステージに一致するものが現われる。従って、いず
れかのステージに一致するものがあった場合には分周カ
ウンタをリセットさせないことにより、分周カウンタが
ノイズ等によって誤ったタイミングで同期タイミング信
号を発生するのを防止でき、前半のステージと後半のス
テージのサンプル値が一致する場合の正常な入力データ
に対してのみ分周カウンタの分周動作を同期させること
ができる。
Ｇ．実施例 第１図は本発明の一実施例を示す回路図であり、入力デ
ータＲＤの１ビットの時間幅の1/16倍の周期のクロック
信号ＣＬＫを発生するクロック発生器１と、16ステージ
の記憶位置を有し、各ビットの入力データＲＤを前記ク
ロック信号ＣＬＫによってサンプリングしながら各ステ
ージに順次シフトするシフトレジスタ２と、前記クロッ
ク信号ＣＬＫを16分周して入力データＲＤの各ビットに
同期した周期信号ＲＴＬを発生する分周カウンタ３と、
８個の排他的論理和ゲートＧ１〜Ｇ８と１個のナンドゲ
ートＧ９とを有し、シフトレジスタ２の前半のステージ
Ｑ１〜Ｑ８と後半のステージＱ９〜Ｑ16のサンプル値
を、Ｑ１とＱ８，Ｑ２とＱ９，Ｑ３とＱ10，…Ｑ８とＱ
16という具合に組合せて比較し、全て不一致であればナ
ンドゲートＧ９からリセット信号ＲＳを出力し、分周カ
ウンタ３をリセットするデータ不一致検出回路４とから
構成されている。
ータＲＤの１ビットの時間幅の1/16倍の周期のクロック
信号ＣＬＫを発生するクロック発生器１と、16ステージ
の記憶位置を有し、各ビットの入力データＲＤを前記ク
ロック信号ＣＬＫによってサンプリングしながら各ステ
ージに順次シフトするシフトレジスタ２と、前記クロッ
ク信号ＣＬＫを16分周して入力データＲＤの各ビットに
同期した周期信号ＲＴＬを発生する分周カウンタ３と、
８個の排他的論理和ゲートＧ１〜Ｇ８と１個のナンドゲ
ートＧ９とを有し、シフトレジスタ２の前半のステージ
Ｑ１〜Ｑ８と後半のステージＱ９〜Ｑ16のサンプル値
を、Ｑ１とＱ８，Ｑ２とＱ９，Ｑ３とＱ10，…Ｑ８とＱ
16という具合に組合せて比較し、全て不一致であればナ
ンドゲートＧ９からリセット信号ＲＳを出力し、分周カ
ウンタ３をリセットするデータ不一致検出回路４とから
構成されている。
以上の構成において、クロック発生器１は第２図(a)に
示すように１ビットのデータ時間幅の1/16の周期のクロ
ック信号ＣＬＫを発生し、シフトレジスタ２および分周
カウンタ３のクロック入力に供給している。今、第２図
に(b)に示すようなタイミングt1において入力データＲ
Ｄが“１”に変化したとすると、この“１”の入力デー
タＲＤはクロック信号ＣＬＫの発生毎にサンプリングさ
れてシフトレジスタ２の第１ステージＱ１を介して第16
ステージＱ16に向けて順次シフトされる。
示すように１ビットのデータ時間幅の1/16の周期のクロ
ック信号ＣＬＫを発生し、シフトレジスタ２および分周
カウンタ３のクロック入力に供給している。今、第２図
に(b)に示すようなタイミングt1において入力データＲ
Ｄが“１”に変化したとすると、この“１”の入力デー
タＲＤはクロック信号ＣＬＫの発生毎にサンプリングさ
れてシフトレジスタ２の第１ステージＱ１を介して第16
ステージＱ16に向けて順次シフトされる。
これにより、第１ステージＱ１、第８ステージＱ８、第
16ステージＱ16の出力信号は第２図(c)，(d)，(e)に示
すように変化するが、データ不一致検出回路４において
はシフトレジスタ２の各ステージの信号が順次変化する
ことに伴い、排他的論理和ゲートＧ１〜Ｇ８の出力信号
Ｃ１〜Ｃ８も第２図(f)〜(m)に示すように１クロック周
期だけずれたタイミングで順次“１”に変化する。そし
て、丁度１ビットの時間幅の1/2に達した時刻t2におい
ては全ての排他的論理和ゲートＧ１〜Ｇ８の出力信号Ｃ
１〜Ｃ８は“１”となる。
16ステージＱ16の出力信号は第２図(c)，(d)，(e)に示
すように変化するが、データ不一致検出回路４において
はシフトレジスタ２の各ステージの信号が順次変化する
ことに伴い、排他的論理和ゲートＧ１〜Ｇ８の出力信号
Ｃ１〜Ｃ８も第２図(f)〜(m)に示すように１クロック周
期だけずれたタイミングで順次“１”に変化する。そし
て、丁度１ビットの時間幅の1/2に達した時刻t2におい
ては全ての排他的論理和ゲートＧ１〜Ｇ８の出力信号Ｃ
１〜Ｃ８は“１”となる。
すなわち、前半のステージＱ１〜Ｑ８の出力信号は全て
“１”、後半のステージＱ９〜Ｑ16の出力信号は全て
“０”となるため、その比較結果は全て不一致となる。
このため、信号Ｃ１〜Ｃ８は時刻t2のタイミングにおい
て全て“１”となる。
“１”、後半のステージＱ９〜Ｑ16の出力信号は全て
“０”となるため、その比較結果は全て不一致となる。
このため、信号Ｃ１〜Ｃ８は時刻t2のタイミングにおい
て全て“１”となる。
一方、分周カウンタ３はクロック信号ＣＬＫを分周し、
クロック信号ＣＬＫの16倍の周期（すなわち、１ビット
のデータ時間幅に等しい周期）の同期タイミング信号Ｒ
ＴＬをインバータ５を介して出力している。しかし、デ
ータ不一致検出回路４において信号Ｃ１〜Ｃ８が全て
“１”となり、ナンドゲートＧ９の論理積条件が成立す
ると、このナンドゲートＧ９から出力されるリセット信
号ＲＳによってリセットされる。すなわち、分周カウン
タ３の分周動作は、入力データＲＤが“１”に立上った
後の８クロック周期経過後に、リセット信号ＲＳによっ
て強制的に同期化されるものとなる。
クロック信号ＣＬＫの16倍の周期（すなわち、１ビット
のデータ時間幅に等しい周期）の同期タイミング信号Ｒ
ＴＬをインバータ５を介して出力している。しかし、デ
ータ不一致検出回路４において信号Ｃ１〜Ｃ８が全て
“１”となり、ナンドゲートＧ９の論理積条件が成立す
ると、このナンドゲートＧ９から出力されるリセット信
号ＲＳによってリセットされる。すなわち、分周カウン
タ３の分周動作は、入力データＲＤが“１”に立上った
後の８クロック周期経過後に、リセット信号ＲＳによっ
て強制的に同期化されるものとなる。
ところが、入力データＲＤにノイズが重畳したり、部分
的な欠落があった場合には、このようなノイズあるいは
欠落部分のサンプリングタイミングに対応したステージ
の信号が後半のステージの信号と一致するようになり、
ナンドゲートＧ９の論理積条件は成立しなくなる。この
ため、リセット信号ＲＳも発生されず、分周カウンタ３
はその前のビットにおいて同期化されたタイミングで分
周動作を継続する。従って、入力データにノイズが重畳
したり、欠落部分が有っても分周カウンタ３が誤って同
期化されてしまうことはなくなり、第２図(u)に示すよ
うに所定周期で変化する同期タイミング信号ＲＴＬを出
力することができる。この場合、リセット信号ＲＳを監
視することにより、ノイズが重畳したことが入力データ
に欠落部分が有ったことをも検出することができる。な
お、第２図(o)〜(t)は分周カウンタ３の各端子の波形
で、第２図(t)はキャリーである。
的な欠落があった場合には、このようなノイズあるいは
欠落部分のサンプリングタイミングに対応したステージ
の信号が後半のステージの信号と一致するようになり、
ナンドゲートＧ９の論理積条件は成立しなくなる。この
ため、リセット信号ＲＳも発生されず、分周カウンタ３
はその前のビットにおいて同期化されたタイミングで分
周動作を継続する。従って、入力データにノイズが重畳
したり、欠落部分が有っても分周カウンタ３が誤って同
期化されてしまうことはなくなり、第２図(u)に示すよ
うに所定周期で変化する同期タイミング信号ＲＴＬを出
力することができる。この場合、リセット信号ＲＳを監
視することにより、ノイズが重畳したことが入力データ
に欠落部分が有ったことをも検出することができる。な
お、第２図(o)〜(t)は分周カウンタ３の各端子の波形
で、第２図(t)はキャリーである。
Ｈ．発明の効果 以上説明したように本発明は、各ビットのデータをほぼ
１ビット時間に亘ってサンプリングし、さらにそのサン
プル値をシフトレジスタに入力して順次シフトさせ、該
シフトレジスタの前半のステージのサンプル値と後半の
ステージのサンプル値が不一致であれば、１ビットの入
力データ内に欠落部分やノイズが存在しなかったものと
判定し、所定周期のクロック信号を分周して同期タイミ
ング信号を発生する分周カウンタをリセットし、該分周
カウンタの分周動作を入力データの各ビットの入力タイ
ミングに同期させるようにしたため、入力データに欠落
部分があったり、ノイズが重畳していた場合に誤って同
期タイミング信号が発生されてしまうのを防止すること
ができる。従って、使用環境の悪い場所でのデータ通信
装置に適用すれば、信頼性を一段と向上させることが可
能になる。
１ビット時間に亘ってサンプリングし、さらにそのサン
プル値をシフトレジスタに入力して順次シフトさせ、該
シフトレジスタの前半のステージのサンプル値と後半の
ステージのサンプル値が不一致であれば、１ビットの入
力データ内に欠落部分やノイズが存在しなかったものと
判定し、所定周期のクロック信号を分周して同期タイミ
ング信号を発生する分周カウンタをリセットし、該分周
カウンタの分周動作を入力データの各ビットの入力タイ
ミングに同期させるようにしたため、入力データに欠落
部分があったり、ノイズが重畳していた場合に誤って同
期タイミング信号が発生されてしまうのを防止すること
ができる。従って、使用環境の悪い場所でのデータ通信
装置に適用すれば、信頼性を一段と向上させることが可
能になる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例における各部入出力信号のタイミング
図、第３図は従来の同期タイミング発生回路を示す構成
図である。 １……クロック発生器、２……シフトレジスタ、３……
分周カウンタ、４……データ不一致回路。
第１図の実施例における各部入出力信号のタイミング
図、第３図は従来の同期タイミング発生回路を示す構成
図である。 １……クロック発生器、２……シフトレジスタ、３……
分周カウンタ、４……データ不一致回路。
Claims (1)
- 【請求項１】１ビットづつ時系列に入力される入力デー
タの各ビットに同期した同期タイミング信号を発生する
同期タイミング発生回路において、 入力データの１ビットの時間幅１／ｎ倍の周期のクロッ
ク信号を発生するクロック発生器と、ｎステージの記憶
位置を有し、各ビットの入力データを前記クロック信号
によってサンプリングしながら各ステージに順次シフト
するシフトレジスタと、前記クロック信号を分周して入
力データの各ビットに同期した周期信号を発生する分周
カウンタと、前記シフトレジスタにおける前半のステー
ジのサンプル値と後半のステージのサンプル値とをそれ
ぞれ１ビットづつ比較し、不一致であれば前記分周カウ
ンタをリセットし、該分周カウンタの分周動作を入力デ
ータの各ビットの入力タイミングに同期させるデータ不
一致検出回路とを備える同期タイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249737A JPH0614636B2 (ja) | 1985-11-07 | 1985-11-07 | 同期タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249737A JPH0614636B2 (ja) | 1985-11-07 | 1985-11-07 | 同期タイミング発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62109443A JPS62109443A (ja) | 1987-05-20 |
| JPH0614636B2 true JPH0614636B2 (ja) | 1994-02-23 |
Family
ID=17197454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249737A Expired - Lifetime JPH0614636B2 (ja) | 1985-11-07 | 1985-11-07 | 同期タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614636B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5234814A (en) * | 1989-06-01 | 1993-08-10 | Du Pont Merck Pharmaceutical Company | Diagnostic assay for alzheimer's disease |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923646A (ja) * | 1982-07-29 | 1984-02-07 | Matsushita Electric Ind Co Ltd | ビツトクロツク再生装置 |
-
1985
- 1985-11-07 JP JP60249737A patent/JPH0614636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62109443A (ja) | 1987-05-20 |
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