JPH0614737B2

JPH0614737B2 - 文字放送受信機

Info

Publication number: JPH0614737B2
Application number: JP6215186A
Authority: JP
Inventors: 正芳平嶋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-03-19
Filing date: 1986-03-19
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: JPS62219785A

Description

【発明の詳細な説明】産業上の利用分野本発明は、テレビ信号に多重されて送信されてくる文字
放送信号を受信するテレビ多重文字放送受信機に関す
る。

従来の技術かかる文字放送受信機では、文字信号のデータの誤まり
を訂正するために誤まり訂正回路を備えているが、誤り
訂正回路での誤り検出出力を用いて、サンプリングクロ
ックの位相及び、スライス回路（Ａ／Ｄコンバーター）
の基準バイアスを変化させ誤り訂正回数を最少にしよう
という例は無かった。

発明が解決しようとする問題点したがって従来の文字放送受信機においては、受信デー
タをサンプリングするクロックが温度変化，経時変化
し、サンプリングエラーが出る。サンプリングクロック
の位相調整が困難であるという問題点を有し、また受信
データを２値信号に変換するＡ／Ｄコンバータの比較基
準電圧の設定が困難であり、温度変化，経時変化に対す
る事が困難であるという問題点を有していた。

本発明は上記従来の問題点を解決するもので、誤り訂正
回路の誤り訂正回数を最少にすることを目的とする。

問題点を解決するための手段本発明は、上記目的を達成するために、誤り訂正回路の
誤り訂正回数を数えて、サンプリングクロック位相また
はＡ／Ｄコンバータの比較基準電圧を制御することを特
徴とする。

作用本発明によれば、誤り訂正回数を最少にするようサンプ
リングクロックの位相、またＡ／Ｄコンバータの基準電
圧を制御し、帰還ループを形成する。

実施例第１図は本発明の一実施例の主要部のブロック図であ
る。図中、１はテレビ受信機のチューナー、２はＶＩＦ
回路、３は映像検波回路、４は映像信号を処理し、色信
号（Ｒ，Ｇ，Ｂ）を形成する信号処理回路、５はＡＧＣ
回路、６は同期分離回路、７は多重信号が重畳されてい
る水平走査期間（以下Ｈと略す）を抜取るゲートパルス
を発生する回路で、その出力は例えば１６Ｈ目と２０Ｈ
目のみ高レベルとなる（他のフィールドでは２７９Ｈ目
と２８３Ｈ目のみ高レベルとなる）。８は多重化された
文字信号をパルス状の２値信号に変換するＡ／Ｄコンバ
ータ（スライス回路）、９はサンプリングクロック形成
回路、１０はサンプリング回路で、１１はサンプリング
出力からフレーム同期信号を得る回路、１２は各種クロ
ックをフレーム同期信号に同期させて形成する回路、１
３は１Ｈ〜数Ｈ分の容量を有するバッファメモリ、１４
は誤り訂正回路、１５は誤り訂正の回数を数えるカウン
タ、１６は誤り回数のメモリ、１７は誤り回数の比較回
路、１８はタイマーであり、１５〜１８を除けば公知の
文字放送受信機の回路である。

本構成の動作の概要を第２図を用いて述べる。タイマー
１８で、１フィールド或いはｎフィールド間を示すパル
スφ₁を形成し、このパルスφ₁のの期間中に、何回の誤
り訂正が行われたかをカウンタ１５で数える。第１回目
ｔ₁₃〜ｔ₂₀は、メモリ１６の中が空（「０」）であるの
で、誤りがあれば、例えばｘ個なら、ｘをメモリ１６へ
書込み、サンプリングクロックの位相を一つずらし、次
にもう一度ｔ₂₃〜ｔ₃₀の間で誤り訂正の数を数え、ｙ個
なら、ｘとｙとを比較回路１７で比べｘ＞ｙなら、更に
同じ方向にサンプリングクロックの位相をずらして、ｘ
＜ｙとなれば、一つ位相を戻す。このようにして、サン
プリングクロックの位相を最適に合わせる。

以下第３図と共にサンプリングクロックの位相調整につ
いて詳しく述べる。第３図に於て、１４は誤り訂正回路
で、ハミング訂正でも、差集合巡回符号の訂正回路でも
よい。この誤り訂正回路１４の誤り訂正出力をＡＮＤゲ
ート１４Ｇへ供給し、クロック制御回路１２の出力のパ
ルスで同期をとって８ビットカウンタ１５Ｃで数える。
この時、ＡＮＤゲート１４Ｇにはタイマー１８１の出力
が加えられ、第２図ｔ₁₃〜ｔ₂₀，ｔ₂₃〜ｔ₃₀…の間のみ
導通する事になる。タイマー１８１は、多重信号が重畳
されている水平走査期間（多重Ｈ）終了後（例えば２１
Ｈの始め）からタイマー動作を行なうようゲートパルス
発生回路７の出力が加えられる。又、フリップフロップ
１５Ｆは、多重Ｈ終了後（例えば２１Ｈの始め）にセッ
トされ、そのＱ出力が高レベルとなって、８ビットカウ
ンタ１５Ｃはカウント可となり、それ以降の誤り訂正の
回数を数える。タイマー１８１は、ＡＧＣ回路５の出力
をＡ／Ｄコンバータ５１でＡ−Ｄ変換し、例えば入力電
界３８dbμＶ以下，４３dbμＶ以下，４４dbμＶ以上の
３通りに分けて、時間設定する。例えば３８dbμＶ以下
では、誤り率は２〜５×１０^-3以上と言われている。コ
ード方式で、１画面分を、１Ｋbitの信号で構成するも
のとする。このとき、１Ｈ中の誤り訂正されている信号
２７２ビット中、情報が１９０ビットとすると、約5.5
Ｈ必要であり約１５００ビットの多重信号に対し、誤り
訂正を行なう。誤り率が２×１０^-3なら1.5００ビット
に対し３ケの誤りとなる。従って、時間を5.5Ｈ（即ち
5.5フィールド）の３〜５倍とすれば９〜１５ケの誤り
を数える事になる。入力電界が少し弱くなると、この誤
り訂正の数は急に多くなる。仮に設定した時間を１５フ
ィールドとしておく。ｔ₁₃〜ｔ₂₀が１５フィールドとい
う事になる。

電源スイッチＯＮ時のカウンタ９Ｃの初期値を「８」と
しｔ₁₃〜ｔ₂₀で誤りを仮に１２個検出したとする。する
とカウンタ１５Ｃの出力は「１２」を示す。この時、フ
リップフロップ１５１はセットされていない。また、タ
イマー１８１の出力パルスφ₁は単安定マルチバイブレ
ータ１８２にも加えられ、タイマー動作が終了すると、
ｔ₂₀〜ｔ₂₁間高レベルのパルスφ₂が単安定マルチバイ
ブレータ１８２から出力され、ゲート９１Ｇと９２Ｇが
導通可となる。なお、単安定マルチバイブレータ１８２
は、φ₁の終りｔ₂₀でトリガーされる。φ₂の高レベルの
期間ｔ₂₀〜ｔ₂₁が終ると、単安定マルチバイブレータ１
８３がトリガーされ、ｔ₂₁〜ｔ₂₂の間、高レベルとなる
パルスφ₃を発生する。このパルスφ₃によってメモリ１
６は書込み状態になる。即ち、カウンタ１５Ｃの出力を
メモリ１６へ書込む前に、比較回路９ＬのＡ又はＢ出力
をゲート９１Ｇまたは９２Ｇを介してカウンタ９Ｃへ伝
える事になる。ｔ₁₃以前は、メモリ１６の内容が全部
「０」であったとする。ｔ₂₀〜ｔ₂₁で、カウンタ１５Ｃ
の出力「１２」と、メモリ１６の内容「０」を比べる
と、カウンタ１５Ｃの出力が大きい。仮に、カウンタ１
５Ｃの出力とメモリ１６の内容の差が「４」以上の時比
較回路９ＬのＡ，Ｂ出力が出るものとし、カウンタ１５
Ｃの出力がメモリ１６の内容より大きい時、Ａ出力が高
レベルとすると、ＮＡＮＤゲート９１Ｇの出力はφ₂が
高レベルの間、即ちｔ₂₀〜ｔ₂₁の間のみ低レベルとなっ
て、カウンタ９Ｃのアップ入力へパルスを１ケ伝える。
たとえば、カウンタ９Ｃの初期値が「８」なら、ｔ₂₁で
「９」になる。これをデコーダ９Ｄでデコードし、セレ
クタ９Ｓへデコーダ９Ｄの出力を伝える。セレクタ９Ｓ
では、（文字信号の伝送レート）の１６相の信号を形成し、そ
のいずれかをデコーダ９Ｄの出力に従って出力する。セ
レクタ９Ｓの出力をφ₁₀₁〜φ₁₁₆とすると、デコーダ９
Ｄの入力が「９」の時、セレクタ９Ｓの出力はφ₁₀₉と
なり、１相遅れるものとする。この時、誤りが増加した
事を比較回路９Ｌのメモリに記憶させる。次にｔ₂₁〜ｔ
₂₂では、メモリ１６が書込み状態となり、カウンタ１５
Ｃの出力、即ち「１２」がメモリ１６へ書込まれる。ｔ
₂₂〜ｔ₂₃はφ₁の出力が現われない。タイマー１８１
は、前述の如く、多重Ｈの終りからスタートするので、
ｔ₂₃は次のフィールドの２１Ｈの始めと考えればよい。
ここでフリップフロップ１５Ｆのリセットのタイミング
について考えると、カウンタ１５Ｃがフリップフロップ
１５ＦのＱ出力でクリアされるものとすれば、φ₁の終
りｔ₂₀で、フリップフロップ１５Ｆがリセットされ、Ｑ
出力が低レベルになり、カウンタ１５Ｃの出力がリセッ
トされる迄に比較回路９ＬのＡ出力（又はＢ出力）が、
ＮＡＮＤゲート９１Ｇ（又は９２Ｇ）を通り、カウンタ
９Ｃのアップ入力（又はダウン入力）へ伝わる必要があ
る。もし、時間的に早くカウンタ１５Ｃがクリアされる
場合、フリップフロップ１５ＦのリセットＲ入力に遅延
回路を入れるか、フリップフロップ１５ＦのＱ出力を遅
延させればよい。さて、時刻ｔ₂₃から、φ₁₀₉のクロッ
クでサンプリングした結果、誤りが「１６」になったと
すると、前述の如く、比較回路９ＬのＢ出力が高レベル
になり、ｔ₃₀〜ｔ₃₁の間、ＮＡＮＤゲート９２Ｇの出力
が低レベルになってカウンタ９Ｃをカウントダウンす
る。一方、メモリ１６へは「１６」が書込まれる。又、
比較回路９Ｌのメモリには誤りの増加が書込まれてお
り、誤りの増加が２回続いたので、比較回路９ＬのＡ出
力からＢ出力に反転する。（ＡＢの反転は、誤りの増
加が２回連続した時に生ずるよう比較回路９Ｌのロジッ
クを構成しておく。）更に続いてｔ₃₃〜ｔ₄₀で誤り訂正
が「１１」回とすると、ｔ₄₀〜ｔ₄₁の間に、比較回路９
ＬのＢ出力がＮＡＮＤゲート９２Ｇを介し、カウンタ９
Ｃのダウン端子へ加えられ、サンプリングクロックの位
相はφ₁₀₇になる。このときのカウンタ９Ｃの出力は
「７」、メモリ１６の内容は「１１」である。これらを
まとめると第１表の如くなる。（誤り訂正の回数の減少
が続く間は比較回路９Ｌの出力のＡＢの反転は起らな
いよう比較回路９Ｌを構成しておく。）更に次のｔ₄₃〜ｔ₅₀の間の誤り訂正回数が「４」であっ
たとすると、カウンタ９Ｃは更にダウンし、サンプリン
グクロックの位相はφ₁₀₆になる。次のｔ₅₃〜ｔ₆₀での
誤り訂正回数が「３」であったとすると、比較回路９Ｌ
のＡ，Ｂ出力ともＬのままで、カウンタ９Ｃはアップも
ダウンもされずφ₁₀₆をサンプリングクロックとして保
つ。仮に、ｔ₅₃〜ｔ₆₀で、誤り訂正が「８」回以上とす
ると、カウンタ９Ｃをアップするので、サンプリング位
相はφ₁₀₇に戻る。又、誤り増加が比較回路９Ｌのメモ
リに書込まれる。従って、φ₁₀₈までサンプリング位相
が戻る。この場合、サンプリング位相がφ₁₀₆，φ₁₀₇，
φ₁₀₈の３相のいずれかである。文字信号の１ビットの
巾は約１７４.6nsであり、１６相という事は一相当り約
１０.9nsで、３相変わっても最大４３.6nsの動きで、１
ビット巾に比べ十分狭まい範囲の変動であり、３相のい
ずれでも実用上支障はない。以上の如く構成し、動作さ
せれば、誤りの少ないサンプリングクロックを選ぶ事が
できる。さて、もし誤り訂正が多過ぎると、カウンタ１
５Ｃで２５５以上数える事になり、フリップフロップ１
５１がセットされ、Ｑ出力が高レベルとなって比較回路
９Ｌの比較動作を停止する。しかし、偶発ノイズの場合
もあるので、信号φ₁で、フリップフロップ１５１をリ
セットする事により、偶発ノイズにより誤りが多発した
時は、次から正常に働くようフリップフロップ１５１を
φ₁でリセットしておく。以上で、サンプリングクロッ
クについての説明を終る。

次に同様の考え方をスライスレベルの設定にも用いる事
ができる。ここではサンプリングクロックの位相を自動
的に合わせた後、スライスレベルを自動調整するものと
する。

第４図に具体回路を示す。第４図で、ラッチメモリ９Ｍ
と、ＮＯＲゲート８１を除くと、サンプリングクロック
については第３図と実質同じ回路構成となる。まず、サ
ンプリングクロックについて、第４図の動作を説明する
と、前述の如く、誤りの回数が、ｔ₁₈〜ｔ₂₀，ｔ₂₃〜ｔ
₃₀…で変化し、ＮＡＮＤゲート９１Ｇ或いは９２Ｇの出
力にパルスが現われて、カウンタ９Ｃをアップ或いはダ
ウンさせている間は、負論理ＮＯＲゲート８１の出力に
第５図φ₂₁で示される正パルスが現われＮＡＮＤゲート
８３の一方の入力となる。一方、タイマー１８１の出力
φ₁は、反転器８４で反転されφ₁となって、ＮＡＮＤゲ
ート８３へ加えられるので、ＮＡＮＤゲート８３の出力
はφ₂₁を反転したパルスφ₂₂となる。電源ＯＮ，チャン
ネル（ＣＨ）切替及び手動リセット時にＮＯＲゲート８
９Ｇを介してフリップフロップ８７はリセットされてい
るためそのＱ出力は高レベルとなっており、このためＮ
ＡＮＤゲート８２は導通しており単安定マルチバイブレ
ータ１８３の出力φ₃がこのＮＡＮＤゲート８２で反転
され、ラッチメモリ９Ｍへ伝えられ、カウンタ９Ｃの最
新の状態がラッチメモリ９Ｍにメモリされ、これがデコ
ーダ９Ｄでデコードされ、以下前述の動作により、サン
プリングクロックの位相を制御する。さて、サンプリン
グクロックの位相が調整され、メモリ１６の内容と、カ
ウンタ１５Ｃの出力の差が「３」以下になると、比較回
路９Ｌの出力は出なくなる。即ち、時刻ｔ₁₁₃以降は、
誤りの個数が「３」以下になり、比較回路９ＬのＡ，Ｂ
出力即ち、ＮＯＲゲート８１の出力φ₂₁が出なくなり、
ＮＡＮＤゲート８３の出力φ₂₂も出なくなり、カウンタ
８８Ｃはクリアされなくなり、φ₁のカウントを続け
る。一方、比較回路９ＬのＡ，Ｂ出力が出ないから、カ
ウンタ９Ｃの出力は変化しない。時刻ｔ₁₁₃から、φ₁を
３個数えた時刻ｔ₁₃₃でカウンタ８８Ｃより出力φ₄をフ
リップフロップ８７のＴ端子へ伝える。φ₄は、カウン
タ８８Ｃの「３」出力であり、８７はＴフリップフロッ
プである。従って、ｔ₁₃₃でフリップフロップ８７のＱ
との状態が反転する。フリップフロップ８７が電源ス
イッチＯＮ時、ＣＨ切替時、手動リセット時にＮＯＲゲ
ート８９Ｇの出力でクリアされているものとすると、ｔ
₁₃₃より以前はフリップフロップ８７のは第６図に示
すように「Ｈ」レベルであり、ｔ₁₃₃から「Ｌ」レベル
になる。従って、ＮＡＮＤゲート８２が遮断され、ｔ
₁₃₃以降、φ₃はＮＡＮＤゲート８２を通過できなくな
り、ラッチメモリ９Ｍは、ｔ₁₃₃以前の値、即ち第６図
に示す如く「７」を保つ。故にサンプリングクロックの
位相はφ₁₀₇である。

又、フリップフロップ８７のＱ出力は逆にｔ₁₃₃から高
レベルになるので、ＮＡＮＤゲート８５が導通し、第
５，６図に示す如く、φ₃がＮＡＮＤゲート８５で反転
され、φ₅となってラッチメモリ８８Ｍへ伝えられ、ｔ
₁₄₁〜ｔ₁₄₂の期間に、比較回路９Ｃの内容をラッチメモ
リ８８Ｍにラッチする。ラッチメモリ８８Ｍの初期値が
「８」であるとすると、ｔ₁₄₁以前は「８」であり、ｔ
₁₄₁から「７」になり、Ｄ／Ａコンバータ８８Ｄの出力
が１ビット分低くなり、Ａ／Ｄコンバータ８の「０」と
「１」の判別基準レベルＶ_Cが1/17だけ低くなる。その
結果、誤りが増加したとすると、ｔ₁₅₀〜ｔ₁₅₁の間に比
較回路９Ｌで誤り検出出力が現われる。前述の説明で、
ｔ₅₀〜ｔ₅₁で、比較回路９ＬのＢ出力が「Ｈ」となって
いるが、ｔ₁₁₀をｔ₅₀と考えると、ｔ₁₅₀〜ｔ₁₅₁ではＢ
出力が「Ｈ」となる。従って、カウンタ９Ｃの出力はｔ
₁₅₁迄に「６」となり、ラッチメモリ８８Ｍの内容はｔ
₁₅₁〜ｔ₁₅₂で「６」になり、ｔ₁₅₃〜ｔ₁₆₀で誤りの個数
を数えると更に増加するので、前述の如く、比較回路９
Ｌの出力はＢからＡに変化する。従って、ｔ₁₆₀〜ｔ₁₆₁
の間に、比較回路９ＬのＡ出力が「Ｈ」となり、カウン
タ９Ｃを１つアップする。カウンタ９Ｃの出力はｔ₁₆₁
までに「７」となり、これが、ラッチメモリ８８Ｍに書
込まれ、Ａ／Ｄコンバータ８の「０」と「１」の判別基
準バイアスが上昇する。ｔ₁₇₀で誤りが減少したとする
と更に続いて、ｔ₁₇₀〜ｔ₁₇₁で比較回路９ＬのＡ出力が
「Ｈ」となり、カウンタ９Ｃの出力は「８」となる。こ
の時、サンプリングクロックを決めた時と同一のバイア
スになる。

誤りの個数が「３」以下であっても、フリップフロップ
８７のＱ出力が高レベルの時、比較回路９ＬがＡ又はＢ
出力を発生させるものとすると、ｔ₁₈₀〜ｔ₁₈₁の間に比
較回路９ＬのＡ出力が発生する。仮にｔ₁₈₃〜ｔ₁₉₀で誤
りが０になったとすると、ｔ₁₈₁からカウンタ９Ｃの出
力は「９」を保ち、ｔ₁₈₂以降φ₂₂は現われなくなり、
ｔ₂₀₃でカウンタ８８Ｃの「３」出力φ₄が第６図の如く
現われ、フリップフロップ８７のＱとを反転する。ｔ
₁₉₁〜ｔ₁₉₂，ｔ₂₀₁〜ｔ₂₀₂でカウンタ９Ｃの内容がラッ
チメモリ８８Ｍに書込まれるが、ｔ₁₈₂以降カウンタ９
Ｃの出力は「９」で変化していない。従って、Ａ−Ｄコ
ンバータ８の「０」と「１」の判別基準バイアスは最適
点に設定され、以降変化しない。ｔ₂₀₃でフリップフロ
ップ８７のＱとが反転すると、ＮＡＮＤゲート８２が
導通し、ＮＡＮＤゲート８５が遮断され、初めの如く、
サンプリングクロックの位相を調整する状態となる。

以上の説明では、サンプリングクロックの位相の最適点
の判定を、誤り個数４以下とし、Ａ／Ｄコンバーターの
「０」と「１」の判別基準電圧の判定を、誤り個数を０
としたが、この数は任意に決め得る事は言うまでもな
い。又、誤り個数が常時変動する場合は、サンプリング
クロック、或いはＡ／Ｄコンバータの０と１の判別基準
が最適点の前後で動く事になるが、実用上支障はない。
なぜなら、サンプリング位相の動きは％であり、Ａ／Ｄコンバーターの「０」と「１」の判別
基準の動きも以下である。

次に、誤り個数を数える時間について考える。電界強度
が弱くなると誤りが増すので、短時間数えればよく、強
電界では、長時間数える必要がある。そこで第１図に於
て、ＡＧＣ回路５のＲＦ−ＡＧＣ電圧をタイマー１８へ
器することによって、電界が強くなればタイマー出力
（ｔ_n3〜ｔ_(n+1)0の幅）を長くし、弱くなければタイマ
ー出力を短かくする事ができる。

以上述べた如く構成することによってサンプリングクロ
ックの位相、またＡ／Ｄコンバータの基準電圧を自動的
に最適に設定する事ができる。

発明の効果以上実施例より明らかなように本発明によれば、以下に
述べるような効果を得ることができる。

スライスレベルを自動的に最適なレベルに設定でき
る。

サンプリングクロックの位相を自動的に最適位相に設
定できる。

ハードロジックのみで構成できるのでＩＣ化に適す
る。

【図面の簡単な説明】

第１図は本発明の一実施例における文字放送受信機のブ
ロック図、第２図は同受信機の動作説明のタイムチャー
ト、第３図は同受信機のサンプリングクロック自動位相
調整回路のブロック図、第４図は同受信機におけるＡ／
Ｄコンバータの基準バイアス自動調整回路のブロック
図、第５図は第３図に示すサンプリングクロックの位相
調整回路のタイムチャート、第６図はＡ／Ｄコンバータ
の基準電圧の自動設定回路のタイムチャートである。１……テレビジョン受像機のチューナ、２……映像中間
周波増幅回路、３……映像検波回路、４……映像信号・
色信号の処理回路、５……ＡＧＣ回路、６……同期分離
回路、７……多重Ｈ抜取ゲートパルス発生回路、８……
スライス回路（Ａ／Ｄコンバータ）、９……サンプリン
グクロック形成回路、１０……サンプリング回路、１１
……フレーム同期検出回路、１２……クロック制御回
路、１３……バッファメモリ、１４……誤り訂正回路、
１５……誤り訂正回数カウンタ、１６……訂正回数メモ
リ、１７……比較回路、１８……タイマー。

Claims

【特許請求の範囲】

【請求項１】テレビ信号に多重されて送信されて来る文
字放送信号を受信する受信機において、文字信号をサン
プリングした信号の誤り訂正を行なう回路に、誤り訂正
回数を数える計数回路と、入力電界に比例した電圧によ
り訂正回数を数える時間を制御する回路とを付加し、そ
の計数出力に基いて上記文字信号サンプリング用のサン
ブリングクロックの位相を誤り訂正回路が最少になるよ
うに制御するようにしたことを特徴とする文字放送受信
機。
【請求項２】文字信号を２値信号に変換するＡ／Ｄコン
バーターの比較基準バイアスを誤り訂正回路が最少にな
るように制御することを特徴とする特許請求の範囲第１
項記載の文字放送受信機。