JPH06149407A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06149407A JPH06149407A JP30207492A JP30207492A JPH06149407A JP H06149407 A JPH06149407 A JP H06149407A JP 30207492 A JP30207492 A JP 30207492A JP 30207492 A JP30207492 A JP 30207492A JP H06149407 A JPH06149407 A JP H06149407A
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- JP
- Japan
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- charge pump
- clock
- circuit
- oscillator
- semiconductor integrated
- Prior art date
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 6
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- 238000010586 diagram Methods 0.000 description 7
- 239000002131 composite material Substances 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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Abstract
(57)【要約】
【目的】低電源電圧で動作可能なＵＶＥＰＲＯＭを有す
る半導体集積回路において、スタンバイ期間中の消費電
流を減少させる。 【構成】選択回路２により選択されるクロックによりチ
ャージポンプ８は動作するため、ＨＡＬＴ期間中は制御
信号発生器５からの選択信号によりチャージポンプ８に
入力するクロックをカットしてチャージポンプ８を停止
させる事により、動作電流をカットする。またＨＡＬＴ
解除の信号により発振器３を動作させると共に、発振周
波数の高い発振器３の出力クロックによってチャージポ
ンプ８を動作させ、出力電圧ＶＰＭ９を急激に昇圧させ
る。また発振器３はカウントアップタイマ４の設定数だ
け発振すると、タイマ４の終了信号により動作を停止
し、チャージポンプ８への入力クロックを外部クロック
より生成される第一のクロック１に変更する事により、
発振器３及びチャージポンプ８の動作電流を減少させ
る。
る半導体集積回路において、スタンバイ期間中の消費電
流を減少させる。 【構成】選択回路２により選択されるクロックによりチ
ャージポンプ８は動作するため、ＨＡＬＴ期間中は制御
信号発生器５からの選択信号によりチャージポンプ８に
入力するクロックをカットしてチャージポンプ８を停止
させる事により、動作電流をカットする。またＨＡＬＴ
解除の信号により発振器３を動作させると共に、発振周
波数の高い発振器３の出力クロックによってチャージポ
ンプ８を動作させ、出力電圧ＶＰＭ９を急激に昇圧させ
る。また発振器３はカウントアップタイマ４の設定数だ
け発振すると、タイマ４の終了信号により動作を停止
し、チャージポンプ８への入力クロックを外部クロック
より生成される第一のクロック１に変更する事により、
発振器３及びチャージポンプ８の動作電流を減少させ
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に低電源電圧で動作可能なＵＶＥＰＲＯＭ（紫外線消
去可能なプログラマブル・リード・オンリ・メモリ）を
有する半導体集積回路に関する。
特に低電源電圧で動作可能なＵＶＥＰＲＯＭ（紫外線消
去可能なプログラマブル・リード・オンリ・メモリ）を
有する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路においては、プロ
グラム待機中の消費電流を低減させるスタンバイ機能を
持ち、特にシングルチップ・マイクロコンピュータ（以
下ＳＭＣと記す）においては、前述のスタンバイ状態の
中に、外部クロックを停止させ、半導体集積回路全体が
停止するＳＴＯＰモードと、外部クロックより生成され
る基本クロックのみ停止させておき、外部クロックの発
振安定時間を待たずにスタンバイ状態解除後すぐに処理
を再開できるＨＡＬＴモードとを有している。
グラム待機中の消費電流を低減させるスタンバイ機能を
持ち、特にシングルチップ・マイクロコンピュータ（以
下ＳＭＣと記す）においては、前述のスタンバイ状態の
中に、外部クロックを停止させ、半導体集積回路全体が
停止するＳＴＯＰモードと、外部クロックより生成され
る基本クロックのみ停止させておき、外部クロックの発
振安定時間を待たずにスタンバイ状態解除後すぐに処理
を再開できるＨＡＬＴモードとを有している。
【０００３】また、通常ＲＯＭ品の電源電圧範囲が２．
７Ｖ〜６．０Ｖであり、ＵＶＥＰＲＯＭ内蔵品の電源電
圧範囲は４．５Ｖ〜５．５Ｖであったため、ＵＶＥＰＲ
ＯＭ内蔵品の動作電源電圧範囲も低電圧化させて、２．
７Ｖより動作可能にする必要があった。
７Ｖ〜６．０Ｖであり、ＵＶＥＰＲＯＭ内蔵品の電源電
圧範囲は４．５Ｖ〜５．５Ｖであったため、ＵＶＥＰＲ
ＯＭ内蔵品の動作電源電圧範囲も低電圧化させて、２．
７Ｖより動作可能にする必要があった。
【０００４】低電源電圧で動作可能なＵＶＥＰＲＯＭを
内蔵するＳＭＣの動作を、図３を用いて説明する。
内蔵するＳＭＣの動作を、図３を用いて説明する。
【０００５】図３において、外部クロックより生成する
第一のクロック１０と、ＳＴＯＰ信号１２とが入力さ
れ、出力電圧ＶＰＭ１３を出力するチャージポンプ１１
がある。
第一のクロック１０と、ＳＴＯＰ信号１２とが入力さ
れ、出力電圧ＶＰＭ１３を出力するチャージポンプ１１
がある。
【０００６】このようなＵＶＥＰＲＯＭ内蔵のＳＭＣに
おいて、ＳＴＯＰモード時には、ＳＴＯＰ信号１２によ
り、チャージポンプ１１の働きを停止させ、ＨＡＬＴモ
ード時には、ＨＡＬＴモード解除後すぐに処理を再開し
たいため、常に第一のクロック１０をチャージポンプ１
１に入力し、常時チャージポンプ１１の出力電圧ＶＰＭ
１３をＵＶＥＰＲＯＭセルの読み出し時に必要な電圧ま
で昇圧させていた。
おいて、ＳＴＯＰモード時には、ＳＴＯＰ信号１２によ
り、チャージポンプ１１の働きを停止させ、ＨＡＬＴモ
ード時には、ＨＡＬＴモード解除後すぐに処理を再開し
たいため、常に第一のクロック１０をチャージポンプ１
１に入力し、常時チャージポンプ１１の出力電圧ＶＰＭ
１３をＵＶＥＰＲＯＭセルの読み出し時に必要な電圧ま
で昇圧させていた。
【０００７】この時のタイミングチャートを、図４に示
す。
す。
【０００８】図４において、チャージポンプの出力電圧
ＶＰＭ１３は、通常“ハイ”の電圧を出力しているが、
ＳＴＯＰ信号１２が入力されると共にチャージポンプ１
１の動作も停止してしまうため、ＶＰＭ１３は“ロウ”
レベルを出力し、消費電流は“０”に近い値になる。
ＶＰＭ１３は、通常“ハイ”の電圧を出力しているが、
ＳＴＯＰ信号１２が入力されると共にチャージポンプ１
１の動作も停止してしまうため、ＶＰＭ１３は“ロウ”
レベルを出力し、消費電流は“０”に近い値になる。
【０００９】ＨＡＬＴモードの場合は、第一のクロック
１０を常にチャージポンプ１１に入力し動作させている
ため、常時ＶＰＭ１３は“ハイ”を出力しようとしてい
るため、消費電流は流れる。
１０を常にチャージポンプ１１に入力し動作させている
ため、常時ＶＰＭ１３は“ハイ”を出力しようとしてい
るため、消費電流は流れる。
【００１０】
【発明が解決しようとする課題】前述した従来のＵＶＥ
ＰＲＯＭ内蔵の低電圧動作可能なＳＭＣにおいては、Ｈ
ＡＬＴモード時においてもチャージポンプ１１を動作さ
せているために、通常ＲＯＭ内蔵のＳＭＣと比較して、
ＨＡＬＴ時の消費電流が多くなるといった問題点があっ
た。
ＰＲＯＭ内蔵の低電圧動作可能なＳＭＣにおいては、Ｈ
ＡＬＴモード時においてもチャージポンプ１１を動作さ
せているために、通常ＲＯＭ内蔵のＳＭＣと比較して、
ＨＡＬＴ時の消費電流が多くなるといった問題点があっ
た。
【００１１】本発明の目的は、前記問題点が解決され、
ＨＡＬＴ時のチャージポンプの消費電流を低減させた半
導体集積回路を提供することにある。
ＨＡＬＴ時のチャージポンプの消費電流を低減させた半
導体集積回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の構成は、低電源
電圧で動作可能なＵＶＥＰＲＯＭを有する半導体集積回
路において、チャージポンプと、前記チャージポンプへ
供給する第一のクロックの入力端子と、第一のクロック
よりも周波数の高い第二のクロックを生成する内部発振
器と、前記チャージポンプの動作状態を検出して、制御
信号を発生させる制御信号発生回路と、前述する制御信
号によりチャージポンプに入力するクロックを選択する
選択回路とを備えていることを特徴とする。
電圧で動作可能なＵＶＥＰＲＯＭを有する半導体集積回
路において、チャージポンプと、前記チャージポンプへ
供給する第一のクロックの入力端子と、第一のクロック
よりも周波数の高い第二のクロックを生成する内部発振
器と、前記チャージポンプの動作状態を検出して、制御
信号を発生させる制御信号発生回路と、前述する制御信
号によりチャージポンプに入力するクロックを選択する
選択回路とを備えていることを特徴とする。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体集積回路を示すブ
ロック図である。
る。図１は本発明の一実施例の半導体集積回路を示すブ
ロック図である。
【００１４】図１において、本実施例は、選択回路２
と、発振器３と、カウントアップタイマ４と、制御信号
発生器５と、チャージポンプ８とを備えている。
と、発振器３と、カウントアップタイマ４と、制御信号
発生器５と、チャージポンプ８とを備えている。
【００１５】ＨＡＬＴ信号６を入力することにより、制
御信号発生器５から発振器３への制御信号、選択回路２
への選択信号、カウントアップタイマ４へのリセット信
号が同時に出力され、発振器３は制御信号により外部ク
ロックから生成される第一のクロック１よりも速い第二
のクロックを発生して選択回路２に入力する。
御信号発生器５から発振器３への制御信号、選択回路２
への選択信号、カウントアップタイマ４へのリセット信
号が同時に出力され、発振器３は制御信号により外部ク
ロックから生成される第一のクロック１よりも速い第二
のクロックを発生して選択回路２に入力する。
【００１６】選択回路２は、制御信号発生器５からの選
択信号により、ＨＡＬＴ状態中はチャージポンプ８への
入力クロックをストップさせ、解除後に発振器３からの
第二のクロックを選択し、チャージポンプ８の出力電圧
ＶＰＭ９を急激に昇圧させる。
択信号により、ＨＡＬＴ状態中はチャージポンプ８への
入力クロックをストップさせ、解除後に発振器３からの
第二のクロックを選択し、チャージポンプ８の出力電圧
ＶＰＭ９を急激に昇圧させる。
【００１７】カウントアップタイマ４は、制御信号発生
器５からリセット信号を入力される事により動作を開始
し、発振器３からの第二のクロックをカウンタする。設
定回数のカウンタが終了すると、終了信号が制御信号発
生器５に入力され、制御信号発生器５から内部発振回路
３の発振停止信号と、選択回路２へ第二のクロックから
第一のクロック１への切り替え信号とが出力される。
器５からリセット信号を入力される事により動作を開始
し、発振器３からの第二のクロックをカウンタする。設
定回数のカウンタが終了すると、終了信号が制御信号発
生器５に入力され、制御信号発生器５から内部発振回路
３の発振停止信号と、選択回路２へ第二のクロックから
第一のクロック１への切り替え信号とが出力される。
【００１８】以上の事により、図２で示すように、ＳＴ
ＯＰ状態時と、ＨＡＬＴ状態時には、出力電圧ＶＰＭ９
はチャージポンプ８が停止しているために、“ロウ”を
出力し、その期間中にチャージポンプ８に流れる消費電
流は“０”に近い値となる。
ＯＰ状態時と、ＨＡＬＴ状態時には、出力電圧ＶＰＭ９
はチャージポンプ８が停止しているために、“ロウ”を
出力し、その期間中にチャージポンプ８に流れる消費電
流は“０”に近い値となる。
【００１９】図５は図１を具体的な回路にて構成した第
１例を示す回路図であり、図５中の〜（１１）の各点
のタイミング波形は、図６に示す通りである。
１例を示す回路図であり、図５中の〜（１１）の各点
のタイミング波形は、図６に示す通りである。
【００２０】図５，図６において、本第１例の回路は、
選択回路１２６と、制御信号発生器１２７と、カウント
アップタイマ１２８と、リングオシレータ１２９とを備
えている。チャージポンプの部分は省略されている。
選択回路１２６と、制御信号発生器１２７と、カウント
アップタイマ１２８と、リングオシレータ１２９とを備
えている。チャージポンプの部分は省略されている。
【００２１】選択回路１２６は、インバータ１０５と、
２個のＡＮＤゲート及びＮＯＲゲートからなる複合ゲー
ト１０７と、２入力ＮＯＲゲート１０８とを有し、外部
クロックから生成されるの第一のクロック１００と、
のＨＡＬＴ信号１０１と（１０）の制御信号発生器１
２７の出力とを入力とし、（１１）のチャージィポンプ
への入力クロック１２５を出力する。
２個のＡＮＤゲート及びＮＯＲゲートからなる複合ゲー
ト１０７と、２入力ＮＯＲゲート１０８とを有し、外部
クロックから生成されるの第一のクロック１００と、
のＨＡＬＴ信号１０１と（１０）の制御信号発生器１
２７の出力とを入力とし、（１１）のチャージィポンプ
への入力クロック１２５を出力する。
【００２２】制御信号発生器１２７は、２個の２入力Ｎ
ＯＲゲート１０３，１０４を有し、のＨＡＬＴ信号立
ち下がり検出クロック１０２が入力される。
ＯＲゲート１０３，１０４を有し、のＨＡＬＴ信号立
ち下がり検出クロック１０２が入力される。
【００２３】カウントアップタイマ１２８は、インバー
タ１０９と、フリップフロップからなる分周回路１１
０，１１１，１１２，１１３，１１４とを有し、各分周
回路のＱ出力が、それぞれ，，，，として図
６に示されている。
タ１０９と、フリップフロップからなる分周回路１１
０，１１１，１１２，１１３，１１４とを有し、各分周
回路のＱ出力が、それぞれ，，，，として図
６に示されている。
【００２４】リングオシレータ１２９は、インバータ１
１５，１１８，１２０，１２２，１２４と、抵抗１１
６，１２１と、容量１１７，１２３と、２入力ＮＡＮＤ
ゲート１１９とを有し、インバータ１０６の出力が入力
され、のインバータ１２４の出力が出力される。
１５，１１８，１２０，１２２，１２４と、抵抗１１
６，１２１と、容量１１７，１２３と、２入力ＮＡＮＤ
ゲート１１９とを有し、インバータ１０６の出力が入力
され、のインバータ１２４の出力が出力される。
【００２５】図５に示す回路では、チャージポンプへの
入力信号１２５は、ＨＡＬＴ信号１０１が“ハイ”の
時、“ロウ”を出力することにより、チャージポンプを
停止させておき、ＨＡＬＴ信号１０１が“ロウ”になる
と共に、複合ゲート１０７により選択されたクロックを
チャージポンプに入力し、チャージポンプの動作を開始
させる。
入力信号１２５は、ＨＡＬＴ信号１０１が“ハイ”の
時、“ロウ”を出力することにより、チャージポンプを
停止させておき、ＨＡＬＴ信号１０１が“ロウ”になる
と共に、複合ゲート１０７により選択されたクロックを
チャージポンプに入力し、チャージポンプの動作を開始
させる。
【００２６】複合ゲート１０７への選択信号（１０）
は、ＨＡＬＴ立ち下がり検出信号１０２によりセットさ
れ、リングオシレータ１２９の発振を開始させると共
に、リングオシレータ１２９の出力を選択させる。
は、ＨＡＬＴ立ち下がり検出信号１０２によりセットさ
れ、リングオシレータ１２９の発振を開始させると共
に、リングオシレータ１２９の出力を選択させる。
【００２７】また選択信号（１０）は、リングオシレー
タ１２９の出力をカウントしたカウントアップタイマ１
２８の終了信号によりリセットされ、複合ゲート１０
７は外部クロックから生成されるの第一のクロック１
００を選択し、リングオシレータ１２９は停止する。
タ１２９の出力をカウントしたカウントアップタイマ１
２８の終了信号によりリセットされ、複合ゲート１０
７は外部クロックから生成されるの第一のクロック１
００を選択し、リングオシレータ１２９は停止する。
【００２８】図７は図１を具体的な回路にて構成した第
２例を示す回路図であり、図７中の′〜′の各点の
タイミング波形は、図８に示す通りである。
２例を示す回路図であり、図７中の′〜′の各点の
タイミング波形は、図８に示す通りである。
【００２９】図７において、本第２例の回路は、選択回
路１２６′と、制御信号発生器１２７′と、カレントミ
ラー回路１２８′と、リングオシレータ１２９′とを備
えている。チャージポンプの部分は省略されている。
路１２６′と、制御信号発生器１２７′と、カレントミ
ラー回路１２８′と、リングオシレータ１２９′とを備
えている。チャージポンプの部分は省略されている。
【００３０】ここで、選択回路１２６′，制御信号発生
器１２７′，リングオシレータ１２９′は、図５のもの
と同様である。カレントミラー回路１２８′は、Ｐチャ
ネルＭＯＳトランジスタ１３４，１３５と、Ｎチャネル
ＭＯＳトランジスタ１３１，１３２と、インバータ１３
０とを有する。このタイマ回路の電源電圧としてはＶＤ
Ｄ，ＧＮＤの各端子１３７，１３６がある。
器１２７′，リングオシレータ１２９′は、図５のもの
と同様である。カレントミラー回路１２８′は、Ｐチャ
ネルＭＯＳトランジスタ１３４，１３５と、Ｎチャネル
ＭＯＳトランジスタ１３１，１３２と、インバータ１３
０とを有する。このタイマ回路の電源電圧としてはＶＤ
Ｄ，ＧＮＤの各端子１３７，１３６がある。
【００３１】前記第１例の回路では、リングオシレータ
１２９の出力をカウントアップタイマ１２８でカウント
し、ＶＰＭが昇圧される時間をカウントアップした後、
選択信号（１０）をリセットした。
１２９の出力をカウントアップタイマ１２８でカウント
し、ＶＰＭが昇圧される時間をカウントアップした後、
選択信号（１０）をリセットした。
【００３２】本第２例で示す回路では、時間ではなく、
ＶＰＭのレベルによって、チャージポンプへの入力クロ
ックを選択している。そのために、カウントアップタイ
マ１２８のかわりに、カレントミラー回路１２８′を使
用している。
ＶＰＭのレベルによって、チャージポンプへの入力クロ
ックを選択している。そのために、カウントアップタイ
マ１２８のかわりに、カレントミラー回路１２８′を使
用している。
【００３３】カレントミラー回路１２８′は、ＰＣＨト
ランジスタ１３４，１３５，ＮＣＨトランジスタ回路１
３１，１３２、及びインバータ１３０で構成されている
が、ＮＣＨトランジスタ１３１と１３２のディメンジョ
ン幅比を、２：１の割合に設定し、ＶＰＭ１３３のレベ
ルが完全にＶＤＤになった時に、インバータ１３０から
“ハイ”を出力するようにする。
ランジスタ１３４，１３５，ＮＣＨトランジスタ回路１
３１，１３２、及びインバータ１３０で構成されている
が、ＮＣＨトランジスタ１３１と１３２のディメンジョ
ン幅比を、２：１の割合に設定し、ＶＰＭ１３３のレベ
ルが完全にＶＤＤになった時に、インバータ１３０から
“ハイ”を出力するようにする。
【００３４】カレントミラー回路１２８′の出力信号
′が“ハイ”を出力すると、選択信号′はリセット
され、複合ゲート１０７′は外部クロックを選択し、リ
ングオシレータ１２６′は停止する。
′が“ハイ”を出力すると、選択信号′はリセット
され、複合ゲート１０７′は外部クロックを選択し、リ
ングオシレータ１２６′は停止する。
【００３５】この第２例では、前記第１例に対して、Ｖ
ＰＭを実値によって、選択するクロックが決まるので、
ＶＰＭの値が昇圧される前に、クロックが切り替わる心
配がないという利点がある。
ＰＭを実値によって、選択するクロックが決まるので、
ＶＰＭの値が昇圧される前に、クロックが切り替わる心
配がないという利点がある。
【００３６】
【発明の効果】以上説明したように、本発明は、低電圧
で動作可能なＵＶＥＰＲＯＭを内蔵する半導体集積回路
において、スタンバイ状態の中で特にＨＡＬＴモード時
において、チャージポンプの動作を停止させるため、Ｈ
ＡＬＴ状態での消費電流を減少できるという効果があ
る。
で動作可能なＵＶＥＰＲＯＭを内蔵する半導体集積回路
において、スタンバイ状態の中で特にＨＡＬＴモード時
において、チャージポンプの動作を停止させるため、Ｈ
ＡＬＴ状態での消費電流を減少できるという効果があ
る。
【図１】本発明の一実施例の半導体集積回路を示すブロ
ック図である。
ック図である。
【図２】図１の各部の動作を示すタイミング図である。
【図３】従来の半導体集積回路を示すブロック図であ
る。
る。
【図４】図３の各部の動作を示すタイミング図である。
【図５】図１の具体例として第１例を示す回路図であ
る。
る。
【図６】図５の各部の動作を示すタイミング図である。
【図７】図１の具体例として第２例を示す回路図であ
る。
る。
【図８】図７の各部の動作を示すタイミング図である。
１，１０，１００，１００′ 外部クロックから生成
される第一のクロック ２，１２６，１２６′ 選択回路 ３ 内部発振回路 ４，１２８ カウントアップタイマ １２８′ カレントミラー回路 ５，１２７，１２７′ 制御信号発生器 ６，１０１，１０１′ ＨＡＬＴ信号 ７，１２ ＳＴＯＰ信号 ８，１１ チャージポンプ ９，１３，１３４ 出力電圧ＶＰＭ １０２，１０２′ ＨＡＬＴ信号立ち下がり検出クロ
ック １０３，１０３′，１０４，１０４′，１０８，１０
８′ ２入力ＮＯＲゲート １０５，１０５′，１０６，１０６′，１０９，１０
９′，１１５，１１５′，１１８，１１８′，１２０，
１２０′，１２２，１２２′，１２４，１２４′，１３
０ インバータ １０７，１０７′ 複合ゲート １１０，１１１，１１２，１１３，１１４ 分周回路 １１６，１２１，２１７ 抵抗 １１７，１１７′，１２３，１２３′ 容量 １１９ ２入力ＮＡＮＤゲート １２５ チャージポンプへの入力クロック １２９，１２９′ リングオシレータ １３４，１３５ Ｐ−ｃｈトランジスタ １３１，１３２ Ｎ−ｃｈトランジスタ １３７ ＶＤＤ端子 １３６ ＧＮＤ端子
される第一のクロック ２，１２６，１２６′ 選択回路 ３ 内部発振回路 ４，１２８ カウントアップタイマ １２８′ カレントミラー回路 ５，１２７，１２７′ 制御信号発生器 ６，１０１，１０１′ ＨＡＬＴ信号 ７，１２ ＳＴＯＰ信号 ８，１１ チャージポンプ ９，１３，１３４ 出力電圧ＶＰＭ １０２，１０２′ ＨＡＬＴ信号立ち下がり検出クロ
ック １０３，１０３′，１０４，１０４′，１０８，１０
８′ ２入力ＮＯＲゲート １０５，１０５′，１０６，１０６′，１０９，１０
９′，１１５，１１５′，１１８，１１８′，１２０，
１２０′，１２２，１２２′，１２４，１２４′，１３
０ インバータ １０７，１０７′ 複合ゲート １１０，１１１，１１２，１１３，１１４ 分周回路 １１６，１２１，２１７ 抵抗 １１７，１１７′，１２３，１２３′ 容量 １１９ ２入力ＮＡＮＤゲート １２５ チャージポンプへの入力クロック １２９，１２９′ リングオシレータ １３４，１３５ Ｐ−ｃｈトランジスタ １３１，１３２ Ｎ−ｃｈトランジスタ １３７ ＶＤＤ端子 １３６ ＧＮＤ端子
Claims (2)
- 【請求項１】 低電源電圧で動作可能なＵＶＥＰＲＯＭ
を有する半導体集積回路において、電源電圧よりも高い
電圧を発生する昇圧回路からなるチャージポンプと、前
記チャージポンプへ供給する第一のクロックの端子と、
前記第一のクロックよりも周波数の高い第二のクロック
を生成する内部発振器と、前記チャージポンプの動作状
態を検出して、制御信号を出力する制御信号発生回路
と、前記制御信号により前記チャージポンプに入力する
クロックを選択する選択回路とを備えたことを特徴とす
る半導体集積回路。 - 【請求項２】 前記チャージポンプの出力電圧によっ
て、前記選択されるクロックを決める手段が設けられた
請求項１に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30207492A JPH06149407A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30207492A JPH06149407A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149407A true JPH06149407A (ja) | 1994-05-27 |
Family
ID=17904608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30207492A Withdrawn JPH06149407A (ja) | 1992-11-12 | 1992-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100535044B1 (ko) * | 2003-02-13 | 2005-12-07 | 주식회사 하이닉스반도체 | 전압 펌프 회로 |
| CN114530170A (zh) * | 2022-01-27 | 2022-05-24 | 珠海博雅科技股份有限公司 | 功耗低纹波小的电荷泵系统、读取电路和非易失性存储器 |
-
1992
- 1992-11-12 JP JP30207492A patent/JPH06149407A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100535044B1 (ko) * | 2003-02-13 | 2005-12-07 | 주식회사 하이닉스반도체 | 전압 펌프 회로 |
| CN114530170A (zh) * | 2022-01-27 | 2022-05-24 | 珠海博雅科技股份有限公司 | 功耗低纹波小的电荷泵系统、读取电路和非易失性存储器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |