JPH06149568A - サブルーチンリターン制御方法及び命令処理装置 - Google Patents
サブルーチンリターン制御方法及び命令処理装置Info
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- JPH06149568A JPH06149568A JP4294512A JP29451292A JPH06149568A JP H06149568 A JPH06149568 A JP H06149568A JP 4294512 A JP4294512 A JP 4294512A JP 29451292 A JP29451292 A JP 29451292A JP H06149568 A JPH06149568 A JP H06149568A
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Abstract
(57)【要約】
【目的】 命令処理装置のサブルーチンリターンの制御
方法に関し、従来は、サブルーチンコール時に、リター
ンアドレスを汎用レジスタに格納し、該汎用レジスタの
内容を分岐アドレスとしてサブルーチンリターンする方
法を用いており、汎用レジスタへのアクセス時間のた
め、パイプライン制御にペナルテイガ生じる問題の解決
を目的とする。 【構成】 命令フェッチ制御回路部１０中に、リターン
アドレスレジスタ（ＲＲＥＧ）１８を設け、サブルーチ
ンコール時に、リターンアドレスを汎用レジスタ（ＧＲ
１）６１とＲＲＥＧ１８の両方に格納する。サブルーチ
ンリターン時にはＲＲＥＧ１８の内容により分岐アドレ
スを得る構成とする。
方法に関し、従来は、サブルーチンコール時に、リター
ンアドレスを汎用レジスタに格納し、該汎用レジスタの
内容を分岐アドレスとしてサブルーチンリターンする方
法を用いており、汎用レジスタへのアクセス時間のた
め、パイプライン制御にペナルテイガ生じる問題の解決
を目的とする。 【構成】 命令フェッチ制御回路部１０中に、リターン
アドレスレジスタ（ＲＲＥＧ）１８を設け、サブルーチ
ンコール時に、リターンアドレスを汎用レジスタ（ＧＲ
１）６１とＲＲＥＧ１８の両方に格納する。サブルーチ
ンリターン時にはＲＲＥＧ１８の内容により分岐アドレ
スを得る構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン制御等を
用いた命令処理装置において、サブルーチンコールさ
れ、所定の処理の実行後に、サブルーチンリターンを行
う場合の制御方法に関し、特に、サブルーチンリターン
の場合に、パイプラインインターロック（パイプライン
ペナルティ）を生じさせることのないサブルーチンリタ
ーンの制御方法及び該方法を用いた命令処理装置に関す
る。
用いた命令処理装置において、サブルーチンコールさ
れ、所定の処理の実行後に、サブルーチンリターンを行
う場合の制御方法に関し、特に、サブルーチンリターン
の場合に、パイプラインインターロック（パイプライン
ペナルティ）を生じさせることのないサブルーチンリタ
ーンの制御方法及び該方法を用いた命令処理装置に関す
る。
【０００２】
【従来の技術】図３は、従来の命令処理装置のシステム
構成の一例を示すブロック図である。図３において、５
０はパイプライン制御における命令フェッチ及び分岐処
理を行う命令フェッチ制御回路部（内部の詳細は図１の
実施例の項で説明される）、６０は複数の汎用レジスタ
（ＧＲ）が内蔵された汎用レジスタ回路部、６１は汎用
レジスタ回路部中の１つの汎用レジスタ（ＧＲ１）、６
２は汎用レジスタ回路部中の１つの汎用レジスタ（ＧＲ
２）、７０は命令及びデータが格納されたメモリを表し
ている。なお、本例は、命令フェッチ制御回路部５０と
汎用レジスタ回路部６０が別ブロックで実装されている
場合の例である。例えば、それぞれが別の回路チップ上
に構成されている場合である。
構成の一例を示すブロック図である。図３において、５
０はパイプライン制御における命令フェッチ及び分岐処
理を行う命令フェッチ制御回路部（内部の詳細は図１の
実施例の項で説明される）、６０は複数の汎用レジスタ
（ＧＲ）が内蔵された汎用レジスタ回路部、６１は汎用
レジスタ回路部中の１つの汎用レジスタ（ＧＲ１）、６
２は汎用レジスタ回路部中の１つの汎用レジスタ（ＧＲ
２）、７０は命令及びデータが格納されたメモリを表し
ている。なお、本例は、命令フェッチ制御回路部５０と
汎用レジスタ回路部６０が別ブロックで実装されている
場合の例である。例えば、それぞれが別の回路チップ上
に構成されている場合である。
【０００３】図４は、パイプライン制御の一構成例を示
す図であり、命令フェッチ制御ブロック５０で処理され
るパイプライン制御について説明するための図である。
すなわち、パイプライン各命令は、４つのステージに分
けて処理され、各ステージの処理内容は以下の通りであ
る。 ・ＩＦステージ 前の命令のＤＣ（ＩＡ）ステージで要求された命令デー
タの応答ステージ。 ・ＤＣ（ＩＡ）ステージ 命令デコード及び次に実行する命令の命令アドレス生
成、フェッチ要求ステージ。 ・ＥＸステージ 演算実行ステージ。 ・ＷＢステージ 演算結果書き込みステージ。
す図であり、命令フェッチ制御ブロック５０で処理され
るパイプライン制御について説明するための図である。
すなわち、パイプライン各命令は、４つのステージに分
けて処理され、各ステージの処理内容は以下の通りであ
る。 ・ＩＦステージ 前の命令のＤＣ（ＩＡ）ステージで要求された命令デー
タの応答ステージ。 ・ＤＣ（ＩＡ）ステージ 命令デコード及び次に実行する命令の命令アドレス生
成、フェッチ要求ステージ。 ・ＥＸステージ 演算実行ステージ。 ・ＷＢステージ 演算結果書き込みステージ。
【０００４】このような、パイプライン制御の命令処理
装置において、サブルーチンコールを行う場合は、命令
フェッチ制御回路部５０が、多数の汎用レジスタからな
る汎用レジスタ回路部６０中の１つの汎用レジスタ、例
えば汎用レジスタ（ＧＲ１）６１にリターンアドレスを
格納してサブルーチンに分岐する。
装置において、サブルーチンコールを行う場合は、命令
フェッチ制御回路部５０が、多数の汎用レジスタからな
る汎用レジスタ回路部６０中の１つの汎用レジスタ、例
えば汎用レジスタ（ＧＲ１）６１にリターンアドレスを
格納してサブルーチンに分岐する。
【０００５】サブルーチンリターンする場合は、上記汎
用レジスタ（ＧＲ）６１の内容を分岐アドレスとして、
リターンする。このように、従来のサブルーチンリター
ン時には、汎用レジスタ（ＧＲ）６１をアクセスして、
その内容を分岐アドレスとして命令フェッチを実行す
る。
用レジスタ（ＧＲ）６１の内容を分岐アドレスとして、
リターンする。このように、従来のサブルーチンリター
ン時には、汎用レジスタ（ＧＲ）６１をアクセスして、
その内容を分岐アドレスとして命令フェッチを実行す
る。
【０００６】
【発明が解決しようとする課題】図２は、本発明の実施
例と従来例のパイプライン動作を比較するための図であ
り、図２（ａ）は、従来例のパイプライン制御される命
令処理装置におてる、サブルーチンコール／リターン時
の処理動作のタイムチャートを示したものである。
例と従来例のパイプライン動作を比較するための図であ
り、図２（ａ）は、従来例のパイプライン制御される命
令処理装置におてる、サブルーチンコール／リターン時
の処理動作のタイムチャートを示したものである。
【０００７】以下、本タイムチャートについて説明す
る。 （１）時刻ｔ１でコール命令（ＣＡＬＬ）がフェッチさ
れたとする。 （２）コール命令のＤＣ（ＩＡ）ステージで分岐先のア
ドレスが生成され、１ディレイ（ｄｅｌａｙ）命令を間
にはさんで、時刻ｔ３で、分岐先のアドレスがフェッチ
され実行処理される。また、汎用レジスタ（ＧＲ１）６
１に分岐先アドレスが格納される。ディレイ命令につい
ては、実施例の前提条件（２）が説明する。
る。 （１）時刻ｔ１でコール命令（ＣＡＬＬ）がフェッチさ
れたとする。 （２）コール命令のＤＣ（ＩＡ）ステージで分岐先のア
ドレスが生成され、１ディレイ（ｄｅｌａｙ）命令を間
にはさんで、時刻ｔ３で、分岐先のアドレスがフェッチ
され実行処理される。また、汎用レジスタ（ＧＲ１）６
１に分岐先アドレスが格納される。ディレイ命令につい
ては、実施例の前提条件（２）が説明する。
【０００８】（３）時刻ｔ５で、リターン命令がフェッ
チされ、命令の実行が開始されると、汎用レジスタ（Ｇ
Ｒ１）６１の内容を読みに行く。しかし、汎用レジスタ
回路部６０は命令フェッチ制御回路部５０とは別ブロッ
クであり、配線距離等の物理的制約条件により汎用レジ
スタ（ＧＲ１）６１からデータを読み出すには時間がか
かる。従って、汎用レジスタ（ＧＲ１）６１からのアド
レスデータの読み出しのために、１マシンサイクルの
間、パイプライン制御にインタロックをかける（図中の
１τのペナルティ）。
チされ、命令の実行が開始されると、汎用レジスタ（Ｇ
Ｒ１）６１の内容を読みに行く。しかし、汎用レジスタ
回路部６０は命令フェッチ制御回路部５０とは別ブロッ
クであり、配線距離等の物理的制約条件により汎用レジ
スタ（ＧＲ１）６１からデータを読み出すには時間がか
かる。従って、汎用レジスタ（ＧＲ１）６１からのアド
レスデータの読み出しのために、１マシンサイクルの
間、パイプライン制御にインタロックをかける（図中の
１τのペナルティ）。
【０００９】（４）そして、ディレイ命令を間にはさん
で、時刻ｔ８で、分岐先アドレスの命令がフェッチされ
実行される。このように、従来例の命令処理装置では、
サブルーチンリターン時に１τのパイプラインペナルテ
ィが生じ、サブルーチンコールが頻発する場合にはパイ
プライン動作が乱され、大幅に効率を低下させていた。
で、時刻ｔ８で、分岐先アドレスの命令がフェッチされ
実行される。このように、従来例の命令処理装置では、
サブルーチンリターン時に１τのパイプラインペナルテ
ィが生じ、サブルーチンコールが頻発する場合にはパイ
プライン動作が乱され、大幅に効率を低下させていた。
【００１０】上記、パイプラインペナルティをなくすこ
と、すなわち汎用レジスタ（ＧＲ１）６１から分岐先ア
ドレスをＤＣ（ＩＡ）ステージで得るためには、いくつ
かの方法が考えられる。
と、すなわち汎用レジスタ（ＧＲ１）６１から分岐先ア
ドレスをＤＣ（ＩＡ）ステージで得るためには、いくつ
かの方法が考えられる。
【００１１】（１）分岐アドレスの読み出し用に、汎用
レジスタ回路部６０に専用の読み出しポートを設ける方
法。しかしながらこの方法では、汎用レジスタの読み出
しポートに多くの負荷をかけることになり、パイプライ
ンのステージの中で、クリティカルパス（ｃｒｉｔｉｃ
ａｌ ｐａｔｈ）となり易いＤＣステージ（例えば、Ｄ
Ｃステージで、演算ソースを汎用レジスタから読み出す
場合等）、ＥＸステージ（例えば、ＥＸステージで演算
ソースを汎用レジスタから読み出す場合）の設計がより
困難なものとなる。
レジスタ回路部６０に専用の読み出しポートを設ける方
法。しかしながらこの方法では、汎用レジスタの読み出
しポートに多くの負荷をかけることになり、パイプライ
ンのステージの中で、クリティカルパス（ｃｒｉｔｉｃ
ａｌ ｐａｔｈ）となり易いＤＣステージ（例えば、Ｄ
Ｃステージで、演算ソースを汎用レジスタから読み出す
場合等）、ＥＸステージ（例えば、ＥＸステージで演算
ソースを汎用レジスタから読み出す場合）の設計がより
困難なものとなる。
【００１２】（２）マイクロプロセッサのように、１チ
ップ上に命令フェッチ制御回路部５０と汎用レジスタ回
路部６０を内蔵する方法。しかし、この方法では、汎用
レジスタからの分岐処理回路までの配線パスのため、信
号伝達の遅延時間増加や配線性の低下を招くことにな
り、不利益が多くなる。
ップ上に命令フェッチ制御回路部５０と汎用レジスタ回
路部６０を内蔵する方法。しかし、この方法では、汎用
レジスタからの分岐処理回路までの配線パスのため、信
号伝達の遅延時間増加や配線性の低下を招くことにな
り、不利益が多くなる。
【００１３】（３）また、複数のチップを用いてシステ
ムを構成する場合は、同一チップ上に、命令フェッチ制
御回路部５０と汎用レジスタ回路部６０を実装する方法
が考えられるが。しかし、演算器等との関連を考慮する
と困難な場合が多く、また、このような場合は、命令フ
ェッチ／分岐処理回路と汎用レジスタ間のインタフェー
ス回路が必要となり、遅延時間や配線ピン数の制限が問
題となる。
ムを構成する場合は、同一チップ上に、命令フェッチ制
御回路部５０と汎用レジスタ回路部６０を実装する方法
が考えられるが。しかし、演算器等との関連を考慮する
と困難な場合が多く、また、このような場合は、命令フ
ェッチ／分岐処理回路と汎用レジスタ間のインタフェー
ス回路が必要となり、遅延時間や配線ピン数の制限が問
題となる。
【００１４】以上、従来の技術では、種々の理由によ
り、サブルーチンリターンの分岐処理でパイプラインペ
ナルティを生じることは避け難かった。本発明は上記問
題点に鑑みなされたものであり、サブルーチンリターン
の時パイプラインペナルティを、効果的に削減し得るサ
ブルーチンリターン制御方法及び該方法を用いた命令処
理装置を提供することを目的とする。
り、サブルーチンリターンの分岐処理でパイプラインペ
ナルティを生じることは避け難かった。本発明は上記問
題点に鑑みなされたものであり、サブルーチンリターン
の時パイプラインペナルティを、効果的に削減し得るサ
ブルーチンリターン制御方法及び該方法を用いた命令処
理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明によれば、上述の
目的は前記特許請求の範囲に記載した手段により達成さ
れる。
目的は前記特許請求の範囲に記載した手段により達成さ
れる。
【００１６】すなわち、請求項１記載の発明について
は、複数の汎用レジスタを内蔵する汎用レジスタ回路部
有し、上記汎用レジスタ回路部中の汎用レジスタを特定
し、リターンアドレスを格納してサブルーチンに分岐す
るサブルーチンコール命令と、上記特定した汎用レジス
タの内容を分岐アドレスとしてサブルーチンからリター
ンするサブルーチンリターン命令を有する命令処理装置
において、サブルーチンコール命令で汎用レジスタを特
定して、リターンアドレスを格納する際に、同時に、該
リターンアドレスを、上記汎用レジスタ回路部外に設け
たリターンアドレスレジスタに格納するリターンアドレ
ス格納手段と、上記リターンアドレスレジスタにデータ
を格納する際に、同時に該リターンアドレスが有効であ
ることをフラグにより指標する手段と、上記サブルーチ
ンコール命令以降に実行される命令により、上記特定し
た汎用レジスタの内容が変更された場合には、上記フラ
グに無効を指標させる手段と、サブルーチンリターン命
令実行時に、指定された汎用レジスタが上記特定した汎
用レジスタであり、かつ上記フラグが有効を指標してい
る場合には、上記リターンアドレスレジスタの内容を分
岐先アドレスとして分岐を実行する手段とを用いるサブ
ルーチンリターン制御方法である。
は、複数の汎用レジスタを内蔵する汎用レジスタ回路部
有し、上記汎用レジスタ回路部中の汎用レジスタを特定
し、リターンアドレスを格納してサブルーチンに分岐す
るサブルーチンコール命令と、上記特定した汎用レジス
タの内容を分岐アドレスとしてサブルーチンからリター
ンするサブルーチンリターン命令を有する命令処理装置
において、サブルーチンコール命令で汎用レジスタを特
定して、リターンアドレスを格納する際に、同時に、該
リターンアドレスを、上記汎用レジスタ回路部外に設け
たリターンアドレスレジスタに格納するリターンアドレ
ス格納手段と、上記リターンアドレスレジスタにデータ
を格納する際に、同時に該リターンアドレスが有効であ
ることをフラグにより指標する手段と、上記サブルーチ
ンコール命令以降に実行される命令により、上記特定し
た汎用レジスタの内容が変更された場合には、上記フラ
グに無効を指標させる手段と、サブルーチンリターン命
令実行時に、指定された汎用レジスタが上記特定した汎
用レジスタであり、かつ上記フラグが有効を指標してい
る場合には、上記リターンアドレスレジスタの内容を分
岐先アドレスとして分岐を実行する手段とを用いるサブ
ルーチンリターン制御方法である。
【００１７】請求項２記載の発明については、リターン
アドレスを格納するリターンアドレスレジスタと、上記
リターンアドレスレジスタに格納されたアドレスデータ
の有効性を指標するフラグとを命令フェッチ及び分岐処
理を行う命令フェッチ制御回路部内に設けた請求項１記
載のサブルーチンリターン制御方法である。
アドレスを格納するリターンアドレスレジスタと、上記
リターンアドレスレジスタに格納されたアドレスデータ
の有効性を指標するフラグとを命令フェッチ及び分岐処
理を行う命令フェッチ制御回路部内に設けた請求項１記
載のサブルーチンリターン制御方法である。
【００１８】請求項３記載の発明については、請求項１
または２記載のサブルーチンリターン制御方法を用いた
命令処理装置である。
または２記載のサブルーチンリターン制御方法を用いた
命令処理装置である。
【００１９】
【作用】請求項１記載のサブルーチンリターン制御方法
では、汎用レジスタ回路部とは別の場所に、リターンア
ドレスのコピーを取るリターンアドレスレジスタを設け
ておく、そして、そのリターンアドレスレジスタに格納
されたデータの有効性を指標するフラグも同時に設け
る。
では、汎用レジスタ回路部とは別の場所に、リターンア
ドレスのコピーを取るリターンアドレスレジスタを設け
ておく、そして、そのリターンアドレスレジスタに格納
されたデータの有効性を指標するフラグも同時に設け
る。
【００２０】そして、サブルーチンコール／リターン時
に下記のような動作を行わせる。 （１）サブルーチンコール時には、リターンアドレス
を、汎用レジスタ回路部内の特定した汎用レジスタに格
納すると共に、さらに、汎用レジスタ回路部外に設けた
リターンアドレスレジスタに同時に格納する。
に下記のような動作を行わせる。 （１）サブルーチンコール時には、リターンアドレス
を、汎用レジスタ回路部内の特定した汎用レジスタに格
納すると共に、さらに、汎用レジスタ回路部外に設けた
リターンアドレスレジスタに同時に格納する。
【００２１】（２）そして、リターンアドレスレジスタ
に格納されたデータの有効性を指標するフラグを立て
る。 （３）サブルーチンリターン時に、リターン命令により
指定された汎用レジスタが特定した汎用レジスタであ
り、かつ、フラグが有効を指標している場合には、リタ
ーンアドレスレジスタの内容を分岐アドレスとして、サ
ブルーチンリターンする。
に格納されたデータの有効性を指標するフラグを立て
る。 （３）サブルーチンリターン時に、リターン命令により
指定された汎用レジスタが特定した汎用レジスタであ
り、かつ、フラグが有効を指標している場合には、リタ
ーンアドレスレジスタの内容を分岐アドレスとして、サ
ブルーチンリターンする。
【００２２】（４）なお、サブルーチンコール命令より
以降に実行された命令により、特定した汎用レジスタの
内容が書き換えられた場合には、フラグに無効を指標さ
せ、リターンアドレスレジスタの内容は使用しない。
以降に実行された命令により、特定した汎用レジスタの
内容が書き換えられた場合には、フラグに無効を指標さ
せ、リターンアドレスレジスタの内容は使用しない。
【００２３】したがって、本発明では、通常の場合は、
サブルーチンリターン時の分岐アドレスを得るのに、汎
用レジスタにアクセスすることなく、リターンアドレス
レジスタから直接分岐アドレスが得られる。
サブルーチンリターン時の分岐アドレスを得るのに、汎
用レジスタにアクセスすることなく、リターンアドレス
レジスタから直接分岐アドレスが得られる。
【００２４】従って、高速な命令フェッチが可能とな
り、従来例のようなパイプラインペナルティを生じるこ
とがなくなる。請求項２記載の発明については、リター
ンアドレスレジスタとフラグの設置場所を、命令フェッ
チ及び分岐処理を行う回路部の内部に配置し、分岐アド
レスの読み出し動作を極力高速化するものである。
り、従来例のようなパイプラインペナルティを生じるこ
とがなくなる。請求項２記載の発明については、リター
ンアドレスレジスタとフラグの設置場所を、命令フェッ
チ及び分岐処理を行う回路部の内部に配置し、分岐アド
レスの読み出し動作を極力高速化するものである。
【００２５】請求項３記載の発明については、請求項１
または２記載の方法を用いた命令処理装置である。
または２記載の方法を用いた命令処理装置である。
【００２６】
【実施例】図１は、本発明の一実施例のシステム構成を
示すブロック図である。請求項１，２及び３記載の発明
に共通に対応する実施例である。
示すブロック図である。請求項１，２及び３記載の発明
に共通に対応する実施例である。
【００２７】図１において、１０はパイプライン制御に
おける命令フェッチ及び分岐処理を行う命令フェッチ制
御回路部、１１は命令データが格納される命令バッファ
（ＩＢ）、１２は命令の内容を解読するデコーダ（ＤＥ
Ｃ）、１３は命令フェッチの制御を行うＩＦ制御回路、
１４はプログラムカウンタ（ＰＣ）、１５はコール命令
実行時にＰＣとＩＢの該当フィールドから抜き出された
相対アドレス値を加算する分岐アドレス生成加算器（Ｔ
Ｇ）、１６はＰＣの内容をインクリメント（＋１）して
更新するためのインクリメンタ（ＩＮＣ）、１７はＰＣ
に書き込むデータを選択するためのセレクタ（ＰＣ−Ｓ
ＥＬ）、１８はコール命令実行時のＰＣの内容をインク
リメント（＋１）したデータを格納するリターンアドレ
スレジスタ（ＲＲＥＧ）、１９はＲＲＥＧの内容の有効
／無効を指標するフラグ（ＲＶＡＬ）、２０は命令アド
レスを選択するためのセレクタ（ＩＦＡ−ｓｅｌ）、２
１は命令先取りを行うためのプリフェッチプログラムカ
ウンタ（ＰＦＰＣ）、２２はＰＦＰＣへの書き込みデー
タを選択するためのセレクタ（ＰＦＰＣ−ｓｅｌ）、２
３は入力データをインクリメント（＋１）して出力する
インクリメンタ（ＩＮＣ）、２４はＩＮＣ２３への入力
データを選択するセレクタ（ＰＦＰＣ−ＩＮＣ−ｓｅ
ｌ）を表している。
おける命令フェッチ及び分岐処理を行う命令フェッチ制
御回路部、１１は命令データが格納される命令バッファ
（ＩＢ）、１２は命令の内容を解読するデコーダ（ＤＥ
Ｃ）、１３は命令フェッチの制御を行うＩＦ制御回路、
１４はプログラムカウンタ（ＰＣ）、１５はコール命令
実行時にＰＣとＩＢの該当フィールドから抜き出された
相対アドレス値を加算する分岐アドレス生成加算器（Ｔ
Ｇ）、１６はＰＣの内容をインクリメント（＋１）して
更新するためのインクリメンタ（ＩＮＣ）、１７はＰＣ
に書き込むデータを選択するためのセレクタ（ＰＣ−Ｓ
ＥＬ）、１８はコール命令実行時のＰＣの内容をインク
リメント（＋１）したデータを格納するリターンアドレ
スレジスタ（ＲＲＥＧ）、１９はＲＲＥＧの内容の有効
／無効を指標するフラグ（ＲＶＡＬ）、２０は命令アド
レスを選択するためのセレクタ（ＩＦＡ−ｓｅｌ）、２
１は命令先取りを行うためのプリフェッチプログラムカ
ウンタ（ＰＦＰＣ）、２２はＰＦＰＣへの書き込みデー
タを選択するためのセレクタ（ＰＦＰＣ−ｓｅｌ）、２
３は入力データをインクリメント（＋１）して出力する
インクリメンタ（ＩＮＣ）、２４はＩＮＣ２３への入力
データを選択するセレクタ（ＰＦＰＣ−ＩＮＣ−ｓｅ
ｌ）を表している。
【００２８】また、図３の従来例と同じ部分には、同じ
符号を付してあり、その説明は省略する。なお、図１中
のリターンアドレスレジスタ（ＲＲＥＧ）１８と、フラ
グ（ＲＶＡＬ）１９が、本発明を実現するために新たに
追加された部分であり、その他の部分は、従来例の命令
フェッチ制御回路部５０（図３）と同じである。
符号を付してあり、その説明は省略する。なお、図１中
のリターンアドレスレジスタ（ＲＲＥＧ）１８と、フラ
グ（ＲＶＡＬ）１９が、本発明を実現するために新たに
追加された部分であり、その他の部分は、従来例の命令
フェッチ制御回路部５０（図３）と同じである。
【００２９】また、本実施例の命令処理装置のパイプラ
イン構成は、図４に示した構成例を用いる。まず最初
に、図１の実施例のパイプラインの動作部の前提条件を
以下に示す。なお、この前提条件は単に、実施例の前提
条件であり、本発明の前提条件となるものではない。
イン構成は、図４に示した構成例を用いる。まず最初
に、図１の実施例のパイプラインの動作部の前提条件を
以下に示す。なお、この前提条件は単に、実施例の前提
条件であり、本発明の前提条件となるものではない。
【００３０】（１）ＤＣ（ＩＡ）ステージで、ＤＣ（デ
コード）と同時に実行されるＩＡ（ＩＦアドレス供給ス
テージ）において、命令アドレスをメモリに供給し、Ｉ
Ｆステージにおいて命令データを得るものとする。な
お、ＥＸステージ、ＷＢステージは、本発明と直接関係
しないのでその詳細は省略する。
コード）と同時に実行されるＩＡ（ＩＦアドレス供給ス
テージ）において、命令アドレスをメモリに供給し、Ｉ
Ｆステージにおいて命令データを得るものとする。な
お、ＥＸステージ、ＷＢステージは、本発明と直接関係
しないのでその詳細は省略する。
【００３１】（２）（１）のパイプライン制御方式で
は、コール／リターン命令等の分岐命令実行時には、命
令フェッチのためのペナルティが生じるが、一般的な手
法として遅延分岐によるペナルティの削減が行われ、本
実施例でもこの手法を採用している。
は、コール／リターン命令等の分岐命令実行時には、命
令フェッチのためのペナルティが生じるが、一般的な手
法として遅延分岐によるペナルティの削減が行われ、本
実施例でもこの手法を採用している。
【００３２】（３）分岐アドレスを格納する汎用レジス
タ（ＧＲ１）６１は、命令セットをアーキテクチャで固
定してもよく、またコンパイラが生成するコール／リタ
ーン命令で使用頻度の高い汎用レジスタを特定したもの
でもよい。本実施例では、汎用レジスタ（ＧＲ１）６１
を当該特定汎用レジスタとする。
タ（ＧＲ１）６１は、命令セットをアーキテクチャで固
定してもよく、またコンパイラが生成するコール／リタ
ーン命令で使用頻度の高い汎用レジスタを特定したもの
でもよい。本実施例では、汎用レジスタ（ＧＲ１）６１
を当該特定汎用レジスタとする。
【００３３】（４）リターン命令実行時、汎用レジスタ
回路部の実装位置や遅延時間等の物理的制約から、汎用
レジスタ（ＧＲ１）６１の内容の読み出し、命令アドレ
スの生成、命令フェッチの一連の処理が、パイプライン
の１マシンサイクル（τ）で実行できないと仮定し、そ
の時の処理として、汎用レジスタ（ＧＲ１）６１へのア
クセスのため１τのパイプラインインターロックをかけ
る制御を行う。
回路部の実装位置や遅延時間等の物理的制約から、汎用
レジスタ（ＧＲ１）６１の内容の読み出し、命令アドレ
スの生成、命令フェッチの一連の処理が、パイプライン
の１マシンサイクル（τ）で実行できないと仮定し、そ
の時の処理として、汎用レジスタ（ＧＲ１）６１へのア
クセスのため１τのパイプラインインターロックをかけ
る制御を行う。
【００３４】（５）コールを含む分岐命令は、プログラ
ムカウンタ（ＰＣ）１４からの相対アドレスにより分岐
を行うものとする。 （６）プログラムカウンタ（ＰＣ）１４は、ＩＦステー
ジで更新される。よって、例外等（割込等）の発生によ
り命令を無効化するようなケースではＰＣの特殊制御が
必要であるが、本発明には直接関係しないので省略す
る。
ムカウンタ（ＰＣ）１４からの相対アドレスにより分岐
を行うものとする。 （６）プログラムカウンタ（ＰＣ）１４は、ＩＦステー
ジで更新される。よって、例外等（割込等）の発生によ
り命令を無効化するようなケースではＰＣの特殊制御が
必要であるが、本発明には直接関係しないので省略す
る。
【００３５】（７）図１の実施例においては、本発明に
関係する部分のみを示したものであり、コール／リター
ン命令制御以外の詳細は省略する。また、ＩＢ（命令バ
ッファ）１１の構成や数量等のインクリメントに依存す
る部分も特に規定するものではない。
関係する部分のみを示したものであり、コール／リター
ン命令制御以外の詳細は省略する。また、ＩＢ（命令バ
ッファ）１１の構成や数量等のインクリメントに依存す
る部分も特に規定するものではない。
【００３６】以上の前提条件から、本発明の動作を説明
する。 （１）コールや、リターン命令等のフロー制御命令以外
の命令フェッチの場合には、セレクタ（ＩＦＡ−ｓｅ
ｌ）２０の選択により、プリフェッチプログラムカウン
タ（ＰＦＰＣ）２１の内容を命令アドレスとし命令フェ
ッチを行う。またＰＦＰＣ２１のデータは、セレクタ
（ＰＦＰＣ−ＩＮＣ−ｓｅｌ）２４を介してインクリメ
ンタ（ＩＮＣ）２３に送られる。そして、ＰＦＰＣ２１
には、命令フェッチ毎に、インクリメンタ（ＩＮＣ）２
３により現在の内容をインクリメント（＋１）したデー
タが格納される。
する。 （１）コールや、リターン命令等のフロー制御命令以外
の命令フェッチの場合には、セレクタ（ＩＦＡ−ｓｅ
ｌ）２０の選択により、プリフェッチプログラムカウン
タ（ＰＦＰＣ）２１の内容を命令アドレスとし命令フェ
ッチを行う。またＰＦＰＣ２１のデータは、セレクタ
（ＰＦＰＣ−ＩＮＣ−ｓｅｌ）２４を介してインクリメ
ンタ（ＩＮＣ）２３に送られる。そして、ＰＦＰＣ２１
には、命令フェッチ毎に、インクリメンタ（ＩＮＣ）２
３により現在の内容をインクリメント（＋１）したデー
タが格納される。
【００３７】同様に、プログラムカウンタ（ＰＣ）１４
にも、インクリメンタ（ＩＮＣ）１６及びセレクタ（Ｐ
Ｃ−ｓｅｌ）１７により、現在の内容をインクリメント
（＋１）したデータが格納される。
にも、インクリメンタ（ＩＮＣ）１６及びセレクタ（Ｐ
Ｃ−ｓｅｌ）１７により、現在の内容をインクリメント
（＋１）したデータが格納される。
【００３８】以上の、ＰＦＰＣ２１及びＰＣ１４へのイ
ンクリメント値の格納許可条件は、パイプラインのＤＣ
（ＩＡ）ステージのリリース信号（パイプラインインタ
ーロック等がなく、次のステージに進むことができる許
可信号）である。
ンクリメント値の格納許可条件は、パイプラインのＤＣ
（ＩＡ）ステージのリリース信号（パイプラインインタ
ーロック等がなく、次のステージに進むことができる許
可信号）である。
【００３９】（２）コール命令実行時は、ＰＣ１４と、
命令バッファ（ＩＢ）１１の該当するフィールドから抜
粋された相対値を、ターゲットアドレスレジスタ（Ｔ
Ｇ）１５で加算したデータを命令アドレス（サブルーチ
ン呼び出しアドレス）として、セレクタ（ＩＦＡ−ｓｅ
ｌ）２０を介して出力する。
命令バッファ（ＩＢ）１１の該当するフィールドから抜
粋された相対値を、ターゲットアドレスレジスタ（Ｔ
Ｇ）１５で加算したデータを命令アドレス（サブルーチ
ン呼び出しアドレス）として、セレクタ（ＩＦＡ−ｓｅ
ｌ）２０を介して出力する。
【００４０】この時、セレクタ（ＰＦＰＣ−ＩＮＣ−ｓ
ｅｌ）２４もＴＧ１５の出力を選択し、ＰＦＰＣ２１に
は、ＩＮＣ２３及びセレクタ（ＰＦＰＣ−ｓｅｌ）２２
を介して、サブルーチンの呼び出しアドレス（ＴＧ１５
の出力データ）の次のアドレスがセットされる。
ｅｌ）２４もＴＧ１５の出力を選択し、ＰＦＰＣ２１に
は、ＩＮＣ２３及びセレクタ（ＰＦＰＣ−ｓｅｌ）２２
を介して、サブルーチンの呼び出しアドレス（ＴＧ１５
の出力データ）の次のアドレスがセットされる。
【００４１】同時に、現在のＰＣ１４の内容をインクリ
メント（＋１）した値、すなわちコール命令の次のアド
レス（サブルーチンからのリターンアドレス）をパイプ
ラインの以降のステージを通して、命令で指定された汎
用レジスタ（ＧＲ）に書き込む。
メント（＋１）した値、すなわちコール命令の次のアド
レス（サブルーチンからのリターンアドレス）をパイプ
ラインの以降のステージを通して、命令で指定された汎
用レジスタ（ＧＲ）に書き込む。
【００４２】コール命令で指定された汎用レジスタ（Ｇ
Ｒ）が特定汎用レジスタ（ＧＲ１）６１の場合は、現在
のＰＣ１４の値をインクリメント（＋１）した値（リタ
ーンアドレス）をＲＲＥＧ２１に格納すると共に、フラ
グ（ＲＶＡＬ）１９をセットし、ＲＲＥＧ１８に特定汎
用レジスタ（ＧＲ１）と同じ内容のデータが有効に存在
することを示す（図１中のＣＡＬＬ−ＧＲ１信号ＯＮの
時）。
Ｒ）が特定汎用レジスタ（ＧＲ１）６１の場合は、現在
のＰＣ１４の値をインクリメント（＋１）した値（リタ
ーンアドレス）をＲＲＥＧ２１に格納すると共に、フラ
グ（ＲＶＡＬ）１９をセットし、ＲＲＥＧ１８に特定汎
用レジスタ（ＧＲ１）と同じ内容のデータが有効に存在
することを示す（図１中のＣＡＬＬ−ＧＲ１信号ＯＮの
時）。
【００４３】コール命令で指定された汎用レジスタ（Ｇ
Ｒ）が特定汎用レジスタ（ＧＲ１）６１以外の場合は、
ＲＲＥＧ１８及びフラグ（ＲＶＡＬ）１９の内容は変更
されない。
Ｒ）が特定汎用レジスタ（ＧＲ１）６１以外の場合は、
ＲＲＥＧ１８及びフラグ（ＲＶＡＬ）１９の内容は変更
されない。
【００４４】（３）コール命令以外で、デストネーショ
ンレジスタに特定汎用レジスタ（ＧＲ１）６１が指定さ
れた命令が実行されると、フラグ（ＲＶＡＬ）１９をリ
セットし、ＲＲＥＧ１８の内容が無効化されたことを示
す（図１中のＤＥＳＴ−ＧＲ１信号ＯＮの時）。
ンレジスタに特定汎用レジスタ（ＧＲ１）６１が指定さ
れた命令が実行されると、フラグ（ＲＶＡＬ）１９をリ
セットし、ＲＲＥＧ１８の内容が無効化されたことを示
す（図１中のＤＥＳＴ−ＧＲ１信号ＯＮの時）。
【００４５】（４）リターン命令実行時、指定された汎
用レジスタ（ＧＲ）が特定汎用レジスタ（ＧＲ１）６１
であり、かつフラグ（ＲＶＡＬ）１９がオン（セット状
態）の場合は、命令アドレスとして、ＲＲＥＧ１８の内
容を選択する。この時、セレクタ（ＰＦＰＣ−ＩＮＣ−
ｓｅｌ）２４もＲＲＥＧ１８の出力を選択することによ
り、ＰＦＰＣ２１には、サブルーチンの戻りアドレスの
次のアドレスが格納される。
用レジスタ（ＧＲ）が特定汎用レジスタ（ＧＲ１）６１
であり、かつフラグ（ＲＶＡＬ）１９がオン（セット状
態）の場合は、命令アドレスとして、ＲＲＥＧ１８の内
容を選択する。この時、セレクタ（ＰＦＰＣ−ＩＮＣ−
ｓｅｌ）２４もＲＲＥＧ１８の出力を選択することによ
り、ＰＦＰＣ２１には、サブルーチンの戻りアドレスの
次のアドレスが格納される。
【００４６】さらに、ＰＣ１４にも、セレクタ（ＰＣ−
ｓｅｌ）１７を介して、リターン命令のアドレスを格納
する。以上説明したように、本実施例では、サブルーチ
ンリターン時に、汎用レジスタ（ＧＲ）へのアクセスは
ない。
ｓｅｌ）１７を介して、リターン命令のアドレスを格納
する。以上説明したように、本実施例では、サブルーチ
ンリターン時に、汎用レジスタ（ＧＲ）へのアクセスは
ない。
【００４７】リターン命令実行時、指定された汎用レジ
スタ（ＧＲ）が特定汎用レジスタ（ＧＲ１）６１である
が、フラグ（ＲＶＡＬ）１９がオフ（リセット状態）で
あるか、あるいは、特定汎用レジスタ（ＧＲ１）６１以
外の汎用レジスタが指定された場合は、パイプラインの
ＤＣ（ＩＡ）ステージをインターロックし、その間に指
定された汎用レジスタ（ＧＲ）をアクセスし、ＰＦＰＣ
２１及びＰＣ１４に読み出した値を格納する。
スタ（ＧＲ）が特定汎用レジスタ（ＧＲ１）６１である
が、フラグ（ＲＶＡＬ）１９がオフ（リセット状態）で
あるか、あるいは、特定汎用レジスタ（ＧＲ１）６１以
外の汎用レジスタが指定された場合は、パイプラインの
ＤＣ（ＩＡ）ステージをインターロックし、その間に指
定された汎用レジスタ（ＧＲ）をアクセスし、ＰＦＰＣ
２１及びＰＣ１４に読み出した値を格納する。
【００４８】なお、この場合、セレクタ（ＰＦＰＣ−ｓ
ｅｌ）２２及びセレクタ（ＰＣ−ｓｅｌ）１７が汎用レ
ジスタ（ＧＲ）の読み出しデータを選択する。以降の動
作は、（１）と同様である。
ｅｌ）２２及びセレクタ（ＰＣ−ｓｅｌ）１７が汎用レ
ジスタ（ＧＲ）の読み出しデータを選択する。以降の動
作は、（１）と同様である。
【００４９】また、図２は、本発明の実施例と従来例の
パイプライン動作を比較するための図であり、図２
（ａ）は従来例の場合を示し、図２（ｂ）は本発明の場
合を示している。
パイプライン動作を比較するための図であり、図２
（ａ）は従来例の場合を示し、図２（ｂ）は本発明の場
合を示している。
【００５０】図２（ａ）の従来例の場合の動作は、リタ
ーン命令実行時に汎用レジスタ（ＧＲ１）６１の読み出
しのために、インターロックがかかり、１τのパイプラ
インペナルティが生じる（時刻ｔ６）。
ーン命令実行時に汎用レジスタ（ＧＲ１）６１の読み出
しのために、インターロックがかかり、１τのパイプラ
インペナルティが生じる（時刻ｔ６）。
【００５１】図２（ｂ）は、本発明の実施例での、ＲＶ
ＡＬが有効を指標している場合の、パイプライン動作で
ある。リターン命令のＤＣ（ＩＡ）ステージでＲＲＥＧ
１８の内容を読み取り、リターンアドレスを得ることが
できるため（時刻ｔ７の時点）、従来例のごとく１τの
パイプラインペナルティは生じない。ただし、ＲＶＡＬ
が無効を指標している場合は従来例の場合と同様であ
る。
ＡＬが有効を指標している場合の、パイプライン動作で
ある。リターン命令のＤＣ（ＩＡ）ステージでＲＲＥＧ
１８の内容を読み取り、リターンアドレスを得ることが
できるため（時刻ｔ７の時点）、従来例のごとく１τの
パイプラインペナルティは生じない。ただし、ＲＶＡＬ
が無効を指標している場合は従来例の場合と同様であ
る。
【００５２】
【発明の効果】本発明のサブルーチンリターン制御方法
及び該方法を用いた命令処理装置によれば、リターンア
ドレスレジスタ（ＲＲＥＧ）１８と、フラグ（ＲＶＡ
Ｌ）１９なる単純なハードウエアを追加するだけで、サ
ブルーチンリターン時のパイプラインペナルティを削減
することができる。
及び該方法を用いた命令処理装置によれば、リターンア
ドレスレジスタ（ＲＲＥＧ）１８と、フラグ（ＲＶＡ
Ｌ）１９なる単純なハードウエアを追加するだけで、サ
ブルーチンリターン時のパイプラインペナルティを削減
することができる。
【００５３】スーパスカラやＶＬＩＷ等の並列命令を実
行する命令処理装置においては、マシンサイクルに対す
る分岐命令の出現頻度が高く、本発明による性能の向上
は極めて大きい。
行する命令処理装置においては、マシンサイクルに対す
る分岐命令の出現頻度が高く、本発明による性能の向上
は極めて大きい。
【００５４】しかも、本ハードウエアは、汎用レジスタ
の実装位置には依存せず、命令フェッチ制御回路の内
部、またはその近傍に実装すればよく、柔軟なチップ設
計及び分割を可能にする。
の実装位置には依存せず、命令フェッチ制御回路の内
部、またはその近傍に実装すればよく、柔軟なチップ設
計及び分割を可能にする。
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の実施例と従来例のパイプライン動作を
比較するための図である。
比較するための図である。
【図３】従来の命令処理装置のシステム構成の一例を示
すブロック図である。
すブロック図である。
【図４】パイプライン制御の一構成例を示す図である。
１０ 命令フェッチ制御回路部 １１ 命令バッファ（ＩＢ） １２ デコーダ（ＤＥＣ） １３ ＩＦ制御回路 １４ プログラムカウンタ（ＰＣ） １５ 分岐アドレス生成加算器（ＴＧ） １６ インクリメンタ（ＩＮＣ） １７ セレクタ（ＰＣ−ＳＥＬ） １８ レジスタ（ＲＲＥＧ） １９ フラグ（ＲＶＡＬ） ２０ セレクタ（ＩＦＡ−ｓｅｌ） ２１ プリフェッチプログラムカウンタ（ＰＦＰＣ） ２２ セレクタ（ＰＦＰＣ−ｓｅｌ） ２３ インクリメンタ（ＩＮＣ） ２４ セレクタ（ＰＦＯＣ−ＩＮＣ−ｓｅｌ） ６０ 汎用レジスタ回路部 ６１ 汎用レジスタ（ＧＲ１）
Claims (3)
- 【請求項１】 複数の汎用レジスタを内蔵する汎用レジ
スタ回路部を有し、上記汎用レジスタ回路部中の汎用レ
ジスタを特定し、リターンアドレスを格納してサブルー
チンに分岐するサブルーチンコール命令と、上記特定し
た汎用レジスタの内容を分岐アドレスとしてサブルーチ
ンからリターンするサブルーチンリターン命令を有する
命令処理装置において、 サブルーチンコール命令で汎用レジスタを特定して、リ
ターンアドレスを格納する際に、同時に、該リターンア
ドレスを、上記汎用レジスタ回路部外に設けたリターン
アドレスレジスタに格納するリターンアドレス格納手段
と、 上記リターンアドレスレジスタにデータを格納する際
に、同時に該リターンアドレスが有効であることをフラ
グにより指標する手段と、 上記サブルーチンコール命令以降に実行される命令によ
り、上記特定した汎用レジスタの内容が変更された場合
には、上記フラグに無効を指標させる手段と、 サブルーチンリターン命令実行時に、指定された汎用レ
ジスタが上記特定した汎用レジスタであり、かつ上記フ
ラグが有効を指標している場合には、上記リターンアド
レスレジスタの内容を分岐アドレスとして分岐を実行す
る手段とを用いることを特徴とするサブルーチンリター
ン制御方法。 - 【請求項２】 リターンアドレスを格納するリターンア
ドレスレジスタと、 上記リターンアドレスレジスタに格納されたアドレスデ
ータの有効性を指標するフラグとを命令フェッチ及び分
岐処理を行う命令フェッチ制御回路部内に設けたことを
特徴とする請求項１記載のサブルーチンリターン制御方
法。 - 【請求項３】 請求項１または２記載のサブルーチンリ
ターン制御方法を用いたことを特徴とする命令処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29451292A JP3325309B2 (ja) | 1992-11-02 | 1992-11-02 | サブルーチンリターン命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29451292A JP3325309B2 (ja) | 1992-11-02 | 1992-11-02 | サブルーチンリターン命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06149568A true JPH06149568A (ja) | 1994-05-27 |
| JP3325309B2 JP3325309B2 (ja) | 2002-09-17 |
Family
ID=17808742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29451292A Expired - Fee Related JP3325309B2 (ja) | 1992-11-02 | 1992-11-02 | サブルーチンリターン命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325309B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212075A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 情報処理装置 |
-
1992
- 1992-11-02 JP JP29451292A patent/JP3325309B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08212075A (ja) * | 1995-01-31 | 1996-08-20 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3325309B2 (ja) | 2002-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020618 |
|
| S531 | Written request for registration of change of domicile |
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|
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