JPH06149674A - 共用キャッシュメモリを有する情報処理装置及びそのブロック置き換え制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 例外的な処理を行ってもミスヒットが少なく
なるような共用キャッシュメモリにおけるブロック置き
換え制御を提供する。 【構成】 処理ユニットは、キャッシュメモリに対して
アクセスを行う場合に、アドレス情報52、処理ユニット
識別情報53を出力し、キャッシュメモリ中のブロック管
理部は、エントリ毎にエントリのブロックアドレス情報
部5x0の内容と処理ユニットから出力されたアドレス情
報52を比較（5x4)し、処理ユニット識別情報部5x2の内
容と処理ユニットから出力された処理ユニット識別情報
53を比較(5x5)し、これらの比較結果に基づいて、例え
ば、処理ユニット識別情報の比較結果一致したエントリ
が所定数を超えた場合には、これらのエントリの中から
所定の手続で選択されたエントリにメインメモリからの
ブロックを置き換えるなどの制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の処理ユニットが
共有してアクセスする共用キャッシュメモリを有する情
報処理装置、特に共用キャッシュメモリに対してミスヒ
ットが生じた場合に行うブロック置き換えを改良した情
報処理装置及びそのブロック置き換え制御方法に関する
ものである。。

【０００２】

【従来の技術】図６は、複数の処理ユニットがキャッシ
ュメモリを共用する従来のマルチプロセッサシステムを
示すものである。図６において、１、２及び３は処理ユ
ニット、４はキャッシュバス、５は共用キャッシュメモ
リ、６はメモリバス、７はメインメモリ、８はキャッシ
ュバス４の使用権を制御するバスマスタコントローラで
ある。また１０、２０及び３０はプロセッサ、１１、２
１及び３１はバスコントローラである。４１はアドレス
バス、４２はデータバス、４３はリード／ライトバス、
４４は転送応答バス、５０はブロック管理部、５１は置
き換え制御部である。メインメモリ７は同じ大きさのブ
ロックに分割され、メモリバス６を介して、ブロック単
位にメモリの内容を共用キャッシュメモリ５に転送す
る。共用キャッシュメモリ５は複数のエントリからな
り、各エントリにブロック及び格納されているブロック
のアドレス情報を格納している。共用キャッシュメモリ
５を有するマルチプロセッサシステムは、アクセスは低
速であるが廉価なメインメモリと高速な処理ユニットと
の間に、少容量ながら高速にアクセス可能な共用キャッ
シュメモリを設けることによって、処理ユニットからの
大部分のアクセスを共用キャッシュメモリへの高速アク
セスによって処理するようにした価格性能比が優れたシ
ステムである。

【０００３】各処理ユニットからの共用キャッシュメモ
リへのアクセスは以下のようにして行われる。 （イ）処理ユニット1、２及び３がアクセスするブロッ
クが共用キャッシュメモリ５に存在する（ヒット）場
合：処理ユニット1、２及び３からのアクセス種別（読
みだし又は書き換え）に応じて、それぞれに対応するア
クセスを行う。すなわち、処理ユニットからのアクセス
種別が読みだしの場合にはブロックの一部又は全部をア
クセス元の処理ユニットに転送し、書き換えの場合には
アクセス元の処理ユニットが出力したデータでブロック
の一部又は全部を書き換える。

【０００４】（ロ）処理ユニット1、２及び３がアクセ
スするブロックが共用キャッシュメモリ５に存在しない
（ミスヒット）場合：処理ユニット1、２及び３からの
アクセス種別（読みだし又は書き換え）に応じて、それ
ぞれに対応するアクセスを行う。すなわち、処理ユニッ
トからのアクセス種別が読みだしの場合にはメインメモ
リ７からブロックを転送し、予め定められた手続に従っ
て選択した共有キャッシュメモリのエントリ（通常は、
いずれの処理ユニットからも最も古くアクセスされた
（ＬＲＵ；Ｌeast Ｒecently Ｕsed)ブロックを格納し
ているエントリ)に当該ブロックを格納し、ブロックの
一部又は全部をアクセス元の処理ユニットに転送し、書
き換えの場合にはアクセス元の処理ユニットが出力した
データでメインメモリのブロックの一部又は全部を書き
換える。（処理ユニットからのアクセス種別が書き換え
の場合にもメインメモリから共用キャッシュメモリにブ
ロックを転送し、共用キャッシュメモリ上のブロックの
みを書き換える方法もある。） 以上述べたように、従来の共用キャッシュメモリにおい
ては、処理ユニットがアクセス（読みだし及び書き換
え）するブロックが存在しない（ミスヒット）場合、何
れの処理ユニットからのアクセスかに関わらず、当該ブ
ロックを格納可能なエントリの中から予め定められた手
続に従って選択したエントリにブロックを格納する。

【０００５】

【発明が解決しようとする課題】上記のような従来の方
法では、１つの処理ユニットが以前に実行していた処理
と異なる処理（例えば、異常処理など）を実行すると、
当該処理ユニットがアクセスするブロックが存在しない
（ミスヒット）ことが多発する。また以前実行していた
処理と異なる処理を一旦行ってしまうと、共用キャッシ
ュメモリの多くのエントリに格納されるブロックが再ア
クセスされる確率が低いブロックで置き換えられてしま
う確率が大きい。それによって、通常の処理を実行して
いる他の処理ユニットがアクセスするブロックが共用キ
ャッシュメモリでミスヒットする確率も高くなる。この
ような事情により、従来のブロック置き換え制御では、
処理ユニットの性能が低下するという欠点が生じる。

【０００６】

【課題を解決するための手段】本発明は、上記の欠点を
除去するために、１台の処理ユニットがミスヒットした
ブロックを格納するために使用可能なエントリの最大数
を制限するようにしたブロック置き換え制御を行うもの
である。即ち、複数の処理ユニット、上記複数の処理ユ
ニットの各々とキャッシュバスで相互に接続された共用
キャッシュメモリ，及び上記共用キャッシュメモリとメ
モリバスで接続されたメインメモリとで構成される情報
処理装置において、上記メインメモリのアドレス空間は
複数のブロックに分割されており、上記共用キャッシュ
メモリは複数のエントリからなるブロック管理部及びブ
ロック置き換え制御部から構成される。

【０００７】また、上記ブロック管理部の複数のエント
リの各々は、ブロックを指定するためのアドレス情報を
格納するブロックアドレス情報部、ブロックの内容を格
納するブロックデータ情報部及び処理ユニットを指定す
るための識別情報を格納する処理ユニット識別情報部か
らなり、上記共用キャッシュメモリは上記メモリバスを
介して上記メモリとブロック単位でデータの転送を行う
ように構成されており、上記処理ユニットは、上記共用
キャッシュメモリに対してアクセスを行う場合には、上
記ブロックを指定するためのアドレス情報、ブロックに
対する読みだし又は書き換えを指示するアクセス種別情
報及び処理ユニット識別情報を出力し、上記共用キャッ
シュメモリにおけるブロック管理部は、上記各エントリ
毎に当該エントリのブロックアドレス情報部の内容と上
記処理ユニットから出力されたアドレス情報を比較する
アドレス比較器、当該処理ユニット識別情報部の内容と
上記処理ユニットから出力された処理ユニット識別情報
を比較する識別情報比較器を有し、上記共用キャッシュ
メモリにおけるブロック置き換え制御部は、上記アドレ
ス比較器及び上記識別情報比較器の出力に基づいてブロ
ックの置き換え制御を行うものである。

【０００８】

【作用】本発明は、上記手段をとることによって、特定
の処理ユニットが例外的な処理を行ってミスヒットが多
発した場合でも、例外的な処理（例えば異常処理）を行
っている処理ユニットによって一定数以上のブロックが
置き換えられることがなくなり、次に行う他の処理ユニ
ットのアクセスによってミスヒットする確率は増加せ
ず、処理ユニットの性能低下を防止することが可能とな
る。

【０００９】

【実施例】図１は、本発明を説明するためのキャッシュ
メモリを共用するマルチプロセッサシステムの構成図で
ある。図１において図６と同じものは同じ参照符号を付
してある。即ち、１、２及び３は処理ユニット、４はキ
ャッシュバス、５は共用キャッシュメモリ、６はメモリ
バス、７はメインメモリ、８はキャッシュバス４の使用
権を制御するバスマスタコントローラ、１０、２０及び
３０はプロセッサ、１１、２１及び３１はバスコントロ
ーラである。４１はアドレスバス、４２はデータバス、
４３はリードライトバス、４４は転送応答バス、５０は
ブロック管理部、５１は置き換え制御部である。メイン
メモリ７は同じ大きさのブロックに分割され、メモリバ
ス６を介して、ブロック単位にメモリの内容を共用キャ
ッシュメモリ５に転送する。共用キャッシュメモリ５中
のブロック管理部５０は複数のエントリからなり、各エ
ントリはブロックを指定するアドレスであるブロックア
ドレスの一部から一意に指定されるセットと呼ばれる１
個以上のエントリからなる集合に属している。

【００１０】図２は共用キャッシュメモリ内の１つのセ
ットの構成例を示している。すなわち、共用キャッシュ
メモリ５内のブロック管理部５０は１個以上のセットか
らなり、各セットは１個以上のエントリ（以下の説明で
はｓ個のエントリからなるものとする）からなる。ブロ
ック管理部５０の各エントリは、ブロックを指定するア
ドレスであるブロックアドレスを格納するアドレス情報
部５１０、５２０、・・・、５ｓ０（以下、５ｘ０と記
す）、ブロックを格納するブロックデータ部５１３、５
２３、・・・、５ｓ３（以下、５ｘ３と記す）、処理ユ
ニットの識別情報を格納する処理ユニット識別情報部５
１２、５２２、・・・、５ｓ２（以下、５ｘ２と記
す）、エントリに格納されている内容が有効であるか無
効であるかを示すバリッド部５１１、５２１、・・・、
５ｓ１（以下、５ｘ１と記す）からなる。信号線５３は
３本の信号線から成るバスであり、各信号線は共用キャ
ッシュメモリ５に入力される信号線１０２、２０２、３
０２に対応している。比較器５１４、５２４、・・・、
５ｓ４（以下、５ｘ４と記す）は信号線５２から入力さ
れるアドレスとアドレス情報部５ｘ０に格納されている
値とを比較し、一致している場合には信号線５１７、５
２７、・・・、５ｓ７（以下、５ｘ７と記す）にオン信
号を出力する。アンドゲート５１６、５２６、・・・、
５ｓ６（以下、５ｘ６と記す）は信号線５ｘ７にオン信
号が出力され、かつバリッド部５ｘ１に「１（有効）」
が格納されている場合、信号線５１８、５２８、・・
・、５ｓ８（以下、５ｘ８と記す）にオンを出力する。
比較器５１５、５２５、・・・、５ｓ５（以下、５ｘ５
と記す）は信号線５３から入力されるユニット識別情報
と処理ユニット識別情報部５ｘ２に格納されている値と
を比較し、一致している場合には信号線５１９、５２
９、・・・、５ｓ９（以下、５ｘ９と記す）にオン信号
を出力する。

【００１１】ここでメインメモリ５のアドレスａで指定
されるデータを含むブロックをＢａとし、アドレスａで
指定される（一般には、アドレスａを含むブロックのブ
ロックアドレスをセット数で除算した値の余り（剰余）
が使用される）セットをＳａとする。３台の処理ユニッ
トからなるマルチプロセッサシステムにおいて、処理ユ
ニット１がブロックＢａをアクセスする場合の本発明の
一実施例を説明するフローチャートを図３及び図４に示
す。ここで、図３及び図４は処理ユニットからのアクセ
スに対する共用キャッシュメモリでの処理の流れを説明
するための図であり、論理回路を用いることによって、
この処理の各部分を並列的に処理することが可能であ
る。処理ユニット１はアドレスａで指定されるデータの
読みだし又は書き換えアクセスを行うとき、処理ユニッ
ト１は信号線１０１を介してキャッシュバス４の使用要
求をバスマスタコントローラ８に知らせる。バスマスタ
コントローラ８は、予め定められた手続に従い１つの処
理ユニットにのみキャッシュバス４の使用権を与える。
信号線１０２を介してキャッシュバス４の使用許可が処
理ユニット１に与えられたとき、アドレスａをアドレス
バス４１に出力し、読みだし又は書き換えの種別をリー
ド／ライトバス４３に出力し、書き換えの場合には書き
換えデータをデータバス４２に出力する（ステップ６
１）。共用キャッシュメモリ５は以下の処理を行う。

【００１２】共用キャッシュメモリ５は、セットＳａの
信号線５２にアドレスバス４１に出力されているアドレ
スａを入力し、信号線５３に信号線１０２、２０２及び
２０３に出力されている値を入力する（ステップ６
２）。 （イ）リード／ライトバス４３に「書き換え」が出力さ
れている場合（図３参照；ステップ６３）：セット信号
Ｓａに信号線５１８、５２８、・・・、５ｓ８（５ｘ
８）がオンであるエントリＥが存在する（ヒット）場合
（ステップ６４）、エントリＥのブロックデータ部５ｘ
３格納されているブロックＢａのアドレスａで指定され
るデータをデータバス４２に出力されているデータで書
き換える（ステップ６５）。共用キャッシュメモリ５は
メモリバス６を介してメインメモリ７上のブロックＢａ
のアドレスａで指定されるデータをデータバス４２に出
力されているデータで書き換える（ステップ６７）。書
き換えが完了すると、共用キャッシュメモリ５は転送応
答バス４４を介して書き換えが完了したことをバスコン
トローラ１１に通知する（ステップ６８）。バスコント
ローラ１１は転送応答バス４４を介して書き換えが完了
したことを知る。バスコントローラ１１は信号線１０１
を介してキャッシュバス４の使用を終了したことをバス
マスタコントローラ８に知らせ、バスマスタコントロー
ラ８は信号線１０２を「オフ」とする。

【００１３】（ロ）リード／ライトバス４３に「読みだ
し」が出力されている場合（図４参照）： （ロ−ａ）セットＳａに信号線５１８、５２８、・・
・、５ｓ８（５ｘ８）がオンであるエントリＥが存在す
る（ヒット）場合（図４のステップ６９）：エントリＥ
のブロックデータ部に格納されているブロック内のアド
レスａで指定されるデータをデータバス４２に出力し、
転送応答バス４４に「オン」を出力して要求されたデー
タを出力したことをバスコントローラ１１に通知する
（ステップ７７）。バスコントローラ１１は転送応答バ
ス４４を介してデータバス４２上に要求したデータが出
力されていることを知り、データバス４２上のデータを
プロセッサバス１００を介してプロセッサ１０に転送す
る。バスコントローラ１１は信号線１０１を介してキャ
ッシュバス４の使用を終了したことをバスマスタコント
ローラ８に知らせ、バスマスタコントローラ８は信号線
１０２を「オフ」とする。 （ロ−ｂ）セットＳａに信号線５１８、５２８、・・
・、５ｓ８（５ｘ８）がオンであるエントリＥが存在し
ない(ミスヒット）場合（ステップ６９）：置き換え制
御部５１はメモリバス６を介してブロックＢａをメイン
メモリ７から転送する（ステップ７０）。置き換え制御
部５１はセットＳａ内の各エントリのバリッド部５１
１、５２１、・・・、５ｓ１（５ｘ１）及び信号線５１
９、５２９、・・・、５ｓ９（５ｘ９）の状態に応じ
て、以下の処理を行う。 （ｉ）バリッド部５１１、５２１、・・・、５ｓ１（５
ｘ１）の値が「０（無効）」であるエントリが存在する
場合（ステップ７１）：バリッド部５１１、５２１、・
・・、５ｓ１（５ｘ１）の値が「０（無効）」であるエ
ントリから予め定められた手続に従って１つのエントリ
Ｅを選択する（ステップ７２）。

【００１４】（ii）上記（ｉ）以外の場合であって、か
つ信号線５１９、５２９、・・・、５ｓ９（５ｘ９）が
「オン」であるエントリ数が予め定められた値εより大
きい場合（ステップ７３）：セットＳａ内の信号線５１
９、５２９、・・・、５ｓ９（５ｘ９）が「オン」であ
るエントリから予め定められた手続に従って１つの（置
き換え）エントリＥを選択する（ステップ７４）。 （iii）上記（ｉ）以外の場合であって、かつ信号線５
１９、５２９、・・・、５ｓ９（５ｘ９）が「オン」で
あるエントリ数が予め定められた値ε以下である場合：
セットＳａ内のエントリから予め定められた手続に従っ
て１つの（置き換え）エントリＥを選択する（ステップ
７５）。上記の処理（ステップ７２、７４、又は７５）
が終わったら、選択したエントリＥのアドレス情報部５
ｘ０にアドレスａのアドレス情報を、バリッド部５ｘ１
に「１（有効）」を、処理ユニット識別情報部５ｘ２に
信号線５３から入力された識別情報を、ブロックデータ
部５ｘ３にメインメモリ７から読みだしたブロックＢａ
を格納する（ステップ７６）。

【００１５】以上の処理が完了した後、共有キャッシュ
メモリ５は、エントリＥのブロックデータ部に格納され
ているブロック内のアドレスａで指定されるデータをデ
ータバス４２に出力し、転送応答バス４４に「オン」を
出力して要求されたデータを出力したことをバスコント
ローラ１１に通知する（ステップ７７）。バスコントロ
ーラ１１は転送応答バス４４を介してデータバス４２上
に要求したデータが出力されていることを知り、データ
バス４２上のデータをプロセッサバス１００を介してプ
ロセッサ１０に転送する。バスコントローラ１１は信号
線１０１を介してキャッシュバス４の使用を終了したこ
とをバスマスタコントローラ８に知らせ、バスマスタコ
ントローラ８は信号線１０２を「オフ」とする。

【００１６】これにより、１つの処理ユニットからのア
クセスに対して共用キャッシュメモリでミスヒットが多
発した場合、当該処理ユニットからのアクセスに対して
ミスヒットしたブロックを格納するために使用される最
大のエントリ数を、無効なエントリが存在しない場合に
高々（ε＋１）個とすることが可能となる。上記第１の
実施例において、処理ユニットからのアクセスが共用キ
ャッシュメモリ５でヒットした場合に図３及び図４の
（Ａ）の部分でヒットしたエントリＥの処理ユニット識
別情報部５ｘ２を信号線５３から入力された識別情報で
書き換える実施例もある。これによって処理ユニット識
別情報部５ｘ２は、エントリに格納されているブロック
にアクセスした最後の処理ユニットの識別情報に書き換
えられるため、処理ユニットからのブロックへのアクセ
スの順番によらず、同一ブロックを共用する処理ユニッ
ト間でのセット内での使用エントリ数の偏りを確率的に
均一化することが可能となる。

【００１７】第２の実施例を以下に述べる。上記第１の
実施例において、図１の共用キャッシュメモリ５を図５
に示す共用キャッシュメモリ５で置き換える。図５の共
用キャッシュメモリ５は、内部に最大エントリ数指定レ
ジスタ５４を有し、任意の処理ユニットはキャッシュバ
ス４を介して最大エントリ数指定レジスタ５４に値を設
定可能とする。置き換え制御部は、図４に示すフローチ
ャートの中で処理ユニットの使用エントリ数を比較する
場合に信号線５５を介して最大エントリ数指定レジスタ
５４の内容を参照する。任意処理ユニットは最大エント
リ数指定レジスタ５４に各処理ユニットが使用可能なエ
ントリ数（第１の実施例での予め定められた値ε）を設
定する。上記第１の実施例において、置き換え制御部５
１は、「読みだし」アクセスがミスヒットし、かつバリ
ッド部５１１、５２１、・・・、５ｓ１（５ｘ１）の値
が「０（無効）」であるエントリが存在しない場合、信
号線５１９、５２９、・・・、５ｓ９（５ｘ９）が「オ
ン」であるエントリ数が最大エントリ数指定レジスタ５
４に格納されている値より大きいときはセットＳａ内の
信号線５１９、５２９、・・・、５ｓ９（５ｘ９）が
「オン」であるエントリから予め定められた手続に従っ
て１つの（置き換え）エントリＥを選択する。他方、信
号線５１９、５２９、・・・、５ｓ９（５ｘ９）が「オ
ン」であるエントリ数が最大エントリ数指定レジスタ５
４に格納されている値以下であるときはセットＳａ内の
エントリから予め定められた手続に従って１つの（置き
換え）エントリＥを選択する。

【００１８】これにより、処理ユニットからのアクセス
がミスヒットが発生した場合に置き換えのために使用可
能なエントリの最大数を処理ユニットで実行中の処理の
種類（他の処理ユニットで実行中の処理に対して与える
影響の度合い）に応じて設定可能となる。ここで、最大
エントリ数指定レジスタ５４に格納するエントリの最大
数はセット内のエントリ数より小さければ何れの値でも
よく、それぞれの処理ユニット毎に設定してもよい。

【００１９】

【発明の効果】以上説明したように、本発明を採用する
ことにより、１台の処理ユニットがミスヒットしたブロ
ックを格納するために使用するエントリの最大数を制限
することが可能となり、これによって、特定の処理ユニ
ットからのアクセスに対してミスヒットが多発した場合
でも、当該処理ユニットによって多数のエントリに格納
されているブロックが置き換えられることが無くなり、
他の処理ユニットのアクセスがミスヒットすることによ
る性能低下を防ぐことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す構成図である。

【図２】本発明の共用キャッシュメモリのセットの構成
を示す図である。

【図３】本発明のプロセッサからのアクセスに対する共
用キャッシュメモリの動作を説明するフローチャートで
ある。

【図４】本発明のプロセッサからのアクセスに対する共
用キャッシュメモリの動作を説明するフローチャートで
ある（図３の続き）。

【図５】本発明の第２の実施例における共用キャッシュ
メモリの構成図である。

【図６】従来の実施例を示す構成図である。

【符号の説明】

１、２及び３ 処理ユニット ４ キャッシュバス ５ 共用キャッシュメモリ ６ メモリバス ７ メインメモリ ８ バスマスタコントローラ １０、２０及び３０ プロセッサ １１、２１及び３１ バスコントローラ ５０ ブロック管理部 ５１ 置き換え制御部 ５４ 最大エントリ数指定レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の処理ユニット、上記複数の処理ユ
   ニットの各々とキャッシュバスで相互に接続された共用
   キャッシュメモリ，及び上記共用キャッシュメモリとメ
   モリバスで接続されたメインメモリとで構成される情報
   処理装置において、 上記メインメモリのアドレス空間は複数のブロックに分
   割されており、 上記共用キャッシュメモリは複数のエントリからなるブ
   ロック管理部及びブロック置き換え制御部から構成され
   るとともに、上記ブロック管理部の複数のエントリの各
   々は、ブロックを指定するためのアドレス情報を格納す
   るブロックアドレス情報部、ブロックの内容を格納する
   ブロックデータ情報部及び処理ユニットを指定するため
   の識別情報を格納する処理ユニット識別情報部からな
   り、上記共用キャッシュメモリは上記メモリバスを介し
   て上記メモリとブロック単位でデータの転送を行うよう
   に構成されており、 上記処理ユニットは、上記共用キャッシュメモリに対し
   てアクセスを行う場合には、上記ブロックを指定するた
   めのアドレス情報、ブロックに対する読みだし又は書き
   換えを指示するアクセス種別情報及び処理ユニット識別
   情報を出力し、 上記共用キャッシュメモリにおけるブロック管理部は、
   上記各エントリ毎に当該エントリのブロックアドレス情
   報部の内容と上記処理ユニットから出力されたアドレス
   情報を比較するアドレス比較器、当該処理ユニット識別
   情報部の内容と上記処理ユニットから出力された処理ユ
   ニット識別情報を比較する識別情報比較器を有し、 上記共用キャッシュメモリにおけるブロック置き換え制
   御部は、上記アドレス比較器及び上記識別情報比較器の
   出力に基づいてブロックの置き換え制御を行うものであ
   ることを特徴とする共用キャッシュメモリを有する情報
   処理装置。
2. 【請求項２】 複数の処理ユニット、上記複数の処理ユ
   ニットの各々とキャッシュバスで相互に接続された共用
   キャッシュメモリ，及び上記共用キャッシュメモリとメ
   モリバスで接続されたメインメモリとで構成される情報
   処理装置のブロック置き換え制御方法であって、 上記メインメモリのアドレス空間を複数のブロックに分
   割し、 上記共用キャッシュメモリを複数のエントリからなるブ
   ロック管理部及びブロック置き換え制御部から構成する
   とともに、上記複数のエントリの各々を、ブロックを指
   定するためのアドレス情報を格納するブロックアドレス
   情報部、ブロックの内容を格納するブロックデータ情報
   部及び処理ユニットを指定するための識別情報を格納す
   る処理ユニット識別情報部から構成し、上記共用キャッ
   シュメモリは上記メモリバスを介して上記メモリとブロ
   ック単位でデータの転送を行うようにし、 上記処理ユニットは、上記共用キャッシュメモリに対し
   てアクセスを行う場合には、上記ブロックを指定するた
   めのアドレス情報、ブロックに対する読みだし又は書き
   換えを指示するアクセス種別情報及び処理ユニット識別
   情報を出力し、 上記共用キャッシュメモリにおけるブロック管理部は、
   上記各エントリ毎に当該エントリのブロックアドレス情
   報部の内容と上記処理ユニットから出力されたアドレス
   情報を比較するアドレス比較器、当該処理ユニット識別
   情報部の内容と上記処理ユニットから出力された処理ユ
   ニット識別情報を比較する識別情報比較器を有し、 上記共用キャッシュメモリにおけるブロック置き換え制
   御部は、上記アドレス比較器及び上記識別情報比較器の
   出力に基づいてブロックの置き換え制御を行うようにさ
   れており、 任意の処理ユニット（ユニット識別情報をｉとする）が
   上記メインメモリのブロックにアクセスするとき、上記
   共用キャッシュメモリに当該ブロックを格納するエント
   リが存在する場合には、処理ユニットからのアクセス種
   別に応じて、当該エントリのブロック情報部に格納され
   ているブロックへのアクセスを行い、 上記共用キャッシュメモリにアクセスするブロックを格
   納するエントリが存在しない場合には、上記ブロック置
   き換え制御部は、メインメモリから転送するブロックを
   格納可能なエントリの中に含まれる処理ユニット識別情
   報部の識別情報が上記アクセスする処理ユニットの識別
   情報ｉと同一であるエントリの数が予め定められたエン
   トリ数εを超えているときには、メインメモリから転送
   するブロックを格納可能なエントリの処理ユニット識別
   情報部に格納されている識別情報がｉであるエントリの
   中から予め定められた手続に従って選択したエントリに
   メインメモリから転送したブロックを格納し、メインメ
   モリから転送するブロックを格納可能なエントリの中に
   含まれる処理ユニット識別情報部の識別情報がｉである
   エントリの数が予め定められたエントリ数ε以下である
   ときには、メインメモリから転送するブロックを格納可
   能なエントリの中から予め定められた手続に従って選択
   したエントリにメインメモリから転送したブロックを格
   納することを特徴とするブロック置き換え制御方法。
3. 【請求項３】 上記共用キャッシュメモリ内に処理ユニ
   ットから値を設定可能な最大エントリ数指定レジスタを
   設け、該最大エントリ数指定レジスタの内容を上記予め
   定められたエントリ数εとして利用することを特徴とす
   る請求項２記載のブロック置き換え制御方法。